JP2007208241A - ナノ規則構造を作製する方法 - Google Patents

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Abstract

【課題】決定された均一な寸法および配置を基板規模で有するナノ規則構造を基板上に作製する方法を提供することである。
【解決手段】ナノ構造を作製する方法であって、埋め込みバリア層(2)と、前記バリア層(2)の上に、結晶性ゾーン(13)内の結晶欠陥および/または応力場(12)のネットワークを備える結晶性膜(5)とを有する基板(100)を設けるステップと、前記結晶欠陥および/または応力場、あるいは前記結晶欠陥間および/または前記応力場間の前記結晶性ゾーン(13)の優先腐食である、前記基板(100)を腐食する1つまたはいくつかのステップであって、前記バリア層(2)を局所的にむき出しにすること、および底面が前記バリア層内に位置するくぼみ(7.1)によって互いに分離され、前記ナノ構造(7、8)をもたらす突起(7)をナノメータ規模で形成することを可能にする腐食ステップとを含む方法。
【選択図】図１Ｅ

Description

本発明は、規則的なナノ構造（規則ナノ構造）の作製に関する。前記ナノ構造は、たとえば、マイクロエレクトロニクス、オプトエレクトロニクスまたは生物学で使用することができる。特に、このタイプのナノ構造により、量子ドットのネットワーク、クーロンブロッケード(Coulomb blockade)電子デバイス、あるいは代わりに発光デバイスを形成することが可能となる。
突起とくぼみを交互にすることによって形成される、周期的なナノ構造を基板の表面上に形成する方法は、仏国特許出願公開第2 766 620号明細書および仏国特許出願第2 815 121号明細書から公知である。このナノ構造は、一方が他方に対して組み立てられた基板の2つの結晶面間における界面で得られる結晶欠陥および/または応力場のネットワークから形成される。これら2つの特許出願の教示を、仏国特許出願公開第2 819 099号明細書の教示と組み合わせることができ、これにより、ナノ構造の周期性を、またそれにより突起およびくぼみの密度を高精度で制御することが可能となる。一方、突起の横方向の寸法、それらの高さおよびそれらの形状を正確に制御し、通常300ミリメートル以上の基板規模で均一に制御することは難しい。しかしながら、たとえば量子ドットなどいくつかの用途では、これらのパラメータの少なくともいくつかを完璧に制御することが必要となる。
仏国特許出願公開第2 766 620号明細書 仏国特許出願公開第2 815 121号明細書 仏国特許出願公開第2 819 099号明細書
本発明の目的は、決定された均一な寸法および配置を基板規模で有するナノ規則構造を基板上に作製する方法を提案することである。
より詳細には、本発明はナノ構造を作製する方法であり、この方法は、
埋め込みバリア層と、バリア層の上に、結晶欠陥および/または応力場のネットワークならびに結晶欠陥間および/または応力場間の結晶性ゾーン（結晶ゾーン）を備える結晶性膜（結晶膜）とを有する基板を設けるステップと、
結晶欠陥および/または応力場、あるいは結晶欠陥間および/または応力場間の前記結晶性ゾーンの優先腐食である、基板を腐食する1つまたはいくつかのステップであって、バリア層を局所的にむき出しにすること、および底面がバリア層の高さに位置するくぼみによって互いに分離され、ナノ構造をもたらす突起をナノメータ規模で形成することを可能にする腐食ステップとを含む。
膜とはその厚さは1マイクロメートル未満の層を意味する。
この基板は、以下のステップ、
第1の中間基板の結晶面と第2の中間基板の結晶面とを、分子付着により結合するステップであって、第1の中間基板が膜の下に配置されたバリア層を備え、第1の中間基板の結晶面が膜の結晶面であり、面により結晶性ネットワーク（結晶ネットワーク）のオフセットがもたらされ、かつ結晶欠陥および/または応力場のネットワークが界面付近の結晶性ゾーンに形成されるように結合が行われるステップと、
第2の中間基板を薄くするステップと
を用いることによって得ることが可能である。
あるいは、結晶欠陥および/または応力場のこのようなネットワークを備える結晶性膜を、バリア層を備える中間基板上に移すことによってこの構造を得ることも可能である。
特に単純な一実施形態では、突起がナノ構造を実体化することができる。
あるいは、ナノ構造の高さを増大させるために、基板の少なくともバリア層をエッチングすることを目的とする補完的処理を行うことができる。この処理中突起がマスクとして働くことができ、この補完的処理中に得られる、基板のバリア層内にエッチングされ突起と直接合致する少なくともセグメントによってナノ構造を実体化することができる。
この補完的処理中に、突起の抵抗力を強化することが可能な材料で突起を覆うことができる。
この基板が、バリア層の下にあるベースを備える場合、補完的処理のエッチングをこのベースによって停止することができる。これによりナノ構造の高さを制御することが可能となる。
別の実施形態では、基板のバリア層の下にあるベースをエッチングすることを目的とする補足処理を加えて行うことができる。基板内のバリア層内のセグメントおよび/または突起がマスクとして働くことができ、この補足処理中に得られる、ベース内にエッチングされバリア層内のセグメントと直接合致する少なくともセグメントによってナノ構造を実体化することができる。
この基板のベースとバリア層との間に追加の層を挿入することができ、次いで、この追加の層をエッチングすることを目的とする追加の処理を加えて行うことができる。バリア層内のセグメントおよび/または突起はマスクとして働くことができ、この追加の処理中に得られる、追加の層内にエッチングされバリア層内のセグメントと直接合致する少なくともセグメントによってナノ構造を実体化することができる。
この追加の処理のエッチングは、基板のベースによって停止することができる。これにより、ナノ構造の高さをさらに制御することが可能となる。
この基板のベースは多層であってもよく、追加の層の下にあるバリア層を備えることができる。
突起を除去するステップを設けることができる。これによりナノ構造の頂点を同一平面内に含むことが可能となる。
基板のバリア層内にエッチングされたセグメントを、その下にあるセグメントのみを保存するために除去するステップをさらに設けることができる。
追加の層を、結晶性半導体材料で形成することができる。
腐食および/または補完的処理および/または補足処理および/または追加の処理は、乾式または湿式の、酸化性または還元性雰囲気下における化学エッチング、イオンエッチング、電気化学エッチング、光化学エッチングまたは熱エッチングから選択することができる。
少なくとも1つの腐食または処理ステップを、ナノ構造がファセット化されるように異方性エッチングとすることができる。
少なくとも1つの腐食または処理ステップは、利用する材料に応じて異なる腐食速度を有することができる。たとえば、突起の横方向の寸法を調節するために、突起の高さにおける速度と比較してバリア層内での腐食の速度を非常に遅くすることができる。
少なくとも1つの腐食または処理ステップを、既に作り出されている突起の起伏を移すために、異方性エッチングとすることができる。
第1の中間基板として、また第2の中間基板として、同じ結晶性半導体材料ブロックから引き離された半導体膜を各々が有するセミコンダクターオンインシュレータ基板を使用することができ、これら中間基板の結晶面が膜の結晶面である。
ブロックの表面上に酸化物層を形成すること、
酸化物層の下のブロック内に、イオン注入によって脆化ゾーンを作り出すこと、
ブロックをその酸化物層によって補助基板に組み立てること、
脆化ゾーンの高さに割れ目を生じさせることによって、セミコンダクターオンインシュレータ基板の一方のための引離しを行うことができ、
酸化物層と脆化ゾーンとの間に存在する材料が基板の膜を形成し、ブロックの残りが残余要素を形成する。
残余要素の表面上に酸化物層を形成すること、
酸化物層の下の残余要素内に、イオン注入によって別の脆化ゾーンを作り出すこと、
残余要素をその酸化物層によって別の補助基板に組み立てること、
このもう一方の脆化ゾーンの高さに割れ目を生じさせることによって、もう一方のセミコンダクターオンインシュレータ基板のための引離しを行うことができ、
酸化物層ともう一方の脆化ゾーンとの間に存在する材料がこのもう一方のセミコンダクターオンインシュレータ基板の膜を形成する。
結晶欠陥および/または応力場のネットワークの位置精度を向上させるために、補助基板との組立て前に、ブロック内に位置決めマークをエッチングすることができ、前記位置決めマークは、脆化ゾーンを超えてもう一方の脆化ゾーンに達するまで延び、結晶性ネットワークのオフセットを容易にすることができる。
屈曲によるディスオリエンテーション(disorientation)を避けるために、結晶性ネットワークのオフセットを導入する前に、位置決めマークを用いて面の一方を他方に対して180°回転させることができる。
あるいは、第1のセミコンダクターオンインシュレータがダブルセミコンダクターオンインシュレータ基板であってもよく、その補助基板は、絶縁体層が半導体材料層と半導体材料膜との間に挿入されているセミコンダクターオンインシュレータ基板であり、補助基板の膜を酸化物層に組み立てることを特徴とする。
決して限定的ではなく単なる適用として示す諸実施形態の説明を、添付の図面を参照することによって読めば、本発明がより十分に理解されるであろう。
今後記載する異なる図中における同一の、同様のまたは等価な部分は、ある図面から別の図面へ移ることが容易となるように、同じ参照番号を有する。
図面をより読みやすくするために、図中に示す異なる部分は、必ずしも均等な尺度で示してはいない。
これから、本発明に従って基板上にナノ構造を作製する方法の第1の例について、図1A〜図1Eを参照しながら詳しく述べる。
バリア層2を覆っている結晶性半導体材料膜3によって形成される結晶面1.1を備える第1の中間基板1、および結晶面1.2を備える第2の中間基板4で始まる。この例では、第1の中間基板1は、ベース10と、たとえばシリコンの膜3とを有する絶縁体基板上半導体でよく、これら2つの間には、たとえば酸化ケイ素の絶縁体材料層を有し、この絶縁体材料層は、エッチングに対するバリア層2として働く。
第2の中間基板4はシリコンでよく、有利には、後のその薄膜化を容易にするための埋め込みバリア層を備えることができる。この基板は、たとえばSOI(シリコンオンインシュレータ)基板でもよい。
より一般的には、第1の中間基板1のベース10および膜3、第2の中間基板4は、シリコン、ゲルマニウム、ガリウムヒ素GaAs、炭化ケイ素SiC、リン化インジウムInPでよい。その基板の一部であるバリア層2は、たとえば、酸化ケイ素、窒化ケイ素、アモルファスシリコンでよい。
第1の中間基板1のベース10および膜3、第2の中間基板4ならびにバリア層2は、多層とすることもできる。
図1Aを参照することができる。
分子付着により、これら2つの中間基板1および4の2つの結晶面1.1および1.2を結合する。この付着は、それらの結晶性ネットワークが、今後はオフセット角と称される所定の角度だけオフセットとなるように行われる。このオフセット角は、図1では見えないが、仏国特許出願公開第2 815 121号明細書、仏国特許出願公開第2 766 620号明細書、さらに仏国特許出願公開第2 819 099号明細書を参照することができ、これらの特許出願には、進め方およびこの接着の結果が説明されている。
この接着により、2つの結晶面1.1および1.2上に存在する結晶性ネットワークを接続し、接着表面14付近の結晶性ゾーン13内に結晶欠陥および/または応力場12のネットワークを形成することが可能となる。結晶欠陥、たとえば転位が界面14に現れ、界面14付近に応力ゾーンをもたらすことがわかる。図1Bを参照することができる。
次いで、第2の中間基板4をそのもう一方の面から薄くする。この薄膜化により、結晶欠陥および/または応力場12のネットワークの存在を露呈する表面ナノ構造化がもたらされることもあり、されないこともある。実際には、この薄膜化の目的は、結晶欠陥および/または応力場12のネットワークがその中に見出される結晶性ゾーン13の厚さを制限する膜5を形成することである。この結晶性ゾーン13は、第1の中間基板1の膜3の厚さおよび第2の中間基板4から生じる膜5の厚さの合計である厚さを有する。この段階で得られる基板100を、図1Cに示す。この場合、結晶欠陥および/または応力場12のネットワークは、表面に露出していない。
この薄膜化は、たとえば、整流によって、機械磨耗によって、および/または化学腐食によって行うことができる。
あるいは、先に説明した図6に示すように、後にエッチングに対するバリア層として働くことになる層102で覆われた支持体101上に、結晶欠陥および/または応力場のこのネットワークを含む膜103を移すことによって基板100を配置することも可能である。この膜103は、仏国特許出願公開第2 766 620号明細書またはFR-A-2 815 121の教示に従うことによって得ることができる。
次のステップでは、起伏15が現れるように、基板100の自由面の優先腐食を少なくとも1回を行う。優先腐食は選択腐食とも称されるが、結晶欠陥間および/または応力場間に位置する結晶性ゾーン13と比較して主に結晶欠陥および/または応力場12を腐食するエッチング、あるいは逆に、結晶欠陥および/または応力場12と比較して主に結晶性ゾーン13を腐食するエッチングを意味する。図1Dでは、結晶性ゾーン13と比較して優先的にエッチングされるのは結晶欠陥および/または応力場12であると見なされる。その逆もあり得る。処理した基板100の自由面は、ここで起伏6のネットワークを有し、そのパターンまたは表面トポロジは、図1Dからわかるように、結晶欠陥および/または応力場12のネットワークに依存する。
このエッチングステップは、バリア層2が局所的に現れるまで続ける。このエッチングは、必ずしも結晶欠陥および/または応力場12に対して優先的ではない。優先的である場合には、このエッチングにより起伏6が際立つ。バリア層2は腐食しなくてもよいし、あるいは一部分のみ腐食してもよく、したがってこのステップでは、バリア層というその名のとおり局所的にむき出しになるだけである。それにより、バリア層2の上に、底面がバリア層2の高さに位置するくぼみ7.1によって互いに分離されている突起7が得られる。突起7はナノ構造を局在化させる。それら突起はナノ構造をもたらす、言い換えれば、ナノ構造を具現化するまたはナノ構造の具現化に寄与する。突起7は結晶性材料である。
これらの突起7はネットワーク状に配列され、それらの分布はバリア層2の表面上で規則正しい。突起7は、結晶欠陥および/または応力場のネットワークのパターン、あるいはそれに相補するものに従い、これは、優先腐食が結晶欠陥および/または応力場12のネットワークに関係するのか隣接する結晶ゾーン13に関係するのかに依存する。得ようとするナノ構造の断面は、結晶欠陥および/または応力場12およびエッチング技法の横方向の腐食速度を使用する場合には、ネットワークのピッチに依存する。
図1の例では、図1Eに示すように、突起7がナノ構造7を実体化する。
この腐食は、優先的であろうとなかろうと、乾式でも湿式でもよく、還元性または酸化性雰囲気下における化学腐食、イオン腐食、電気化学腐食、光化学腐食または熱腐食でよい。熱腐食には、熱酸化が含まれる。前記腐食では、腐食しようとする材料が、酸化物に変換されることによって消費される。上記の中から選択される連続または同時腐食のいくつかの技法を、図1Cに示す段階と図1Eに示す段階との間で採用することができる。これらの腐食のうち1つまたいくつかは優先的でなくてもよく、これは、図1Dの段階から図1Eの段階へ移行する場合に当てはまることがある。特に膜5および3の厚さを異方的に薄くすることを目的とする場合には、1つまたはいくつかの腐食は異方性腐食でよい。特に一部の結晶面をエッチングし、他の結晶面はエッチングしないことを目的とする場合には、これらの腐食のうち1つまたはいくつかの腐食は異方性腐食でよい。これにより、1つまたはいくつかのファセットを有するナノ構造7が形成されることになる。図1Eでは、ナノ構造7がファセット化されていると見なされる。有利には、これらの腐食の一部は、遭遇する層の性質に応じて異なるエッチング速度をもたらすことができる。バリア層2に近づけば近づくほど、エッチングしようとする層よりもバリア層2でのエッチング速度がはるかに遅い方法を採用することを勧める。突起の横方向の寸法を調節するために、たとえば、バリア層内での腐食の速度を突起の高さにおける速度と比較して非常に遅くすることができる。したがって、バリア層2にほんの少ししか影響を及ぼさない腐食を選択し、また突起7のエッチング、特に横方向のエッチングを助けることにより、突起7の幅を調節することができる。
行ったばかりの異なる腐食作業の終了時に、突起7が目的としたナノ構造ではない可能性がある。というのも、突起の高さが十分ではないかつ/または突起の高さがすべて同じではなくかつ/または突起すべての頂点が一平面内に含まれてはいないからである。これらの突起を変える、延ばすまたは変形する異なるやり方を考える。この場合、突起7は、ナノ構造の具現化に寄与するだけである。
突起7をマスクとして用いることによってバリア層2をエッチングすることを目的とする補完的処理を行うことが可能である。したがって、バリア層2は優先的にエッチングされ、突起7は影響を受けない、またはほとんど影響を受けない。必要であれば、後述するように、補完的処理に対する突起の抵抗力を強化することが可能な材料を、突起7の高さに堆積させることもできる。このエッチングは、図2Aに示すように、バリア層2を完全には貫通しなくてもよい。この構成では、バリア層2内のセグメント9によって延長された、ここでは8で示すナノ構造の高さが、図1Eにおける高さと比べて増大している。
あるいは、バリア層2の厚さを完全に貫通するようにこの補完的処理を継続することも可能である。このとき第1の中間基板1のベース10は、補完的処理に対するバリア層の役割を担うことができる。この代替実施形態を図2Bに示す。
これら2つの場合には、ナノ構造8は柱状であり、このとき各ナノ構造が膜5および3から生じる突起7に加えて、突起7と直接合致し、バリア層2の材料のセグメント9を備える。
この補完的処理は、以下の乾式または湿式腐食、酸化性または還元性雰囲気下におけるイオン腐食、化学腐食、電気化学腐食、光化学腐食のうちの1つまたはいくつかから選択することができる。いくつかの腐食を採用する場合には、同時にまたは連続して採用することができる。この補完的処理は、突起7ではなくバリア層2を、あるいは前記第1の中間基板がバリア層の役割を担う場合には第1の中間基板1のベース10を優先的に腐食するものであることに留意されたい。
図2Cに示すように、突起7を完全にまたは部分的に除去することによって得られるナノ構造8を平坦にすることもできる。この除去は、乾式または湿式の、酸化性または還元性雰囲気下におけるイオン腐食、化学腐食、電気化学腐食または光化学腐食によって行うことができる。採用される方法が、バリア層2の材料を腐食してはいけない。たとえば、突起がシリコンでバリア層が酸化ケイ素または窒化ケイ素である場合、突起の除去は、TMAH(テトラメチルアンモニウムハイドロオキサイド)またはKOH(水酸化カリウム)を用いて実現することができる。この除去により、ナノ構造8が、それらの頂点が平坦になるように変形されることになる。補完的腐食がベース10上で停止することを狙うものであり、かつ平坦化腐食がベース10に対して選択的である場合、ナノ構造8の高さはバリア層2の厚さに等しい。
ナノ構造の高さをさらに増大させるために、かつ/またはその材料を変更するために、かつ/またはそれらナノ構造の高さを調節するために、かつ/またはそれらナノ構造の頂点がすべて同一平面内にあるように、ベース10に影響を及ぼし、ベース10をエッチングすることを目的とする補足処理を行うことも可能である。突起7が存在し、この新たな補足処理用のマスクとして働くことができる、あるいは図2Cに示すように既に除去されている。この構成では、バリア層2をマスクとして使用する。この場合を図2Dに示す。
このとき得られるナノ構造8は、この段階で、第1の中間基板1のベース10内に位置し、突起と直接合致し、バリア層2内に位置する第1セグメント9によって、また適切ならば、除去されていない場合には突起7によって延長される第2セグメント11をそれらの底面から備える。
この段階で、第2セグメント11のみを保存するための適切な除去処理によって、バリア層2から生じる第1セグメント9を取り除くことも可能である。図2Eに示すこの例では、第2セグメント11のみを保存することの利点は、第2セグメント11が結晶性材料で形成されていること、また加えて、このときナノ構造8はすべて、その頂点が同一平面内に位置することである。実際には、前記第2セグメント11の頂点はこれまでバリア層2によって保護されていたので、これらのナノ構造の頂点は、それらナノ構造を構成する材料の腐食に直接さらされることはなかった。言うまでもなく、突起7が事前に除去されなかった場合には、第1セグメント9と共に取り除かれる。
ナノ構造を同じ高さにするために、図3Aに示すように、ベース10とバリア層2との間に追加の層16を備える第1の中間基板1を使用することができる。この追加の層16は、たとえばゲルマニウムまたは結晶シリコンでよい。前記第1の中間基板1を用いると、ベース10をエッチングする代わりに追加の層16をエッチングすることを目的とする追加の処理を行うことによって、図1および2に示すのと同様に進めることができる。この追加の処理では、バリア層2をマスクとして使用し、またベース10をバリア層として知られる層として使用する。図3Bを参照することができる。この例では、追加の層16をエッチングする前に突起が除去されていると見なされる。これが、それら突起が見えない理由である。言うまでもなく、それら突起を保存することが可能であったはずである。この段階で、ナノ構造8は各々、バリア層2内に形成された第1セグメント9および追加の層16内に形成された第2セグメント11.1で形成されている。このエッチングはベース10上で停止するので、突起およびバリア層2の断片である第1セグメント9を除去すると、ナノ構造8はすべて高さがほぼ一定となる。この高さは、追加の層16の厚さに対応する。このときナノ構造8は、全体が追加の層16の材料で形成されている。それらナノ構造の頂点は、ほぼ同一平面内に含まれる。この代替実施形態を図3Cに示す。このように進めることによって、ナノ構造8の高さが完璧に制御される。
バリア層2が酸化ケイ素で、追加の層16がシリコンである場合、バリア層2の除去は、シリコンを腐食しないがその酸化物を溶解させるフッ酸HFを用いて行うことができる。
ベース10が多層で、追加の層16の下にあるバリア層を備えると予想することができる。たとえば、シリコンの層301および窒化ケイ素の層302の積層でベースが形成され、窒化ケイ素の層302がシリコンの層303の下にあるバリア層を形成している図5Hを参照することができる。
図2Aで説明したのと同様に、ベース10に到達する前にエッチングを停止することも可能である。この場合、ナノ構造8は、図3Dに示すように、追加の層16の材料中にエッチングされる第2セグメント11.1に対応するが、ナノ構造の高さは必ずしも同じではないので、この構成は必ずしも最適ではない。この構成では、ナノ構造すべての頂点が同一平面内に含まれるという利点が保たれる。
ここで、本発明に従ってナノ構造を作製する方法の別の例を、図4A〜4Kを参照しながら詳細に説明する。この例では、2つのセミコンダクターオンインシュレータ介在基板を、第1および第2の中間基板として形成する。シリコンオンインシュレータの場合にはSOIという呼称によって知られている、セミコンダクターオンインシュレータタイプの基板は、絶縁体層の両側に位置する2つの半導体材料層を備える。これら半導体層の一方は他方よりも薄い。以下の説明において、最も薄い層は、指定した膜であることが想起される。これら2つのSOI基板の膜は、同じ単結晶または同じ結晶性半導体材料のブロックから生じる。仏国特許出願公開第2 819 099号明細書の教示に従うことによって、非常に正確なオフセット角で2つのセミコンダクターオンインシュレータ介在基板を組み立てる。この方法により、角度のねじれによるディスオリエンテーションを一度しか生じさせない、また角度の屈曲によるディスオリエンテーションを生じさせないことが可能となる。
結晶性半導体材料の、たとえば、<001>方向に配向している自由面201を有するシリコンのブロック20で始める。前記ブロックは、たとえば、縁部の一方にフラットスポット(flat spot)20.1を有する直径100ミリメートルのシリコンウエハでよい。この例では、このブロック20が中実であるが、代わりに多層とし、半導体材料層をその表面に有することもでき、そこから結晶欠陥および/または応力場のネットワークを得るために必要な2つの膜が取り除かれる。後に互いに結合されることになる結晶表面を有する2つの要素をこのブロック20から取り除くことが可能となるように、ブロック20を加工する。ブロック20の自由面201を熱酸化することによって酸化物層202を形成することで開始することができる。この酸化物層202の厚さは、約400ナノメートルでよい。これにより、先のSOI基板の絶縁体層が形成される。このステップを図4Aに示す。
注入イオン、たとえば、割れ目が生じる可能性のある高さに埋め込み脆化ゾーン204を形成することが可能な水素イオンまたは他の任意のガス種を用いてブロック20のあるゾーンを脆化する。図4Bに示すこの脆化ゾーン204は、酸化物層202の下のブロック20のシリコン内に位置する平面の形をとる。この注入は、酸化物層202の自由表面から行われる。注入エネルギーは約76keVでよく、水素イオンのドーズは、約6.1016atoms/cm2でよい。
次いで、1つまたはいくつかの位置決めマーク205を、たとえばフォトリソグラフィならびにイオンエッチングまたは他のエッチングによってブロック20の酸化物層202およびその下にある半導体内に形成する。前記位置決めマーク205は、酸化物層202と比較すると、脆化ゾーン204を越えてブロック20に侵入している。それら位置決めマークの深さは約5マイクロメートルでよい。これらの位置決めマークをエッチングする他の方法、たとえば化学薬品またはレーザを使用することもできる。あるいは、位置決めマーク205がブロック205を完全に貫通することもできる。これらの位置決めマーク205を示す図4Cを、またフラットスポット20.1および位置決めマーク205を有するブロック20の上面図を示す図4Kを参照することができる。これらの位置決めマークは、仏国特許出願第2 819 099号明細書で説明されているように構成することができ、ブロック20の縁部から10ミリメートルのところで0.01°ごとに目盛りの付いた円弧状のスケールの形をとる。たとえば、正反対の2つの位置決めマーク205をブロック20上に設け、それら位置決めマーク205が0°および180°の位置の両側におおよそ10°広がる。
次いで、図4Dでは、半導体材料、たとえばシリコンの第1の補助基板206に接して図4Cの構造を組み立てる。この組立ては、酸化物層202を有する表面によって行われる。この組立て方法は、親水性分子結合でよい。次いで、図4Eでは、脆化ゾーン204の平面に沿った割れ目を、たとえば、熱処理および/または機械的処理によって生じさせる。熱処理は、たとえば500℃で1時間行うことができる。この熱処理は、分子付着を強化するという利点がある。
図4Eに示すように、2つの要素210、208が存在する。これらの要素の1つである210は、セミコンダクターオンインシュレータ基板であり、第1の補助基板206、割れ目を用いてベースブロック20から取った酸化物層202およびシリコン膜207から形成される。このセミコンダクターオンインシュレータ基板は、今後第1のセミコンダクターオンインシュレータ介在基板210と称され、そのまま保持される。もう一方の素子208は、我々の例では中実であり、ブロック20の残りに対応し、残余要素と表す。これら2つの要素208、210は、位置決めマーク205を備え、ブロック20から生じる結晶性部分207、208を含む。残余要素208は、第2のセミコンダクターオンインシュレータ介在基板となるように加工されることになる。
残余要素208に研磨処理を施して、明らかに消滅させることなくその位置決めマーク205を平らにする。位置決めマーク205側の要素208の表面上に、酸化物層209を形成する。この酸化物層は、約100ナノメートルの厚さとすることができる。
次いで、イオン注入によって、たとえば図4Bで説明したように水素イオンを用いて、残余要素208の半導体材料内に脆化ゾーン211を形成する。注入エネルギーは約76keVでよく、水素イオンのドーズは、約6.1016atoms/cm2でよい。図4Fの構造は、脆化ゾーン211および酸化物層209を示す。
次いで、図4Gでは、半導体材料、たとえばシリコンの第2の補助基板216に接して図4Fの構造を組み立てる。この組立ては、酸化物層209を有する表面によって行われる。この組立て方法は、親水性分子結合でよい。次いで、図4Hでは、脆化ゾーン211の平面に沿った割れ目を、たとえば、500℃で1時間の熱処理によって生じさせる。この熱処理は、分子付着を強化するという利点がある。
2つの要素が存在するが、そのうち一方212のみを図4Hに示す。これは、第2のセミコンダクターオンインシュレータ介在基板212であり、第2の補助基板216、割れ目を用いて残余要素208から取った酸化物層209およびシリコン膜213から形成される。この残余要素208は、ブロック20から取ったものでもある。結論として、実際には、ブロック20から取った膜207、213をそれぞれ有する2つのセミコンダクターオンインシュレータ介在基板210、212が存在する。加えて、これら2つの膜213、207は、位置決めマーク205を備える。
次いで、結晶欠陥および/または応力場のネットワークが生成されるように、2つのセミコンダクターオンインシュレータ介在基板210、212を、それらの膜213、207の分子結合によって組み立てる。親水性分子結合を行うことが可能となるように、2つの膜207、213の2つの結晶性自由面を準備することが好ましい。この準備は、以下の処理、研削、熱酸化、酸洗い、化学的機械研磨、たとえばH2SO4およびH2O2、あるいはNH3およびH2O2に基づく水溶液を用いた化学洗浄、オゾンまたはプラズマ(たとえば、酸素プラズマ)を用いた処理、たとえばフッ酸を用いた表面疎水性を提供するための処理のすべてまたは一部を含む。またこの準備は、2つの膜207、213の少なくとも1つを約100ナノメートルに薄くすることを含むこともできる。
結合前に、2つの介在するセミコンダクターオンインシュレータ基板210、212に設けられている2つのフラットスポット20.1の位置合わせをする。2つのセミコンダクターオンインシュレータ介在基板210、212の一方、たとえば第2の中間基板212を180°回転させ、その位置決めマーク205を第1のセミコンダクターオンインシュレータ介在基板210の位置決めマーク205の位置と合わせ、それにより、0°および180°に設置したその位置決めマークを、それぞれ第1のセミコンダクターオンインシュレータ介在基板210の180°および0°に設置した位置決めマークの位置と合わせる。この操作は、組み立てようとする2つの表面間に存在することがある屈曲によるディスオリエンテーションを取り除く目的を有する。次いで、0.01°ごとに目盛りの付いた位置決めマーク205を用いて、膜207および213の2つの結晶性ネットワーク間に0.88°回転した非常に正確なオフセット角を導入することができる。
分子結合、たとえば、900℃よりも高い温度で10分を超える時間熱アニールを行うことよって確立することができる親水性分子結合を行う。得られる構造を図4Iに示す。結晶欠陥および/または応力場のネットワークは、上述したように界面215付近に生成されている。
次いで、セミコンダクターオンインシュレータ介在基板210、212の一方の厚い層および絶縁体層を除去する。この例では、薄くするのは第2のセミコンダクターオンインシュレータ介在基板212であるが、もう一方を薄くすることもできる。213の膜のみを保存する。
次いで、たとえば、HFおよびCrO3あるいはHFおよびHNO3の水溶液を用い、結晶欠陥および/または応力場を優先的に腐食することによって、表面に規則正しい起伏217をナノメータ規模で出現させる。起伏217は図4Jで見える。
第1のセミコンダクターオンインシュレータ介在基板210の絶縁体層202に到達するまで腐食作業を続ける。この後者の層は、バリア層の役割を担う。このより深い腐食は、上述の溶液を用いて、あるいは、たとえばNH3およびH2O2に基づく、またはTMAHもしくはKOHに基づく他の水溶液を用いて行うことができる。湿式化学腐食を続ける代わりに、たとえばイオンタイプ(RIEまたは反応性イオンエッチングとして知られる)乾式腐食に切り替えることも可能である。バリア層202に近づくと、シリコンとその酸化物との間で腐食速度に差のあるタイプのエッチングを使用することが好ましい。したがって、TMAHを用いた化学エッチング、またはあるRIEエッチングでは、酸化物中よりもシリコン中で1000倍速度が速い。絶縁体層202の断片がむき出しになったらすぐに、このエッチングを停止する。それにより、第1のセミコンダクターオンインシュレータ介在基板210の膜207のセグメントおよび第2のセミコンダクターオンインシュレータ介在基板212の膜213のセグメントで各々が形成された結晶性材料の突起227が得られる。これらの2つのセグメントは積層されている。これらの突起227は、第1のセミコンダクターオンインシュレータ介在基板210の酸化物層202によって支持されるシリコンナノ結晶である。図4Kを参照することができる。
これから、本発明による方法の別の例を、図5A〜5Hを参照しながらさらに説明する。この例では、2つのセミコンダクターオンインシュレータ介在基板が採用され、その一方はダブルのセミコンダクターオンインシュレータ基板、言い換えれば、3層の半導体材料および2層の絶縁体を有する交互積層を備えるが、もう一方は単一でよい。ダブルのセミコンダクターオンインシュレータ基板の半導体材料外層の1つは、結晶性膜である。これまでと同様に、この結晶性膜は、結晶欠陥および/または応力場のネットワークが生成されるように、もう一方のセミコンダクターオンインシュレータ基板の結晶性膜と分子結合によって組み立てられる。
図4Cにおいて得られた構造、一方の面に酸化物層202を備え、イオン注入によって脆化したゾーン204および位置決めマーク205を有する結晶性半導体材料、たとえばシリコンのブロック20で始まる。
図4Cの構造を、シリコン層301、窒化ケイ素層302および結晶性シリコン膜303を有する積層で形成される補助のセミコンダクターオンインシュレータ基板300に、酸化物層202の親水性分子結合によって結合する。結晶性シリコン膜303は約5ナノメートルの厚さを有し、窒化ケイ素層302は約400ナノメートルの厚さを有する。この組立ては、シリコンの酸化物層202とシリコン膜303との間で行われる。図5Aを参照することができる。
結合界面315を確立すると同時に、脆化ゾーン204の高さに割れ目を生じさせるために、アニーリング作業を行う。第1に、セミコンダクターオンインシュレータ補助基板300、ならびにブロック20から生じる酸化物層202およびシリコン膜207で形成される図5Bに示すダブルセミコンダクターオンインシュレータ基板310、第2に、ブロック20の残りに対応する要素208の2つの要素が得られる。位置決めマーク205は、要素208内、膜207内および酸化物層202内に存在する。図5Bを参照することができる。
ここで、図4F〜4Hで説明したように要素208を処理して、単一のセミコンダクターオンインシュレータ介在基板212を得る。説明が扱いにくくなりすぎることを避けるために、この一連のステップについて改めて書くことも再度述べることもしない。
ここで、2つのセミコンダクターオンインシュレータ介在基板310、212を、結晶欠陥および/または応力場のネットワークが生成されるように、それらの膜207、213の分子結合を行うことによって組み立てる。このステップを図5Cに示す。前述のような同じタイプの準備を膜213、207に行う。また、屈曲によるディスオリエンテーションがあれば取り除くために、結合の前の同じ操作も行う。
第2のセミコンダクターオンインシュレータ介在基板212に対して上で説明したように、単一のセミコンダクターオンインシュレータ基板212の厚い層216および絶縁体層209の除去を、その膜213のみが保存されるように行う。
次いで、界面315に形成される結晶欠陥および/または応力場のネットワークを優先的に腐食する。この腐食は、図4Jで説明したように、言い換えると、HFおよびCrO3あるいはHFおよびHNO3の水溶液を用いて行うことができる。図5Dに示す起伏317を出現させる。この段階ではバリア層として働く酸化ケイ素の絶縁体層202に到達するように、腐食ステップを続ける。それにより、ナノ構造をもたらす突起327が形成される。図5Eに示すバリア層202に至るこの腐食では、図4Kで説明した起伏31を出現させるために利用したものと同じ溶液を利用することができ、NH3およびH2O2に基づく、またはTMAHもしくはKOHに基づく溶液との化学腐食、あるいはイオン腐食を利用することができる。
それにより、図4Kに示すものと同じ性質の突起327が得られる。これら結晶性材料の突起327は、そこで停止する場合にはナノ構造を実体化することができるが、この特定の例では、窒化ケイ素の絶縁体層302に到達するようにSOI二重基板310を深くエッチングし続けるため、実体化に寄与するだけである。突起327は、この第1の例では、ダブルのセミコンダクターオンインシュレータ基板310の絶縁体層202内に突起327と直接合致するセグメントをエッチングするためのエッチングマスクとして働くことになる。マスクの硬度を強化するために、突起327上に金属膜316、たとえばニッケルを堆積させることが可能である。この堆積は、スパッタリングによって行うことができる。このニッケル膜316は、絶縁体層202上にも堆積され、その一部の断片はむき出しなる。ニッケルのスパッタリング後に得られる構造を数百度の温度にすることによって、ニッケル膜316がディウエッティングし(dewets)、突起327の頂点でしずく状に位置が特定される。図5Fを参照することができる。実際、ニッケルは、シリコンとの親和力がその酸化物との親和力よりも大きい。反応性イオンエッチングによって、酸化物の絶縁体層202をエッチングすることも可能である。図5G中318で示す酸化ケイ素の第1セグメントが、突起327に連続して得られる。次いで、その下にある半導体材料層303を、たとえば、使用するガスの性質を変えることによってエッチングする。
シリコン層303のエッチングにより、第1セグメント318の下にシリコンの第2セグメント319を得ることが可能となり、エッチングしたばかりの絶縁体層202は、マスクとして働く。第2セグメント319は、第1セグメント318と直接合致する。その下にある窒化ケイ素層302は、このエッチングステップに対するバリア層として働く。得られたシリコンの第2セグメント319は、ナノ構造を実体化する。次いで、ニッケル膜316、突起327、および層202から生じる酸化物の第1セグメント318を、化学腐食または反応性イオン腐食によって除去する。たとえば、フッ酸HFを利用することができ、このフッ酸は、シリコンの第2セグメント319も窒化ケイ素層302も腐食することなく、層202から生じる酸化物の第1セグメント318を溶解させるだけであり、ニッケルおよび突起327の除去を誘発する。ナノ構造319すべての頂点が、同一平面内に含まれる。ナノ構造319の高さは同じであり、シリコン層302の厚さに対応する。図5Hを参照することができる。
これから、本発明に従ってナノ構造を作製する方法の別の例を、図6A〜6Gを参照しながら説明する。第1の中間基板400および第2の中間基板500で始める。図6Aに示す第1の中間基板400は、シリコンベース401、シリコンの酸化物層402、および表面に突起のネットワーク404を有するシリコン膜403を有する積層で形成される。この第1の中間基板400は、特許出願FR-A-2 815 121の教示から発想を取り込むことによって得ることができる。図6Bに示す第2の中間基板500は、得たい基板100のバリア層として働くことになる酸化ケイ素層502で覆われたベース501で形成される。図6Cに示すように、突起のネットワーク404を備えるシリコン膜403とバリア層502とを接触させることによって、第1の中間基板400を第2の中間基板500と組み立てる。この組立ては、たとえば親水性分子結合によって行うことができる。ネットワークの突起間に位置するくぼみ内のゾーンにより、バリア層502との結合界面の高さに埋め込み空洞405が生成される。
次いで、図6Dでは、第1の中間基板400のベース401を、たとえば機械的薄膜化により除去する。ナノ構造を設けることになる基板100が得られる。
腐食を開始することが可能である。この例では、突起のネットワーク404を有する膜403のシリコンを熱酸化処理することによって始める。酸化物層402との界面およびバリア層との界面で酸化物が形成される。酸化物層502との界面の高さでは、この熱処理によって埋め込み空洞405内に誘発される応力により、これら空洞405の高さに酸化物が優先的に形成される。この熱酸化は、これらの埋め込み空洞405のすべてまたは一部を消滅させることができる。この熱酸化は、図6Eに示すように、膜403内に酸化物の横断ゾーンが出現をもたらす。
シリコンに対する酸化ケイ素の優先的なエッチングを継続し、図6Fに示すように、所望のナノ構造を形成することができる突起407を出現させる。図6Gに示すように、このエッチングを継続し、元はネットワーク404の突起が位置していた個所と直接合致するバリア層502内へ下降させることができる。このとき突起407は、膜403のシリコン内の第1セグメント408およびバリア層502内の第2セグメント409で形成される。説明してきたように、第2の中間基板500のベース501内へ図5Hで説明したようにエッチングを継続して第3のセグメント(図示せず)を得ることも可能であり、次いで第1セグメントを、また必要ならば第2のセグメントを取り除くことも可能である。
本発明のいくつかの諸実施形態を詳細に示し、説明してきたが、本発明の範囲を逸脱することなく様々な異なる変更および修正を加えることができることが理解されるであろう。記載の異なる諸実施形態は、必ずしも互いに排他的であると理解すべきではない。
本発明による方法の例の異なるステップを示す図である。 本発明による方法の例の異なるステップを示す図である。 本発明による方法の例の異なるステップを示す図である。 本発明による方法の例の異なるステップを示す図である。 本発明による方法の例の異なるステップを示す図である。 頂点が同一平面内に含まれるナノ構造を得るための、先のステップに続いて行うべき補完的なステップを示す図である。 頂点が同一平面内に含まれるナノ構造を得るための、先のステップに続いて行うべき補完的なステップを示す図である。 頂点が同一平面内に含まれるナノ構造を得るための、先のステップに続いて行うべき補完的なステップを示す図である。 頂点が同一平面内に含まれるナノ構造を得るための、先のステップに続いて行うべき補完的なステップを示す図である。 頂点が同一平面内に含まれるナノ構造を得るための、先のステップに続いて行うべき補完的なステップを示す図である。 本発明による方法の異なるステップを示す図であり、ナノ構造の高さがほぼ一定となるステップを示す図である。 本発明による方法の異なるステップを示す図であり、ナノ構造の高さがほぼ一定となるステップを示す図である。 本発明による方法の異なるステップを示す図であり、ナノ構造の高さがほぼ一定となるステップを示す図である。 本発明による方法の異なるステップを示す図であり、ナノ構造の高さがほぼ一定となるステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、図4Lに示す同じ半導体材料ブロックから生じる半導体膜を有する2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の異なるステップを示す図であり、同じ半導体材料ブロックから生じる半導体膜を有し、一方がダブルのセミコンダクターオンインシュレータ基板である2つのセミコンダクターオンインシュレータ基板を加工するステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。 本発明による方法の別の例の異なるステップを示す図であり、バリア層で覆われた中間基板上に結晶欠陥および/または応力場のネットワークを有する膜を移すステップを示す図である。
符号の説明
1 第1の中間基板
1.1 結晶面
1.2 結晶面
2 バリア層
3 結晶性半導体材料膜
4 第2の中間基板
5 膜
7 突起、ナノ構造
8 ナノ構造
9 第1セグメント
10 ベース
7.1 くぼみ
11、11.1 第2セグメント
12 応力場
13 結晶性ゾーン
16 追加の層
20 ブロック
100 基板
202 酸化物層
204 脆化ゾーン
205 位置決めマーク
206 補助基板
207 シリコン膜
208 残余要素
213 シリコン膜
209 酸化物層
210 第1のセミコンダクターオンインシュレータ介在基板
211 脆化ゾーン
212 第2のセミコンダクターオンインシュレータ介在基板
300 セミコンダクターオンインシュレータ補助基板
301 シリコン層
302 窒化ケイ素層
303 結晶性シリコン膜
310 ダブルセミコンダクターオンインシュレータ基板
316 金属膜、ニッケル膜
403 シリコン膜
404 突起のネットワーク
500 第2の中間基板
502 バリア層

Claims (24)

  1. ナノ構造を作製する方法であって、
    埋め込みバリア層(2)と、前記バリア層(2)の上に、結晶性ゾーン(13)内の結晶欠陥および/または応力場(12)のネットワークを備える結晶性膜(5)とを有する基板(100)を設けるステップと、
    前記結晶欠陥および/または応力場、あるいは前記結晶欠陥間および/または前記応力場間の前記結晶性ゾーン(13)の優先腐食である、前記基板(100)を腐食する1つまたはいくつかのステップであって、前記バリア層(2)を局所的にむき出しにすること、および底面が前記バリア層内に位置するくぼみ(7.1)によって互いに分離され、前記ナノ構造(7、8)をもたらす突起(7)をナノメータ規模で形成することを可能にする腐食ステップとを含むことを特徴とする方法。
  2. 前記基板が、
    第1の中間基板(1)の結晶面(1.1)と第2の中間基板(4)の結晶面(1.2)とを、分子付着により結合するステップであって、前記第1の中間基板(1)が前記膜(3)の下に配置された前記バリア層(2)を備え、前記第1の中間基板(1)の前記結晶面(1.1)が前記膜(3)の結晶面であり、前記面(1.1、1.2)により結晶性ネットワークのオフセットがもたらされ、かつ結晶欠陥および/または応力場(12)の前記ネットワークが界面付近の前記結晶性ゾーン(13)に形成されるように前記結合が行われるステップと、
    前記第2の中間基板(4)を薄くするステップと
    を行うことによって得られることを特徴とする請求項1に記載の方法。
  3. 結晶欠陥および/または応力場(404)のこのようなネットワークを備える結晶性膜(403)を、前記バリア層(502)を備える中間基板(500)上に移すことによって前記基板(100)が得られることを特徴とする請求項1に記載の方法。
  4. 前記突起(7)が前記ナノ構造を実体化することを特徴とする請求項1から3の一項に記載のナノ構造を作製する方法。
  5. 前記基板(100)の少なくとも前記バリア層(2)をエッチングすることを目的とする補完的処理であって、前記突起(7)がマスクとして働き、前記ナノ構造(8)が、前記補完的処理中に得られる、前記基板(100)の前記バリア層(2)内にエッチングされ前記突起と直接合致する少なくともセグメント(9)によって実体化される補完的処理を行うことを特徴とする請求項1から3の一項に記載のナノ構造を作製する方法。
  6. 前記補完的処理中に、前記突起(7)の抵抗力を強化することが可能な材料(316)で前記突起を覆うことを特徴とする請求項5に記載のナノ構造を作製する方法。
  7. 前記基板(100)が、前記バリア層(2)の下にあるベース(10)を備え、前記補完的処理の前記エッチングが、前記ベース(10)によって停止されることを特徴とする請求項5および6の一項に記載の方法。
  8. 前記基板(100)の前記ベース(10)をエッチングすることを目的とする補足処理であって、前記基板(100)の前記バリア層(2)内の前記セグメント(9)および/または前記突起(7)がマスクとして働き、前記ナノ構造(8)が、前記補足処理中に得られる、前記ベース(10)内にエッチングされ前記バリア層(2)内の前記セグメント(9)と直接合致する少なくともセグメント(11)によって実体化される補足処理を加えて行うことを特徴とする請求項7に記載の方法。
  9. 追加の層(16)が、前記基板(100)の前記ベース(10)と前記バリア層(2)との間に挿入され、前記追加の層(16)をエッチングすることを目的とする追加の処理であって、前記バリア層(2)内の前記セグメント(9)および/または前記突起がマスクとして働き、前記ナノ構造(8)が、前記追加の処理中に得られる、前記追加の層(16)内にエッチングされ前記バリア層(2)内のセグメント(9)と直接合致する少なくともセグメント(11.1)によって実体化される追加の処理を加えて行うことを特徴とする請求項7に記載の方法。
  10. 前記追加の処理の前記エッチングは、前記基板(100)の前記ベース(10)によって停止されることを特徴とする請求項9に記載の方法。
  11. 前記基板の前記ベースは多層であり、前記追加の層(303)の下にあるバリア層(302)を備えることを特徴とする請求項10に記載の方法。
  12. 前記突起(7)を除去するステップを含むことを特徴とする請求項5から11の一項に記載の方法。
  13. 前記基板(100)の前記バリア層(2)内にエッチングされた前記セグメント(9)を取り除くステップを含むことを特徴とする請求項8および9の一項に記載の方法。
  14. 前記追加の層(16)が、結晶性半導体材料で形成されることを特徴とする請求項6から10の一項に記載の方法。
  15. 前記腐食および/または前記補完的処理および/または前記補足処理および/または前記追加の処理が、乾式または湿式の、酸化性または還元性雰囲気下における化学エッチング、イオンエッチング、電気化学エッチング、光化学エッチングまたは熱エッチングから選択されることを特徴とする請求項1から14の一項に記載の方法。
  16. 少なくとも1つの腐食または処理ステップが、前記ナノ構造(8)をファセット化することを目的とする異方性エッチングであることを特徴とする請求項15に記載の方法。
  17. 少なくとも1つの腐食または処理ステップが、利用する材料に応じて異なる腐食速度を有することを特徴とする請求項15および16の一項に記載の方法。
  18. 少なくとも1つの腐食または処理ステップが、既に作り出されている突起(7)の起伏を移すことを目的とする異方性エッチングであることを特徴とする請求項15に記載の方法。
  19. 第1の中間基板として、また第2の中間基板として、同じ結晶性半導体材料ブロック(20)から引き離された半導体膜(207、213)を各々が有するセミコンダクターオンインシュレータ基板(212、210)が使用され、前記中間基板の結晶面が膜(207、213)の結晶面であることを特徴とする請求項2から18の一項に記載の方法。
  20. 前記ブロック(20)の表面上に酸化物層(202)を形成すること、
    前記酸化物層(202)の下の前記ブロック(20)内に、イオン注入によって脆化ゾーン(204)を作り出すこと、
    前記ブロック(20)をその酸化物層(202)によって補助基板(206)に組み立てること、
    前記脆化ゾーン(204)の高さに割れ目を生じさせることによって、前記セミコンダクターオンインシュレータ基板の一方のための引離しが行われ、
    前記酸化物層(202)と前記脆化ゾーン(204)との間に存在する材料が前記基板の前記膜(207)を形成し、前記ブロック(20)の残りが残余要素(208)を形成することを特徴とする請求項19に記載の方法。
  21. 前記残余要素(208)の表面に酸化物層(209)を形成すること、
    前記酸化物層(209)の下の前記残余要素(208)内に、イオン注入によって別の脆化ゾーン(211)を作り出すこと、
    前記残余要素(208)をその酸化物層(209)によって別の補助基板(216)に組み立てること、
    前記もう一方の脆化ゾーン(211)の高さに割れ目を生じさせることによって、前記もう一方のセミコンダクターオンインシュレータ基板(212)のための引離しが行われ、
    前記酸化物層(209)と前記もう一方の脆化ゾーン(211)との間に存在する材料が、前記もう一方のセミコンダクターオンインシュレータ基板(212)の前記膜(213)を形成することを特徴とする請求項20に記載の方法。
  22. 前記補助基板との組立て前に、前記ブロック(20)内に位置決めマーク(205)がエッチングされ、前記位置決めマーク(205)が、前記脆化ゾーン(204)を超えて前記もう一方の脆化ゾーン(211)に達するまで延び、前記結晶性ネットワークの前記オフセットを容易にすることを特徴とする請求項21に記載の方法。
  23. 前記結晶性ネットワークの前記オフセットを導入する前に、前記位置決めマーク(205)を用いて前記面の一方を他方に対して180°回転させることを特徴とする請求項22に記載の方法。
  24. 前記第1のセミコンダクターオンインシュレータ基板(310)がダブルセミコンダクターオンインシュレータ基板であり、その補助基板(300)は、絶縁体層(302)が半導体材料層(301)と半導体材料膜(303)との間に挿入されているセミコンダクターオンインシュレータ基板であり、前記補助基板(300)の前記膜(300)が前記酸化物層(202)に組み立てられることを特徴とする請求項19から21の一項に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010068460A2 (en) * 2008-12-12 2010-06-17 3M Innovative Properties Company Particle reflow etching

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2896493B1 (fr) * 2006-01-23 2008-02-22 Commissariat Energie Atomique Procede d'elaboration d'un support pour la croissance de nanostructures allongees localisees
FR2925748B1 (fr) 2007-12-21 2010-01-29 Commissariat Energie Atomique Support de stockage de donnees et procede associe
FR2974940B1 (fr) * 2011-05-06 2015-11-13 Commissariat Energie Atomique Procede de realisation de nanocristaux de semi-conducteur orientes selon une direction pre-definie
GB201207463D0 (en) 2012-04-30 2012-06-13 Ibm Methods and apparatuses for positioning nano-objects with aspect ratios
FR3046155B1 (fr) * 2015-12-28 2020-01-10 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de nanocristaux a dimensions et densite controlees
RU2677266C2 (ru) * 2017-03-06 2019-01-16 федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный университет" (ФГБОУ ВО "ВГУ") Способ создания наноразмерных диэлектрических пленок на поверхности gaas с использованием магнетронно сформированного слоя диоксида марганца
FR3073082B1 (fr) * 2017-10-31 2019-10-11 Soitec Procede de fabrication d'un film sur un support presentant une surface non plane
FR3076292B1 (fr) * 2017-12-28 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de transfert d'une couche utile sur un substrat support

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289996A (ja) * 1997-04-15 1998-10-27 Fujitsu Ltd 半導体量子ドット及びその製造方法
JPH1140809A (ja) * 1997-05-21 1999-02-12 Toshiba Corp 半導体装置およびその製造方法
JP2000183327A (ja) * 1998-12-16 2000-06-30 Canon Inc 量子ドットの作製方法並びに該方法により作製された量子ドット構造及び半導体量子ドットレーザ
JP2004134470A (ja) * 2002-10-08 2004-04-30 National Institute For Materials Science ナノスケール周期構造テンプレート
JP2004193525A (ja) * 2002-12-13 2004-07-08 Canon Inc 柱状構造体及びその製造方法
JP2004319743A (ja) * 2003-04-16 2004-11-11 Hitachi Ltd 量子ドットを有する半導体構造体の製造方法、半導体構造体、及び半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3192000B2 (ja) * 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
FR2766620B1 (fr) * 1997-07-22 2000-12-01 Commissariat Energie Atomique Realisation de microstructures ou de nanostructures sur un support
JPH11112099A (ja) * 1997-09-30 1999-04-23 Nippon Telegr & Teleph Corp <Ntt> 半導体光素子の作製方法
FR2815121B1 (fr) * 2000-10-06 2002-12-13 Commissariat Energie Atomique Procede de revelation de defauts cristallins et/ou de champs de contraintes a l'interface d'adhesion moleculaire de deux materiaux solides
FR2815026B1 (fr) * 2000-10-06 2004-04-09 Commissariat Energie Atomique Procede d'auto-organisation de microstructures ou de nanostructures et dispositif a microstructures ou a nanostructures
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2819099B1 (fr) * 2000-12-28 2003-09-26 Commissariat Energie Atomique Procede de realisation d'une structure empilee
US6709929B2 (en) * 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
FR2859045B1 (fr) * 2003-08-21 2005-10-21 Commissariat Energie Atomique Dispositif de connexion electrique entre deux plaquettes et procede de realisation d'un composant microelectronique comportant un tel dispositif
US7166520B1 (en) * 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289996A (ja) * 1997-04-15 1998-10-27 Fujitsu Ltd 半導体量子ドット及びその製造方法
JPH1140809A (ja) * 1997-05-21 1999-02-12 Toshiba Corp 半導体装置およびその製造方法
JP2000183327A (ja) * 1998-12-16 2000-06-30 Canon Inc 量子ドットの作製方法並びに該方法により作製された量子ドット構造及び半導体量子ドットレーザ
JP2004134470A (ja) * 2002-10-08 2004-04-30 National Institute For Materials Science ナノスケール周期構造テンプレート
JP2004193525A (ja) * 2002-12-13 2004-07-08 Canon Inc 柱状構造体及びその製造方法
JP2004319743A (ja) * 2003-04-16 2004-11-11 Hitachi Ltd 量子ドットを有する半導体構造体の製造方法、半導体構造体、及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010068460A2 (en) * 2008-12-12 2010-06-17 3M Innovative Properties Company Particle reflow etching
WO2010068460A3 (en) * 2008-12-12 2010-08-12 3M Innovative Properties Company Particle reflow etching

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