JP2004319743A - 量子ドットを有する半導体構造体の製造方法、半導体構造体、及び半導体装置 - Google Patents
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Abstract
【課題】本発明の目的は、高密度で整列性の高い量子ドットの製造方法、構造体、及びこれを用いた半導体装置を提供することである。
【解決手段】本発明の骨子は、基板と格子定数が異なり格子歪緩和してクロスハッチングができた結晶層上に量子ドット層を形成する。
【選択図】 図6
【解決手段】本発明の骨子は、基板と格子定数が異なり格子歪緩和してクロスハッチングができた結晶層上に量子ドット層を形成する。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
本発明はより均一な量子ドットを有する半導体装置及びその製造方法に関するものである。その代表的な半導体装置は半導体レーザ装置であり、本発明を適用して極めて有用である。更に、本発明はより均一な量子ドットを提供する新たな製造方法をも提供する。
【0002】
【従来の技術】
量子ドットを半導体装置に用いることによって性能の飛躍的な向上や新機能動作が期待されている。例えば、半導体レーザダイオードの活性層に用いると、レーザ発振を開始する閾値電流を大幅に下げたり、発振波長が温度変化や注入電流の変化により変動しにくくなるなどの効果が考えられる。又、電子デバイスに応用すると単電子トランジスタなどの集積度を飛躍的に高められる素子の量産も可能になる。
【0003】
こうした量子ドットの製造方法に関しては下記の報告が代表的なものである。
(1)電子ビームリソグラフィによりパターンを形成した半導体結晶上に、分子線エピタキシ法(MBE:MOlecular Beam Epitaxy)や有機金属気相エピタキシ法(MOVPE:Metal−Organic Vapour Phase Epitaxy)で選択的な結晶成長を行い量子ドットを形成する。これはY. Nakamura et al.、Journal of Crystal Growth、242(2002年)、p.339である(非特許文献1)。この方法は、量子ドットの位置制御には優れているものの、集積度に難点がある。即ち、この方法では、リソグラフィにより限界となる量子ドットの間隔の縮小が0.2ミクロンメートル程度である。この為、量子ドットの面密度が1平方センチメートルあたり10億個のオーダに留まる。この結果、半導体レーザに必要とされる数100億個以上には不足である。又、パターン形成時には、半導体結晶へのダメージや不純物の残留により量子ドットの品質に悪影響を与えやすい。即ち、量子ドットの密度の向上と品質の向上に課題が残る。
(2)上記の課題に対処できる方法を示す代表例として文献(K. Mukaiet al.、Lctronics Letters 34(16)1998年(非特許文献2)を挙げることが出来る。この方法では、MBE法によって格子定数が大きく異なる結晶層を成長しようとすると、成長条件や表面状態から決まるある厚さ以上になると3次元的な凝集が起こって量子ドットが自己形成される(この成長モードはS−Kモードと呼ばれる)。このS−Kモードでは100億個のオーダにまでドットの密度を上げることができ結晶欠陥も少ない。このことから、これを利用して半導体レーザの試作が行われている。
(3)しかし、上記(2)の方法では、量子ドットの分布、配列、密度、大きさ等が不揃いである。これを改善しようとする手立てとして、公開特許公報・特開平9−283737号にあるように結晶表面の面方位を傾斜した基板に形成した歪量子細線上に量子ドットを並べようとする方法も提案されている(特許文献1)。
【0004】
【特許文献1】
特開平9−283737号公報(段落0050より0052、図3)
【非特許文献1】
Journal of Crystal Growth 242 (2002年)、339頁−344頁(Fig.1)
【非特許文献2】
Lcctronics Letter 34(16)、1998、1588頁−1590頁(図1)
【0005】
【発明が解決しようとする課題】
上記項目(2)のS−Kモードでは、量子ドットが形成される条件が、結晶表面の欠陥、原子ステップの密度、原子配列の周期性などに極めて敏感である。このため、これらの分布が不均一な通常の結晶では、量子ドットの分布・配列・密度・大きさが不揃いであり、その制御に課題があった。又、S−Kモードにより量子ドットが形成させるためには、約7%も結晶格子定数が違う材料を1.8分子層の厚さに相当する程度供給する必要がある。その為、この方法では量子ドットから転位欠陥が発生し易いという問題もあった。
【0006】
又、上記項目(3)においては、傾斜基板の原子ステップの間隔が不揃いであり、ステップ自体が湾曲していることから、ステップの制御を行わなくてはいけないと言う困難かつ本質的な問題がある。
【0007】
本発明の目的は、上記従来技術における諸問題を考慮してなされたものである。即ち、本願発明の目的は、高配列、高密度な量子ドットを有する半導体構造体及びその製造方法を提供するものである。更に、本願発明の別な目的は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することである。
【0008】
こうして、本願発明によれば、S−Kモードにおいて配列度に優れ、且つ、格子定数差が少ない材料でも量子ドットになりやすい半導体結晶の製造方法、及びこれを用いた半導体装置を提供することが出来る。
【0009】
【課題を解決するための手段】
本発明の基本的な技術思想は、結晶成長用基体に、この結晶成長用基体と格子定数が異なり且つ格子歪緩和するまで厚く製膜した半導体結晶層の表面部に自然形成されるミクロなクロスハッチング(即ち、格子状の微少な凹凸)パターンを利用して、この半導体結晶層の上部に量子ドット用の半導体材料を堆積する工程を取ることによって自己形成、自己配列される量子ドットを形成するのである。尚、前述のように、結晶成長用基板にこの基板と格子定数が異なり且つ格子歪緩和するまで厚く製膜した結晶はメタモルフィック結晶と称される。従って、本発明の骨子は、メタモルフィック結晶上に量子ドット用の半導体材料を堆積する工程を取ると言っても良い。
【0010】
本発明の第1の観点である製造方法を述べれば次の通りである。即ち、本半導体結晶製造方法は、結晶成長用基体を準備し、前記結晶成長用基体上に、前記結晶成長用基体と格子定数が異なり且つその表面に格子状の凹凸を有する第1の半導体層を形成する。そして、この第1の半導体層上に量子ドット用の半導体材料を堆積することにより、前記量子ドット用の半導体材料によって、少なくとも一層の2次元的に配置された複数の量子ドットの形成を行なうことを特徴とする。尚、ここで、「結晶成長用基体を準備し」と説明したが、基板に対して、これ以降の各層も、連続した工程で形成されることが実際的である。本明細書では、発明概念が容易に理解されるようにこのような表現を用いた。従って、前述のように連続した工程においても、結晶成長用基体が形成された時点で、準備が出来たものと考えて十分である。
【0011】
本発明は、通例のメタモルフィック結晶を形成可能な結晶成長用基板、並びに堆積で形成出来る半導体材料を用いることが出来る。前記結晶成長用基体と前記堆積で形成する半導体結晶層との格子定数の差異は0.5%から15%程度を用いている。より好ましくは0.7%から4%程度である。勿論、この格子定数の差異は完成品に要請される特性に依存して選択されることは言うまでもない。半導体結晶層材料も勿論、要請される装置の仕様に沿って選択されるが、III−V族化合物半導体、II−VI族化合物半導体などが代表的な諸例である。勿論、目的に応じて、窒化物を含むIII−V族化合物半導体なども用いることが出来る。
【0012】
ここで、前記第1の半導体層、即ち、クロスハッチを有する層の選択について補足説明しておく。尚、前記結晶成長用基板は、GaAs基板或いはInP基板が実用的且つ代表的な例である。又、前記結晶成長用基板が、GaAs又はInPであり、その上に格子歪緩和して結晶成長させたクロスハッチングを有する第1の半導体層はInxAlyGa1−x−yAscPdSb1−c−d層である例は、極めて実用的な例である。この材料系では、その組成をコントロールすることにより、各種材料の組み合わせを広範囲にカバーすることが出来る。尚、この組成のコントロールには、当該元素を含有しない例(即ち、元素組成比=0)も含まれる。
【0013】
更に、個別的な実例を説明する。最も、実用的な例として、基板がGaAsに対して、InAlAs層或いはInGaP層を形成する場合を例示する。InXAl1−XAs(In組成(X)が0.1〜0.5)層では、格子不整合の割合は0.7%〜8.5%となり、一方、InXGa1−XP(In組成(X)が0.6〜1.0)層では、格子不整合の割合は0.7%〜8.5%となる。尚、上記では格子定数は5.7A〜5.87Aである。一般にクロスハッチを発生させる為には、格子不整合を1%〜2%とする必要がある。格子不整合が2%を越える場合、クロスハッチを発生させる為、格子不整合の割合を徐々に増加させて行く必要がある。例えば、格子不整合が4%の場合は、例えば300nmから600nm程度の厚さとし、この厚さの間に格子定数を概ね線形に変化させることでクロスハッチングを発生させることが出来る。こうした格子不整合の割合を徐々に増加させて行く例は例えば実施例1に例示した。
【0014】
クロスハッチングを発生させる層の、別な例を例示すれば、次の例である。基板がGaAsに対して、AlAsSb層、基板がInPに対して、AlAsSb層を成長させる例をあげることが出来る。これらの場合の格子不整合の割合は次の通りである。GaAs基板に対するAlAsXSb1−X(Sb組成(X)が0.1〜1.0)層では、格子不整合の割合は0.7%〜8.5%となり、InP基板に対するAlAsXSb1−X(Sb組成(X)が0.6〜1.0)層では、格子不整合の割合は0.7%〜4.5%となる。クロスハッチングを発生させるに留意すべき点は上述の通りである。
【0015】
前記結晶成長用基体は結晶成長用基板に少なくとも一層の半導体層を設けて構成される形態は実用的である。この半導体層は、例えば、結晶性を改善する為のバッファ層である。更に、この半導体層は、結晶成長用基板から順次格子定数を変化させる、いわゆるグレーデッド層となすことも有用である。前記格子定数の変化は当該半導体層の組成を変化させることで容易に達成することが出来る。そして、前記結晶成長用基板上の半導体層、例えばバッファ層上に、本発明に関わるクロスハッチングを有する第1の半導体層が形成される。
【0016】
更に、本半導体構造体を用いた半導体装置の要請によっては、前記結晶成長用基体は、結晶成長用基板上に複数の半導体層を積層して準備される。その具体的な例を例示すれば、半導体光装置の場合、結晶成長用基板上にグレーデッドなバッファ層、クラッド層が積層され、この上部に前記第1の半導体層が形成される。この第1の半導体層は、通例、量子ドットのバリア層となる半導体材料が選択される。更に別な半導体光装置の場合、前記クラッド層の上部にいわゆる分離閉じ込め層等を設けることもある。
【0017】
このような例においても、当初の第1の半導体層に形成されるクロスハッチングが、これより上層の半導体層にまで反映される。逆に言うならば、クロスハッチングが、量子ドット用の半導体材料を堆積する結晶表面に引き継がれる状態を確保することが肝要である。こうして、この最上層が、本願に言う「結晶成長用基体」の表面層と見なし得る。
【0018】
尚、ここで、分離閉じ込め層とは光を効率よく活性層に閉じ込める為の層で、バリア層とクラッド層の中間程度のバンドギャップを選択する。
【0019】
前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法(MBE)、有機金属気相エピタキシー法(MOVPE)、或いはこれらの諸変形のエピタキシー法を用いることが出来る。
【0020】
更に、本発明の第2の観点はこうして提供される新規な半導体構造体である。第2の観点である半導体構造体は次の構成を有する。即ち、半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第1の半導体層と、この第1の半導体層上に少なくとも一層の2次元的に配置された複数の量子ドットとを、少なくとも有する半導体構造体である。ここでの、「半導体基体」は前述の結晶成長用基体のことである。従って、当該半導体基体が結晶成長用半導体基板及び必要に応じての半導体層によって構成されることもある。より具体的な事例は前述の通りであるので、その詳細は省略する。本発明に関わる半導体構造体は極めて高配列、高密度な量子ドットを有している。
【0021】
更に、第3の観点はこうした半導体構造体を用いた半導体装置を提供することである。即ち、当該半導体装置は、半導体基板と、前記半導体基板上に前記半導体基板と格子定数が異なり且つその表面にクロスハッチングを有する半導体結晶層と、このクロスハッチングを有する半導体結晶層の上部に複数の量子ドットの少なくとも一層を有することを特徴とする半導体装置である。当該半導体装置において、この量子ドットは量子力学的にキャリアを閉じ込める機能を有することとなる。こうして、本発明は高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性の実現を可能となす。量子ドットを用いた半導体装置の具体的な例を示せば、各種半導体発光装置、例えば半導体レーザ装置、各種電子デバイス、例えば単電子トランジスタ、半導体記憶装置などを挙げることが出来る。
【0022】
こうして、本願諸発明は、特に高い発光効率や波長安定性に優れた高配列、高密度な量子ドットを用いた構造体、化合物半導体装置、及び、その製造方法を提供することが出来る。
【0023】
【発明の実施の形態】
本発明の具体的な実施の形態を述べるに先立って、本発明の基本的な実験を詳述する。
【0024】
本発明の目的は、クロスハッチングを有する結晶上に、いわゆるS−Kモード(Stranski−Krastanow Mode)で半導体結晶の成長を行うことで達成できることを実験的に示した。以下にその具体的実験を説明する。
【0025】
尚、ここで、S−Kモードとは、前述した通り、結晶成長用基体より格子定数の大きい異半導体材料を堆積して成長する場合、所定の厚さ以上の結晶成長層となると、3次元的な凝集が起こり、量子ドットが形成される。こうした結晶成長をS−Kモードでの結晶成長と称している。
【0026】
図1は、結晶成長用基体の第1の例を示す断面図、図2は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。図3は、バッファ層を有する結晶成長用基体の第2の例を示す断面図、図4は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【0027】
図1では、結晶成長用基板20、例えばGaAs基板上にクロスハッチングを有する第1の半導体層21が形成される。これが、結晶成長用基体30である。この結晶成長用基体30に量子ドット22が2次元的に配置されて形成される。
【0028】
次いで、図3及び図4を参酌してより具体的な例を説明する。
【0029】
例えば、GaAs基板20の上にInAsの組成xを徐々に増加させた基板(GaAs基板20)と格子定数が異なるバッファ層23(この例では、InxAl1−xAsグレーデッドバッファ層)を介して格子定数が一定なバリア層21(この例では、In0.5Al0.5Asバリア層)を形成する。この状態は結晶成長用基体である(図3)。尚、このバリア層が前記結晶成長用基板上に形成される第1の半導体層に相当する。即ち、発光或いは電子装置においては、通例、量子ドットにキャリアの閉じ込め機能を持たせる為、量子ドットを形成する面を提供する層は、量子ドットに対して量子力学的に障壁(バリア)となる層となされる。従って、本例では、前記第1の半導体層は、クロスハッチを有し、量子ドットを形成する面を提供すると共に、量子ドットに対して量子力学的にバリアとなる層として選択されている。
【0030】
この時、前記グレーデッドバッファ層23やバリア層21をGaAsに対して格子不整合による転位欠陥が発生する臨界膜厚より十分厚くすると、格子歪が緩和して平面方向の格子定数が基板のそれと異なるバリア層21自身の格子定数をとるようになる。この結晶表面には微細な格子状の凹凸を持ったクロスハッチングが発生する。尚、バッファ層23の構造を適当に選ぶことで電子顕微鏡による観察では、転位欠陥はバッファ層23に集中的に存在し、表面のクロスハッチングには転位欠陥が存在しないようにすることができる。この表面にInAs層を1.5から2分子層程度の厚さに相当する分だけ堆積させるとクロスハッチングに沿ってInAs量子ドットが自然形成され、且つ、整列することができる(図4)。
【0031】
又、In0.5Al0.5Asバリア層21とInAsとは格子定数の差が4%以下であり、クロスハッチングがないInP基板上の同じバリア層上には2分子層程度のInAsを堆積させても均一な厚さの層になるだけである。しかし、上記GaAs基板20上に形成したクロスハッチングを有するIn0.5Al0.5Asバリア層21上には1平方センチメートルあたり100億個程度の量子ドット22が形成できる。
【0032】
例示した半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。
【0033】
尚、前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法(MBE)、有機金属気相エピタキシー法(MOVPE)、或いはこれらの諸変形のエピタキシー法を用いることが出来ることは前述した。
【0034】
<実施の形態1>
本発明の第1の実施例を図5と図6を用いて説明する。図5は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチを示す斜視図、図6は図5の状態の結晶積層体上に化合物半導体層を堆積した場合に自己形成される量子ドットの例を示す斜視図である。
【0035】
先ず、図5を参酌する。硫酸系のエッチング液により、表面の欠陥層や不純物を除去したGaAs基板1を、周知の分子線エピタキシ装置に導入し、1.3×10−3Paの圧力のAs分子線を照射しながら、600℃に加熱し表面の自然酸化膜を蒸発させて清浄の面を形成する。その後、基板温度を350℃に降下した後、Alの分子線強度をAlAsの成長速度に換算して600nm/hとなるように一定にした状態でInの分子線強度を徐々に増加させることにより、InAsの組成xを0.1から0.52まで線形に増加させた厚さ500nmのInxAl1−xAsグレーデッドバッファ層2を成長する。このグレーデッドバッファ層2の厚さは臨界膜厚より十分大きいため、転位欠陥3を発生して格子歪緩和をしている。この為、この層の最上部では大部分の転位欠陥が消滅しており基板と約4%異なる格子定数になっている。この状態で、本願に言う結晶成長用基体が構成される。
【0036】
ここで、基板温度を450℃に昇温した後、更に、このグレーデッドバッファ層2の最上層と格子定数が一致するIn0.52Al0.48Asバリア層上4を形成する。この層の形成中に転位欠陥は更に減少し5×105個cm−2程度になる。ここまでの工程で結晶表面には微細な格子状の凹凸を持ったクロスハッチング5が発生する。次に、InAsを毎秒0.01分子層の成長速度で、1.8分子層堆積させる。この過程でクロスハッチングに沿って1平方センチメートルあたり100億個程度の密度で整列したInAs量子ドット6を有する構造体が形成される(図5)。
【0037】
尚、同様な条件でクロスハッチングがないInP基板上に格子整合したIn0.52Al0.48Asバリア層上には2分子層程度のInAsを堆積させても均一な厚さの層になるだけであり、量子ドットは形成されない。このInP基板の例と比較して、明らかに本発明の有効性が示されている。
【0038】
上記の半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。又、量子ドット6の上にIn0.52Al0.48Asを再度堆積させ再びInAs量子ドットをこの上に形成することを繰り返すことで量子ドットを積み重ねた構造体を形成できることはいうまでもない。
【0039】
<実施例2>
本発明を前述したレーザダイオードに適用した第2の実施例を、図7、図8を用いて説明する。図7は、実施例2の半導体レーザ用の半導体積層体の断面図、図8は、実施例2の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【0040】
周知の分子線エピタキシー(MBE)法を用いてn形GaAs基板7上に、Inの組成を0.15から0.53まで連続的に増加させ、同時にGaとAlの組成の合計を0.85から0.48まで連続的に減少させたn形InGaAlAsグレーデッド層8を形成する。この場合、グレーデッド層8の不純物はSiで、ドーピング濃度は1×1018cm−3である。又、厚さは500nmである。このn形InGaAlAsグレーデッド層8より、クロスハッチングが形成され以後最表面の結晶層までハッチングは引き継がれる。
【0041】
次いで、厚さ1500nmのn形クラッド層9、n形下側分離閉じ込め層10、アンドープバリア層11、量子ドット活性層12、更にバリア層11と量子ドット活性層12を7周期繰り返して形成する。更に、上側分離閉じ込め層13、p形Pクラッド層14、及びp形コンタクト層15を順次結晶成長する(図7)。尚、本例では、同一製造装置によって一連の工程で結晶成長されるが、アンドープバリア層11までの積層によって、結晶成長用基体が準備されることとなる。
【0042】
尚、各層の具体例を例示する。n形クラッド層9は、InPで、不純物としてSiを1×1018cm−3の濃度にドープされ、厚さは1500nmである。下側分離閉じ込め層10は、n形InGaAlAsで、Siを1×1018cm−3の濃度にドープされ、厚さは150nmである。尚、このn形InGaAlAs下側分離閉じ込め層では、In組成は0.53で一定にし禁制帯幅を1.35eVから0.95eVにまで連続的に変化するようにGaとAlの組成を変化させてある。バリア層11は、禁制帯幅0.95eVの厚さ7nmのアンドープInGaAlAsである。量子ドット活性層12は、InAsを1.8分子層相当堆積させた。上側分離閉じ込め層13は、Beを2×1017cm−3の濃度にドープし、厚さは150nmである。このp形InGaAlAs上側分離閉じ込め層は、In組成は0.53で一定にし禁制帯幅を0.95eVから1.35eVにまで連続的に変化するようにGaとAlの組成を変化させた。クラッド層14は、InPで、Beを1×1018cm−3の濃度にドープし、厚さは1500nmである。コンタクト層15は、p形InGaAsで、Beを2×1019cm−3の濃度にドープし、厚さは300nmである。
【0043】
量子ドット層12以外の層の結晶成長速度は20nm/分であり、量子ドット層12においては0.6分子層/分であり、成長の手順は上記実施例1と同様である。量子ドットの密度は1層あたり1×1011cm−2であり、これの8層分の数が活性領域に形成されることになる。なお、InP基板上に格子整合した結晶層上には量子ドットは形成されず、2次元的なInAs量子井戸層になった。
【0044】
次に、周知のホトリソグラフィ技術とウェットエッチング技術を用いて幅1.5ミクロンのリッジ形のストライプ構造を形成する。更に、ホトリソグラフィ技術を適用してリッジ上面に所望の金属被着領域を開口した後、周知の金属被着法とリフトオフ技術によりTi/Pt/Auからなるオーミック金属を被着、リフトオフしてp形電極金属パターン16を形成する。
【0045】
次に裏面のGaAs基板7にAuGe/Ni/Ti/Pt/Auからなるオーミック金属を被着してn形電極金属パターン17を形成する。以下本例では、通例のへき開を用いて端面ミラーを作成し、ファブリ・ペロー型半導体レーザ装置となす。以上により、図8に示す構造を有する量子ドット半導体レーザダイオードが完成する。尚、レーザ装置の保護膜など、本発明の本質以外の諸手段の説明を省略したが、本発明の実施に当って、これら諸手段を用い得ることは言うまでもない。
【0046】
本実施例で作製したレーザダイオードは、本発明の効果を反映して閾値電流が5mAである。本例は、InP基板上に格子整合した通常の量子井戸レーザに比べて、1/4の電流で発振する良好な特性を示した。又、1GHz以上の実用動作領域において20MHz/mA以下の優れた低チャープ特性を示した。尚、発振波長を任意の値にするためには、各層にP、Sb、Nを添加することにより禁制帯幅を制御して行うことが出来る。
【0047】
<実施例3>
本発明を電子デバイスに適用する例を説明する。本例は量子ドットFET(Quantum Dot FET(Field Effect Transistor))の例である。
【0048】
量子ドットFETとは、ドット閉じ込めのエネルギー状態(Energy−States)をゲート電圧或いは外部磁場、或いはその両者のスキャンニングによるドレイン電流の極大値の変化を生み出す半導体装置である。その動作要因は充電エネルギー(charging energy)と量子ドット閉じ込め状態(confined energy state)との相互作用による。平均の単一ドット(single−dot)エネルギー状態が緩和される状態を利用し、量子状態を制御したFETとなし得るのである。又、磁場の印加により、電子のスピンなどの状態を制御し、この場合の量子ビットを1、0の記憶、判定に用いることで、通信技術に供することが出来る。
【0049】
本例は、こうした量子ドットFETに本願発明を用いる例を例示する。図9を参酌して説明する。GaAs基板21上に、InAlAs層になるグレーデッドバッファ層22(厚さ:600nm)、InGaAs層23(In組成:0.5、厚さ:10nm)、シリコンによるδドーピング層24(Siドーピング濃度:2.5×1012cm−2)、InGaAs層23(In組成:0.5、厚さ:10nm)、InAlAs層25(In組成:0.5、厚さ4nm)、InAs量子ドット26、InGaAs埋め込み層27(In組成:0.5、厚さ:3nm)、InAlAs層28(In組成:0.5、厚さ:75nm)、InGaAs層29(In組成:0.5、厚さ:10nm)を順次成長する。尚、上記グレーデッドバッファ層22はIn組成を0.1から0.5まで徐々に変化させるものである。結晶成長は分子線エピタキシ装置を用いて行って十分である。
【0050】
次いで、前記半導体積層体(層22より層29)をメサ形状に加工する。そして、通例の化合物半導体装置の場合と同様に、InGaAs層29上にソース電極30、ドレイン電極31、及びゲート電極32を形成して、デバイスが出来上がる。尚、上記InGaAs層23は電子伝導層、InAlAs層25は電子走行層、InAlAs層25はスペーサ層、InAlAs層28はバリア層(高耐圧層)、及びInGaAs層29はキャップ層である。量子ドットが埋め込まれていることにより、ドレイン電流は、ゲート電圧及び磁場によって変化するため、高機能素子への適用が可能と考えられる。
【0051】
本例では、量子ドット26の形成に、本願発明の骨子たる、格子状凹凸、即ち、クロスハッチングを有する第1の半導体層を用いるものである。上述のInAlAs層25の表面に形成されるクロスハッチング上に、前記量子ドット26を形成することによって、量子ドットのサイズのばらつきを抑え、極めて高密度且つ整列状態の良いものを得ることが出来る。本例のように、単一ドットエネルギー状態を直接活用する電子デバイスであり、本発明は極めて有用と目される。
【0052】
以上、諸実施例も含め詳細に説明したが、本発明によれば、S−Kモードにおいて格子定数差が少ない材料でも高密度に量子ドットを形成でき、且つ、配列度に優れた構造体及びその製造方法、また、これを用いた量子ドットを用いることにより従来よりも大幅に低閾値で発振し低チャープな半導体レーザなどの特性に優れた半導体装置を提供することが可能となる。
【0053】
【発明の効果】
本発明の第1及び第2の観点は、高配列、高密度な量子ドットを有する半導体構造体の製造方法及び半導体構造体を提供することが出来る。更に、本発明の別な観点は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することが出来る。
【図面の簡単な説明】
【図1】図1は、結晶成長用基体の第1の例を示す断面図である。
【図2】図2は、図1の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図3】図3は、第1の半導体を有する第2の結晶成長用基体の例を示す断面図である。
【図4】図4は、図3の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図5】図5は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチングを示す斜視図である。
【図6】図6は、図5で示した結晶層上に半導体材料を堆積した場合に自己形成される量子ドットを示す斜視図である。
【図7】図7は、実施例2の半導体レーザ用の半導体積層体の断面図である。
【図8】図8は、実施例2の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【図9】図9は、実施例3の電子デバイスの例を示す断面図である。
【符号の説明】
1……GaAs基板、2……InxAl1−xAsグレーデッドバッファ層、3……転位欠陥、4……InAlAsバリア層、5……クロスハッチング、6……InAs量子ドット、7……n形GaAs基板、8……n形InGaAlAsグレーデッド層、9……n形InPクラッド層、10……n形InGaAlAs下側分離閉じ込め層、11……アンドープInGaAlAsバリア層、12……量子ドット層、13……p形InGaAlAs上側分離閉じ込め層、14……p形InPクラッド層、15……p形InGaAsコンタクト層、16……Ti/Pt/Auからなるオーミック電極金属パターン、17……AuGe/Ni/Ti/Pt/Auからなるオーミック金属パターン、20……結晶成長用基板、21……第1の半導体層、22……量子ドット層、23……バッファ層、30……結晶成長用基体(半導体基体)。
【発明の属する技術分野】
本発明はより均一な量子ドットを有する半導体装置及びその製造方法に関するものである。その代表的な半導体装置は半導体レーザ装置であり、本発明を適用して極めて有用である。更に、本発明はより均一な量子ドットを提供する新たな製造方法をも提供する。
【0002】
【従来の技術】
量子ドットを半導体装置に用いることによって性能の飛躍的な向上や新機能動作が期待されている。例えば、半導体レーザダイオードの活性層に用いると、レーザ発振を開始する閾値電流を大幅に下げたり、発振波長が温度変化や注入電流の変化により変動しにくくなるなどの効果が考えられる。又、電子デバイスに応用すると単電子トランジスタなどの集積度を飛躍的に高められる素子の量産も可能になる。
【0003】
こうした量子ドットの製造方法に関しては下記の報告が代表的なものである。
(1)電子ビームリソグラフィによりパターンを形成した半導体結晶上に、分子線エピタキシ法(MBE:MOlecular Beam Epitaxy)や有機金属気相エピタキシ法(MOVPE:Metal−Organic Vapour Phase Epitaxy)で選択的な結晶成長を行い量子ドットを形成する。これはY. Nakamura et al.、Journal of Crystal Growth、242(2002年)、p.339である(非特許文献1)。この方法は、量子ドットの位置制御には優れているものの、集積度に難点がある。即ち、この方法では、リソグラフィにより限界となる量子ドットの間隔の縮小が0.2ミクロンメートル程度である。この為、量子ドットの面密度が1平方センチメートルあたり10億個のオーダに留まる。この結果、半導体レーザに必要とされる数100億個以上には不足である。又、パターン形成時には、半導体結晶へのダメージや不純物の残留により量子ドットの品質に悪影響を与えやすい。即ち、量子ドットの密度の向上と品質の向上に課題が残る。
(2)上記の課題に対処できる方法を示す代表例として文献(K. Mukaiet al.、Lctronics Letters 34(16)1998年(非特許文献2)を挙げることが出来る。この方法では、MBE法によって格子定数が大きく異なる結晶層を成長しようとすると、成長条件や表面状態から決まるある厚さ以上になると3次元的な凝集が起こって量子ドットが自己形成される(この成長モードはS−Kモードと呼ばれる)。このS−Kモードでは100億個のオーダにまでドットの密度を上げることができ結晶欠陥も少ない。このことから、これを利用して半導体レーザの試作が行われている。
(3)しかし、上記(2)の方法では、量子ドットの分布、配列、密度、大きさ等が不揃いである。これを改善しようとする手立てとして、公開特許公報・特開平9−283737号にあるように結晶表面の面方位を傾斜した基板に形成した歪量子細線上に量子ドットを並べようとする方法も提案されている(特許文献1)。
【0004】
【特許文献1】
特開平9−283737号公報(段落0050より0052、図3)
【非特許文献1】
Journal of Crystal Growth 242 (2002年)、339頁−344頁(Fig.1)
【非特許文献2】
Lcctronics Letter 34(16)、1998、1588頁−1590頁(図1)
【0005】
【発明が解決しようとする課題】
上記項目(2)のS−Kモードでは、量子ドットが形成される条件が、結晶表面の欠陥、原子ステップの密度、原子配列の周期性などに極めて敏感である。このため、これらの分布が不均一な通常の結晶では、量子ドットの分布・配列・密度・大きさが不揃いであり、その制御に課題があった。又、S−Kモードにより量子ドットが形成させるためには、約7%も結晶格子定数が違う材料を1.8分子層の厚さに相当する程度供給する必要がある。その為、この方法では量子ドットから転位欠陥が発生し易いという問題もあった。
【0006】
又、上記項目(3)においては、傾斜基板の原子ステップの間隔が不揃いであり、ステップ自体が湾曲していることから、ステップの制御を行わなくてはいけないと言う困難かつ本質的な問題がある。
【0007】
本発明の目的は、上記従来技術における諸問題を考慮してなされたものである。即ち、本願発明の目的は、高配列、高密度な量子ドットを有する半導体構造体及びその製造方法を提供するものである。更に、本願発明の別な目的は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することである。
【0008】
こうして、本願発明によれば、S−Kモードにおいて配列度に優れ、且つ、格子定数差が少ない材料でも量子ドットになりやすい半導体結晶の製造方法、及びこれを用いた半導体装置を提供することが出来る。
【0009】
【課題を解決するための手段】
本発明の基本的な技術思想は、結晶成長用基体に、この結晶成長用基体と格子定数が異なり且つ格子歪緩和するまで厚く製膜した半導体結晶層の表面部に自然形成されるミクロなクロスハッチング(即ち、格子状の微少な凹凸)パターンを利用して、この半導体結晶層の上部に量子ドット用の半導体材料を堆積する工程を取ることによって自己形成、自己配列される量子ドットを形成するのである。尚、前述のように、結晶成長用基板にこの基板と格子定数が異なり且つ格子歪緩和するまで厚く製膜した結晶はメタモルフィック結晶と称される。従って、本発明の骨子は、メタモルフィック結晶上に量子ドット用の半導体材料を堆積する工程を取ると言っても良い。
【0010】
本発明の第1の観点である製造方法を述べれば次の通りである。即ち、本半導体結晶製造方法は、結晶成長用基体を準備し、前記結晶成長用基体上に、前記結晶成長用基体と格子定数が異なり且つその表面に格子状の凹凸を有する第1の半導体層を形成する。そして、この第1の半導体層上に量子ドット用の半導体材料を堆積することにより、前記量子ドット用の半導体材料によって、少なくとも一層の2次元的に配置された複数の量子ドットの形成を行なうことを特徴とする。尚、ここで、「結晶成長用基体を準備し」と説明したが、基板に対して、これ以降の各層も、連続した工程で形成されることが実際的である。本明細書では、発明概念が容易に理解されるようにこのような表現を用いた。従って、前述のように連続した工程においても、結晶成長用基体が形成された時点で、準備が出来たものと考えて十分である。
【0011】
本発明は、通例のメタモルフィック結晶を形成可能な結晶成長用基板、並びに堆積で形成出来る半導体材料を用いることが出来る。前記結晶成長用基体と前記堆積で形成する半導体結晶層との格子定数の差異は0.5%から15%程度を用いている。より好ましくは0.7%から4%程度である。勿論、この格子定数の差異は完成品に要請される特性に依存して選択されることは言うまでもない。半導体結晶層材料も勿論、要請される装置の仕様に沿って選択されるが、III−V族化合物半導体、II−VI族化合物半導体などが代表的な諸例である。勿論、目的に応じて、窒化物を含むIII−V族化合物半導体なども用いることが出来る。
【0012】
ここで、前記第1の半導体層、即ち、クロスハッチを有する層の選択について補足説明しておく。尚、前記結晶成長用基板は、GaAs基板或いはInP基板が実用的且つ代表的な例である。又、前記結晶成長用基板が、GaAs又はInPであり、その上に格子歪緩和して結晶成長させたクロスハッチングを有する第1の半導体層はInxAlyGa1−x−yAscPdSb1−c−d層である例は、極めて実用的な例である。この材料系では、その組成をコントロールすることにより、各種材料の組み合わせを広範囲にカバーすることが出来る。尚、この組成のコントロールには、当該元素を含有しない例(即ち、元素組成比=0)も含まれる。
【0013】
更に、個別的な実例を説明する。最も、実用的な例として、基板がGaAsに対して、InAlAs層或いはInGaP層を形成する場合を例示する。InXAl1−XAs(In組成(X)が0.1〜0.5)層では、格子不整合の割合は0.7%〜8.5%となり、一方、InXGa1−XP(In組成(X)が0.6〜1.0)層では、格子不整合の割合は0.7%〜8.5%となる。尚、上記では格子定数は5.7A〜5.87Aである。一般にクロスハッチを発生させる為には、格子不整合を1%〜2%とする必要がある。格子不整合が2%を越える場合、クロスハッチを発生させる為、格子不整合の割合を徐々に増加させて行く必要がある。例えば、格子不整合が4%の場合は、例えば300nmから600nm程度の厚さとし、この厚さの間に格子定数を概ね線形に変化させることでクロスハッチングを発生させることが出来る。こうした格子不整合の割合を徐々に増加させて行く例は例えば実施例1に例示した。
【0014】
クロスハッチングを発生させる層の、別な例を例示すれば、次の例である。基板がGaAsに対して、AlAsSb層、基板がInPに対して、AlAsSb層を成長させる例をあげることが出来る。これらの場合の格子不整合の割合は次の通りである。GaAs基板に対するAlAsXSb1−X(Sb組成(X)が0.1〜1.0)層では、格子不整合の割合は0.7%〜8.5%となり、InP基板に対するAlAsXSb1−X(Sb組成(X)が0.6〜1.0)層では、格子不整合の割合は0.7%〜4.5%となる。クロスハッチングを発生させるに留意すべき点は上述の通りである。
【0015】
前記結晶成長用基体は結晶成長用基板に少なくとも一層の半導体層を設けて構成される形態は実用的である。この半導体層は、例えば、結晶性を改善する為のバッファ層である。更に、この半導体層は、結晶成長用基板から順次格子定数を変化させる、いわゆるグレーデッド層となすことも有用である。前記格子定数の変化は当該半導体層の組成を変化させることで容易に達成することが出来る。そして、前記結晶成長用基板上の半導体層、例えばバッファ層上に、本発明に関わるクロスハッチングを有する第1の半導体層が形成される。
【0016】
更に、本半導体構造体を用いた半導体装置の要請によっては、前記結晶成長用基体は、結晶成長用基板上に複数の半導体層を積層して準備される。その具体的な例を例示すれば、半導体光装置の場合、結晶成長用基板上にグレーデッドなバッファ層、クラッド層が積層され、この上部に前記第1の半導体層が形成される。この第1の半導体層は、通例、量子ドットのバリア層となる半導体材料が選択される。更に別な半導体光装置の場合、前記クラッド層の上部にいわゆる分離閉じ込め層等を設けることもある。
【0017】
このような例においても、当初の第1の半導体層に形成されるクロスハッチングが、これより上層の半導体層にまで反映される。逆に言うならば、クロスハッチングが、量子ドット用の半導体材料を堆積する結晶表面に引き継がれる状態を確保することが肝要である。こうして、この最上層が、本願に言う「結晶成長用基体」の表面層と見なし得る。
【0018】
尚、ここで、分離閉じ込め層とは光を効率よく活性層に閉じ込める為の層で、バリア層とクラッド層の中間程度のバンドギャップを選択する。
【0019】
前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法(MBE)、有機金属気相エピタキシー法(MOVPE)、或いはこれらの諸変形のエピタキシー法を用いることが出来る。
【0020】
更に、本発明の第2の観点はこうして提供される新規な半導体構造体である。第2の観点である半導体構造体は次の構成を有する。即ち、半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第1の半導体層と、この第1の半導体層上に少なくとも一層の2次元的に配置された複数の量子ドットとを、少なくとも有する半導体構造体である。ここでの、「半導体基体」は前述の結晶成長用基体のことである。従って、当該半導体基体が結晶成長用半導体基板及び必要に応じての半導体層によって構成されることもある。より具体的な事例は前述の通りであるので、その詳細は省略する。本発明に関わる半導体構造体は極めて高配列、高密度な量子ドットを有している。
【0021】
更に、第3の観点はこうした半導体構造体を用いた半導体装置を提供することである。即ち、当該半導体装置は、半導体基板と、前記半導体基板上に前記半導体基板と格子定数が異なり且つその表面にクロスハッチングを有する半導体結晶層と、このクロスハッチングを有する半導体結晶層の上部に複数の量子ドットの少なくとも一層を有することを特徴とする半導体装置である。当該半導体装置において、この量子ドットは量子力学的にキャリアを閉じ込める機能を有することとなる。こうして、本発明は高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性の実現を可能となす。量子ドットを用いた半導体装置の具体的な例を示せば、各種半導体発光装置、例えば半導体レーザ装置、各種電子デバイス、例えば単電子トランジスタ、半導体記憶装置などを挙げることが出来る。
【0022】
こうして、本願諸発明は、特に高い発光効率や波長安定性に優れた高配列、高密度な量子ドットを用いた構造体、化合物半導体装置、及び、その製造方法を提供することが出来る。
【0023】
【発明の実施の形態】
本発明の具体的な実施の形態を述べるに先立って、本発明の基本的な実験を詳述する。
【0024】
本発明の目的は、クロスハッチングを有する結晶上に、いわゆるS−Kモード(Stranski−Krastanow Mode)で半導体結晶の成長を行うことで達成できることを実験的に示した。以下にその具体的実験を説明する。
【0025】
尚、ここで、S−Kモードとは、前述した通り、結晶成長用基体より格子定数の大きい異半導体材料を堆積して成長する場合、所定の厚さ以上の結晶成長層となると、3次元的な凝集が起こり、量子ドットが形成される。こうした結晶成長をS−Kモードでの結晶成長と称している。
【0026】
図1は、結晶成長用基体の第1の例を示す断面図、図2は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。図3は、バッファ層を有する結晶成長用基体の第2の例を示す断面図、図4は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【0027】
図1では、結晶成長用基板20、例えばGaAs基板上にクロスハッチングを有する第1の半導体層21が形成される。これが、結晶成長用基体30である。この結晶成長用基体30に量子ドット22が2次元的に配置されて形成される。
【0028】
次いで、図3及び図4を参酌してより具体的な例を説明する。
【0029】
例えば、GaAs基板20の上にInAsの組成xを徐々に増加させた基板(GaAs基板20)と格子定数が異なるバッファ層23(この例では、InxAl1−xAsグレーデッドバッファ層)を介して格子定数が一定なバリア層21(この例では、In0.5Al0.5Asバリア層)を形成する。この状態は結晶成長用基体である(図3)。尚、このバリア層が前記結晶成長用基板上に形成される第1の半導体層に相当する。即ち、発光或いは電子装置においては、通例、量子ドットにキャリアの閉じ込め機能を持たせる為、量子ドットを形成する面を提供する層は、量子ドットに対して量子力学的に障壁(バリア)となる層となされる。従って、本例では、前記第1の半導体層は、クロスハッチを有し、量子ドットを形成する面を提供すると共に、量子ドットに対して量子力学的にバリアとなる層として選択されている。
【0030】
この時、前記グレーデッドバッファ層23やバリア層21をGaAsに対して格子不整合による転位欠陥が発生する臨界膜厚より十分厚くすると、格子歪が緩和して平面方向の格子定数が基板のそれと異なるバリア層21自身の格子定数をとるようになる。この結晶表面には微細な格子状の凹凸を持ったクロスハッチングが発生する。尚、バッファ層23の構造を適当に選ぶことで電子顕微鏡による観察では、転位欠陥はバッファ層23に集中的に存在し、表面のクロスハッチングには転位欠陥が存在しないようにすることができる。この表面にInAs層を1.5から2分子層程度の厚さに相当する分だけ堆積させるとクロスハッチングに沿ってInAs量子ドットが自然形成され、且つ、整列することができる(図4)。
【0031】
又、In0.5Al0.5Asバリア層21とInAsとは格子定数の差が4%以下であり、クロスハッチングがないInP基板上の同じバリア層上には2分子層程度のInAsを堆積させても均一な厚さの層になるだけである。しかし、上記GaAs基板20上に形成したクロスハッチングを有するIn0.5Al0.5Asバリア層21上には1平方センチメートルあたり100億個程度の量子ドット22が形成できる。
【0032】
例示した半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。
【0033】
尚、前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法(MBE)、有機金属気相エピタキシー法(MOVPE)、或いはこれらの諸変形のエピタキシー法を用いることが出来ることは前述した。
【0034】
<実施の形態1>
本発明の第1の実施例を図5と図6を用いて説明する。図5は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチを示す斜視図、図6は図5の状態の結晶積層体上に化合物半導体層を堆積した場合に自己形成される量子ドットの例を示す斜視図である。
【0035】
先ず、図5を参酌する。硫酸系のエッチング液により、表面の欠陥層や不純物を除去したGaAs基板1を、周知の分子線エピタキシ装置に導入し、1.3×10−3Paの圧力のAs分子線を照射しながら、600℃に加熱し表面の自然酸化膜を蒸発させて清浄の面を形成する。その後、基板温度を350℃に降下した後、Alの分子線強度をAlAsの成長速度に換算して600nm/hとなるように一定にした状態でInの分子線強度を徐々に増加させることにより、InAsの組成xを0.1から0.52まで線形に増加させた厚さ500nmのInxAl1−xAsグレーデッドバッファ層2を成長する。このグレーデッドバッファ層2の厚さは臨界膜厚より十分大きいため、転位欠陥3を発生して格子歪緩和をしている。この為、この層の最上部では大部分の転位欠陥が消滅しており基板と約4%異なる格子定数になっている。この状態で、本願に言う結晶成長用基体が構成される。
【0036】
ここで、基板温度を450℃に昇温した後、更に、このグレーデッドバッファ層2の最上層と格子定数が一致するIn0.52Al0.48Asバリア層上4を形成する。この層の形成中に転位欠陥は更に減少し5×105個cm−2程度になる。ここまでの工程で結晶表面には微細な格子状の凹凸を持ったクロスハッチング5が発生する。次に、InAsを毎秒0.01分子層の成長速度で、1.8分子層堆積させる。この過程でクロスハッチングに沿って1平方センチメートルあたり100億個程度の密度で整列したInAs量子ドット6を有する構造体が形成される(図5)。
【0037】
尚、同様な条件でクロスハッチングがないInP基板上に格子整合したIn0.52Al0.48Asバリア層上には2分子層程度のInAsを堆積させても均一な厚さの層になるだけであり、量子ドットは形成されない。このInP基板の例と比較して、明らかに本発明の有効性が示されている。
【0038】
上記の半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。又、量子ドット6の上にIn0.52Al0.48Asを再度堆積させ再びInAs量子ドットをこの上に形成することを繰り返すことで量子ドットを積み重ねた構造体を形成できることはいうまでもない。
【0039】
<実施例2>
本発明を前述したレーザダイオードに適用した第2の実施例を、図7、図8を用いて説明する。図7は、実施例2の半導体レーザ用の半導体積層体の断面図、図8は、実施例2の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【0040】
周知の分子線エピタキシー(MBE)法を用いてn形GaAs基板7上に、Inの組成を0.15から0.53まで連続的に増加させ、同時にGaとAlの組成の合計を0.85から0.48まで連続的に減少させたn形InGaAlAsグレーデッド層8を形成する。この場合、グレーデッド層8の不純物はSiで、ドーピング濃度は1×1018cm−3である。又、厚さは500nmである。このn形InGaAlAsグレーデッド層8より、クロスハッチングが形成され以後最表面の結晶層までハッチングは引き継がれる。
【0041】
次いで、厚さ1500nmのn形クラッド層9、n形下側分離閉じ込め層10、アンドープバリア層11、量子ドット活性層12、更にバリア層11と量子ドット活性層12を7周期繰り返して形成する。更に、上側分離閉じ込め層13、p形Pクラッド層14、及びp形コンタクト層15を順次結晶成長する(図7)。尚、本例では、同一製造装置によって一連の工程で結晶成長されるが、アンドープバリア層11までの積層によって、結晶成長用基体が準備されることとなる。
【0042】
尚、各層の具体例を例示する。n形クラッド層9は、InPで、不純物としてSiを1×1018cm−3の濃度にドープされ、厚さは1500nmである。下側分離閉じ込め層10は、n形InGaAlAsで、Siを1×1018cm−3の濃度にドープされ、厚さは150nmである。尚、このn形InGaAlAs下側分離閉じ込め層では、In組成は0.53で一定にし禁制帯幅を1.35eVから0.95eVにまで連続的に変化するようにGaとAlの組成を変化させてある。バリア層11は、禁制帯幅0.95eVの厚さ7nmのアンドープInGaAlAsである。量子ドット活性層12は、InAsを1.8分子層相当堆積させた。上側分離閉じ込め層13は、Beを2×1017cm−3の濃度にドープし、厚さは150nmである。このp形InGaAlAs上側分離閉じ込め層は、In組成は0.53で一定にし禁制帯幅を0.95eVから1.35eVにまで連続的に変化するようにGaとAlの組成を変化させた。クラッド層14は、InPで、Beを1×1018cm−3の濃度にドープし、厚さは1500nmである。コンタクト層15は、p形InGaAsで、Beを2×1019cm−3の濃度にドープし、厚さは300nmである。
【0043】
量子ドット層12以外の層の結晶成長速度は20nm/分であり、量子ドット層12においては0.6分子層/分であり、成長の手順は上記実施例1と同様である。量子ドットの密度は1層あたり1×1011cm−2であり、これの8層分の数が活性領域に形成されることになる。なお、InP基板上に格子整合した結晶層上には量子ドットは形成されず、2次元的なInAs量子井戸層になった。
【0044】
次に、周知のホトリソグラフィ技術とウェットエッチング技術を用いて幅1.5ミクロンのリッジ形のストライプ構造を形成する。更に、ホトリソグラフィ技術を適用してリッジ上面に所望の金属被着領域を開口した後、周知の金属被着法とリフトオフ技術によりTi/Pt/Auからなるオーミック金属を被着、リフトオフしてp形電極金属パターン16を形成する。
【0045】
次に裏面のGaAs基板7にAuGe/Ni/Ti/Pt/Auからなるオーミック金属を被着してn形電極金属パターン17を形成する。以下本例では、通例のへき開を用いて端面ミラーを作成し、ファブリ・ペロー型半導体レーザ装置となす。以上により、図8に示す構造を有する量子ドット半導体レーザダイオードが完成する。尚、レーザ装置の保護膜など、本発明の本質以外の諸手段の説明を省略したが、本発明の実施に当って、これら諸手段を用い得ることは言うまでもない。
【0046】
本実施例で作製したレーザダイオードは、本発明の効果を反映して閾値電流が5mAである。本例は、InP基板上に格子整合した通常の量子井戸レーザに比べて、1/4の電流で発振する良好な特性を示した。又、1GHz以上の実用動作領域において20MHz/mA以下の優れた低チャープ特性を示した。尚、発振波長を任意の値にするためには、各層にP、Sb、Nを添加することにより禁制帯幅を制御して行うことが出来る。
【0047】
<実施例3>
本発明を電子デバイスに適用する例を説明する。本例は量子ドットFET(Quantum Dot FET(Field Effect Transistor))の例である。
【0048】
量子ドットFETとは、ドット閉じ込めのエネルギー状態(Energy−States)をゲート電圧或いは外部磁場、或いはその両者のスキャンニングによるドレイン電流の極大値の変化を生み出す半導体装置である。その動作要因は充電エネルギー(charging energy)と量子ドット閉じ込め状態(confined energy state)との相互作用による。平均の単一ドット(single−dot)エネルギー状態が緩和される状態を利用し、量子状態を制御したFETとなし得るのである。又、磁場の印加により、電子のスピンなどの状態を制御し、この場合の量子ビットを1、0の記憶、判定に用いることで、通信技術に供することが出来る。
【0049】
本例は、こうした量子ドットFETに本願発明を用いる例を例示する。図9を参酌して説明する。GaAs基板21上に、InAlAs層になるグレーデッドバッファ層22(厚さ:600nm)、InGaAs層23(In組成:0.5、厚さ:10nm)、シリコンによるδドーピング層24(Siドーピング濃度:2.5×1012cm−2)、InGaAs層23(In組成:0.5、厚さ:10nm)、InAlAs層25(In組成:0.5、厚さ4nm)、InAs量子ドット26、InGaAs埋め込み層27(In組成:0.5、厚さ:3nm)、InAlAs層28(In組成:0.5、厚さ:75nm)、InGaAs層29(In組成:0.5、厚さ:10nm)を順次成長する。尚、上記グレーデッドバッファ層22はIn組成を0.1から0.5まで徐々に変化させるものである。結晶成長は分子線エピタキシ装置を用いて行って十分である。
【0050】
次いで、前記半導体積層体(層22より層29)をメサ形状に加工する。そして、通例の化合物半導体装置の場合と同様に、InGaAs層29上にソース電極30、ドレイン電極31、及びゲート電極32を形成して、デバイスが出来上がる。尚、上記InGaAs層23は電子伝導層、InAlAs層25は電子走行層、InAlAs層25はスペーサ層、InAlAs層28はバリア層(高耐圧層)、及びInGaAs層29はキャップ層である。量子ドットが埋め込まれていることにより、ドレイン電流は、ゲート電圧及び磁場によって変化するため、高機能素子への適用が可能と考えられる。
【0051】
本例では、量子ドット26の形成に、本願発明の骨子たる、格子状凹凸、即ち、クロスハッチングを有する第1の半導体層を用いるものである。上述のInAlAs層25の表面に形成されるクロスハッチング上に、前記量子ドット26を形成することによって、量子ドットのサイズのばらつきを抑え、極めて高密度且つ整列状態の良いものを得ることが出来る。本例のように、単一ドットエネルギー状態を直接活用する電子デバイスであり、本発明は極めて有用と目される。
【0052】
以上、諸実施例も含め詳細に説明したが、本発明によれば、S−Kモードにおいて格子定数差が少ない材料でも高密度に量子ドットを形成でき、且つ、配列度に優れた構造体及びその製造方法、また、これを用いた量子ドットを用いることにより従来よりも大幅に低閾値で発振し低チャープな半導体レーザなどの特性に優れた半導体装置を提供することが可能となる。
【0053】
【発明の効果】
本発明の第1及び第2の観点は、高配列、高密度な量子ドットを有する半導体構造体の製造方法及び半導体構造体を提供することが出来る。更に、本発明の別な観点は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することが出来る。
【図面の簡単な説明】
【図1】図1は、結晶成長用基体の第1の例を示す断面図である。
【図2】図2は、図1の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図3】図3は、第1の半導体を有する第2の結晶成長用基体の例を示す断面図である。
【図4】図4は、図3の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図5】図5は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチングを示す斜視図である。
【図6】図6は、図5で示した結晶層上に半導体材料を堆積した場合に自己形成される量子ドットを示す斜視図である。
【図7】図7は、実施例2の半導体レーザ用の半導体積層体の断面図である。
【図8】図8は、実施例2の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【図9】図9は、実施例3の電子デバイスの例を示す断面図である。
【符号の説明】
1……GaAs基板、2……InxAl1−xAsグレーデッドバッファ層、3……転位欠陥、4……InAlAsバリア層、5……クロスハッチング、6……InAs量子ドット、7……n形GaAs基板、8……n形InGaAlAsグレーデッド層、9……n形InPクラッド層、10……n形InGaAlAs下側分離閉じ込め層、11……アンドープInGaAlAsバリア層、12……量子ドット層、13……p形InGaAlAs上側分離閉じ込め層、14……p形InPクラッド層、15……p形InGaAsコンタクト層、16……Ti/Pt/Auからなるオーミック電極金属パターン、17……AuGe/Ni/Ti/Pt/Auからなるオーミック金属パターン、20……結晶成長用基板、21……第1の半導体層、22……量子ドット層、23……バッファ層、30……結晶成長用基体(半導体基体)。
Claims (18)
- 結晶成長用基体上に、前記結晶成長用基体と格子定数が異なり且つその表面に格子状の凹凸を有する第1の半導体層を形成し、この第1の半導体層上に量子ドット用の半導体材料を堆積することにより、前記量子ドット用の半導体材料によって、少なくとも一層の2次元的に配置された複数の量子ドットの形成を行なうことを特徴とする半導体構造体の製造方法。
- 結晶成長用基体が、基板とこの基板上に形成された少なくとも一層の半導体層を有することを特徴とする請求項1に記載の半導体構造体の製造方法。
- 前記結晶成長用基体の表面近傍領域の格子定数と、この半導体基体上に堆積により形成される量子ドット用の半導体層の格子定数が異なることを特徴とする請求項1に記載の半導体構造体の製造方法。
- 前記結晶成長用基体は、基板とこの上部に形成されたバッファ層となる第2の半導体層とを有することを特徴とする請求項1に記載の半導体構造体の製造方法。
- 前記第2の半導体層が組成比が結晶成長の方向に変化してなることを特徴とする請求項4に記載の半導体構造体の製造方法。
- 前記第2の半導体層の禁制帯幅が前記第1の半導体層の半導体材料の禁制帯幅より小さいことを特徴とする請求項1に記載の半導体構造体の製造方法。
- 前記2次元的に配置された複数の量子ドットを覆って、前記量子ドットに対するバリア層が形成され、且つ前記2次元的に配置された複数の量子ドットと前記2次元的に配置された複数の量子ドットの組が複数組形成されることを特徴とする請求項1に記載の半導体構造体の製造方法。
- 前記量子ドット用の半導体材料の堆積は、分子線エピタキシー法及び有機金属気相エピタキシー法のいずれかであることを特徴とする請求項1に記載の半導体構造体の製造方法。
- 半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第1の半導体層と、この第1の半導体層上に少なくとも一層の2次元的に配置された複数の量子ドットとを、少なくとも有することを特徴とする半導体構造体。
- 前記半導体基体が、基板とこの基板上に形成された少なくとも一層の半導体層を有することを特徴とする請求項9に記載の半導体構造体。
- 前記半導体基体の表面近傍領域の格子定数と、この半導体基体上に堆積により形成される量子ドットの格子定数が異なることを特徴とする請求項9に記載の半導体構造体。
- 前記量子ドットの禁制帯幅が前記第1の半導体層の半導体材料の禁制帯幅より小さいことを特徴とする請求項9に記載の半導体構造体。
- 前記第1の半導体層とこの上部に形成された前記量子ドットとの組が複数あることを特徴とする請求項9に記載の半導体構造体。
- 半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第1の半導体層と、この第1の半導体層上に少なくとも一層の2次元的に配置された複数の量子ドットとを少なくとも有し、当該量子ドットがキャリア閉じ込め機能を有することを特徴とする半導体装置。
- 前記第1の半導体層の有する格子状凹凸がクロスハッチングであることを特徴とする請求項14に記載の半導体装置。
- 前記2次元的に配置された複数の量子ドットを覆って形成される第3の半導体層を少なくとも有し、前記量子ドットの禁制帯幅が前記第1の半導体層及び第3の半導体層の禁制帯幅より小さいことを特徴とする請求項14に記載の半導体装置。
- 前記2次元的に配置された複数の量子ドットが、これらの量子ドットの禁制帯幅より大きな禁制帯幅を有する半導体層によって、前記量子ドットの2次元的配置面に交差する方向に挟まれ、且つ前記禁制帯幅が大きい半導体層の少なくとも一方の半導体層を介して、前記2次元的に配置された複数の量子ドットが複数層積層されたことを特徴とする請求項16に記載の半導体装置。
- 前記第1の半導体層上に順次形成された第1のクラッド層、及び第1の分離閉じ込め層と、
前記光閉じ込め層上にバリア層となる第4の半導体層及び2次元的に配置された複数の量子ドットの組が少なくとも一組と、
前記複数の量子ドットを覆って第3の半導体層と、
前記第3の半導体層上に順次第2の分離閉じ込め層及び第2のクラッド層とを有し、
前記複数の量子ドットを有する領域にキャリアを注入することによって発光が可能なことを特徴とする請求項14に記載の半導体装置。
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JP2006229010A (ja) * | 2005-02-18 | 2006-08-31 | Fujitsu Ltd | 光半導体装置とその製造方法 |
JP2007208241A (ja) * | 2005-12-27 | 2007-08-16 | Commiss Energ Atom | ナノ規則構造を作製する方法 |
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- 2003-04-16 JP JP2003111358A patent/JP2004319743A/ja active Pending
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