JP2007500436A - 耐化学処理保護層を有する積層構造体の製造法 - Google Patents

耐化学処理保護層を有する積層構造体の製造法 Download PDF

Info

Publication number
JP2007500436A
JP2007500436A JP2006521625A JP2006521625A JP2007500436A JP 2007500436 A JP2007500436 A JP 2007500436A JP 2006521625 A JP2006521625 A JP 2006521625A JP 2006521625 A JP2006521625 A JP 2006521625A JP 2007500436 A JP2007500436 A JP 2007500436A
Authority
JP
Japan
Prior art keywords
layer
laminated structure
chemical
protective layer
buried layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006521625A
Other languages
English (en)
Inventor
ギゼルン、ブルーノ
レザック、オリバー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2007500436A publication Critical patent/JP2007500436A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Photovoltaic Devices (AREA)
  • Led Devices (AREA)

Abstract

本発明は、電子工学、光学又は光電子工学向けの埋込層を含む複数層からなる積層構造体を製造するため、ａ）埋込層の形成工程を含む積層構造体の複数の層の形成工程と、ｂ）埋込層の構成材料を実質的にエッチング可能な化学種を用いた積層構造体の化学処理工程との一連の工程を備えた積層構造体の製造法に関する。工程ａ）では、工程ｂ）の化学処理で用いられる化学種の化学的浸食に実質的に耐える材料によって該化学種による埋込層への侵入を阻止可能とする保護層をそれ自体も埋め込みにより埋込層の上に形成する保護層形成工程が行われる。電子工学、光学及び光電子工学用の積層構造体を製造するための係る方法の使用も開示する。

Description

本発明は、電子工学、光学又は光電子工学向けの埋込層を備えた積層構造体の製造法に関し、特に埋込層をエッチング可能な化学種を用いて化学処理する工程を含む積層構造体の製造法に関する。
ここで、埋込層という用語は、積層構造体中で上下に隣接する材料層を有すると共にこれら隣接層の材料と異なる材料特性をもつ任意の層を意味する。
現在、電子工学、光学又は光電子工学分野における用途に用いられる積層構造体は、例えばＳＯＩ（シリコン・オン・インシュレータ）構造体のように複数の層からなる半導体基板とされることが殆どで、その内部の埋込層は電気絶縁層、例えばSiO2又はSi3N4層である。
これらの積層構造体又はウエハの製造には、エピタキシー技術、ウエハ同士のボンディング接合技術、薄肉層の剥離技術などを利用することが多い。
積層構造体の製造でこれらの技術を利用する工程は、様々な理由（例えばウエハの洗浄又は層の化学エッチングなど）で行われる各種の化学処理と同時及び／又は後の工程として実行されるのが通常である。
しかしながら、これらの化学処理は、特に積層構造体内に埋め込まれている層に何らかのエッチングを施すことになりかねないので、場合によっては製品となる積層構造体の品質を損ねてしまうことがある。
これは、仮に埋込層がその名の通りにその母材構造体の外部に触れていない（従って化学種の侵入経路をもたない）ように見える場合でも、特に以下に述べるような場合には必ずしも回避されるとは限らない。
即ち、その第１は、埋込層が積層構造体の外縁と面一なレベルで外部に接している場合である。
また第２は、表面が外部に接している薄肉層の下に埋込層があり、この薄肉層が埋込層へのエッチング性をもつ化学種の侵入経路となるような多くの欠陥、例えば貫通状の欠陥、汚染物質、又は析出物等を含んでいる場合である。
積層構造体内の埋込層の侵食に関するこれらの固有の問題は、特に積層構造体が埋込層の直上の表面に典型的には数十ｎｍオーダーの極薄層を有する場合に直面する問題であり、この場合、係る極薄層に欠陥が存在すると、化学処理でエッチング性化学種が用いられた際に最終製品となる積層構造体の品質に著しい悪影響を与えることがある。
この問題は、従来から用いられているシリコン基板上のSiO2絶縁層の上にシリコンの極薄有用層を設けた一般的なＳＯＩ（シリコン・オン・インシュレータ）積層構造体にフッ化水素酸ＨＦによる化学処理を施す際に特に直面する問題であり、例えばこのＨＦによるエッチングは、特に酸化熱処理後の脱酸のために利用されている。
この場合、シリコン極薄有用層が前述のような欠陥を有すると、その下のSiO2埋込層がＨＦ溶液によってエッチングされてしまう虞がある。
例えばシリコン極薄有用層に約１００ｎｍ以上の欠陥が存在すると埋込層への侵入経路を与える可能性が高く、エッチング性の化学種が作用している状況下では酸化物層に直径数μｍ〜数十μｍ程度の「デコレーション」と称される多数の空孔が形成される虞がある（例えば図２参照）。
この極薄有用層に存在する欠陥はＨＦ欠陥と呼ばれ、場合によっては埋込層の品質、即ち製品積層構造体全体に著しい悪影響を与えるので、当業者はこれらのＨＦ欠陥を「キラー欠陥」であると規定している。
薄肉層に分離可能な基板の場合は、ＨＦ欠陥がSiO2埋込層に近接して存在すると更に大きな損傷を引き起こすことがある。
ボンディングのエネルギーを制御することによって薄層分離可能な基板を製造する方法は特に特許文献１に述べられている。この方法の基本原理は、互いに接合された基板とウエハ（又は薄肉層）との間の接合力を両者の間に層状の脆弱ゾーンを形成することによって最適接合状態よりも低下させ、かくして得られた基板とウエハ（又は薄肉層）との積層構造体を薄層分離可能な基板とするというものである。
仏国特許第２８２３５９９号明細書
薄層分離可能な基板に対するＨＦ処理では、このような脆弱ゾーンがSiO2埋込層の厚さ内に存在すると、特に以下に述べるような場合にSiO2埋込層のエッチングによる問題が生じる。
即ち、第１には、接合エネルギーが充分最適には制御されておらず、例えば接合エネルギーが低すぎた場合、縁部の層間剥離、即ち埋込層の外周部におけるシリコン粒子間の剥離による問題を引き起こす虞がある（例えば図５参照）。
また第２には、ＨＦ欠陥がSiO2埋込層の上の薄肉層に存在する場合、化学種ＨＦの作用で埋込層の内部にデコレーションが形成される。ここで、脆弱ゾーン内では接合が不完全であるため、これらのデコレーションは脆弱ゾーンのない接合状態の場合よりも大きくなる傾向がある。このようにして、これらのデコレーションが例えば分離不能形の基板の場合に比べて１０〜１００倍も多くなることがある。このように多数のデコレーションの上に薄肉層が存在することになると薄肉層の剛性及び耐引裂性が損なわれる虞があり、これがウエハ上に微粒子を残す原因となり、ＳＯＩ積層構造体や薄層分離可能な基板或いはその他の積層構造体の後工程で汚染物質の問題を引き起こす虞がある（例えば図７参照）。
埋込層に対する化学的侵食に関する上述の諸問題を克服するため、薄肉有用層の欠陥密度を低減させて埋込酸化物層への化学種の侵入の可能性を低くすることにより有用層の品質を向上させることが探求されている。
別の手法としては、実行する化学処理に際して埋込層に対する侵食性の低い化学種を用いる方法がある。
本発明の主目的は、積層構造体に対して該積層構造体の埋込層の材料をエッチングしがちな化学処理を施す際に、該積層構造体の埋込層におけるエッチング由来の欠陥の数及び大きさを低減することである。
埋込層がエッチングされるのは、埋込層周囲の構造体部分の特性に関連して或る局所的に限定された領域にエッチングが及び、これが埋込層へのエッチング性化学種の侵入経路を形成する場合である。
このような埋込層のエッチングが生じる主な原因は以下の通りである。
ｉ）特に埋込層が薄肉層の下にある場合の近接部位における欠陥の存在
ii）積層構造体に対するエッチング溶液の強度の作用
・長時間曝露によるもの
・埋込層の材料に対してエッチング性をもつ化学種が高濃度であることによるもの
埋込層がエッチングされる第１の原因ｉ）は、埋込層が極薄層の一方の面に接しており、この極薄層の他方の表面が積層構造体の外部に面している場合に基本的に遭遇する場面である。
これは、たとえ微小な欠陥であっても、せいぜい数十ｎｍ程度の極薄層においては係る微小欠陥が埋込層へのエッチング性化学種の侵入経路となり得るからである。
これらの微小欠陥の性質は以下に述べるように様々である。
例えば、これらの微小欠陥は薄肉層を貫通し、従って埋込層に直接達する欠陥である虞がある。
このような貫通欠陥は、特に薄肉層の形成プロセスと薄肉層の構成材料の品質に関連して様々な問題を引き起こす原因となることがある。
例えば、エピタキシャル成長層はこの種類の欠陥を殆ど含まず、従って化学エッチング処理中にエピタキシャル成長層の下にある埋込層に損傷を与える虞が低いことが知られている。
しかしながら、これとは別の手法で薄肉層を形成する場合として、ドナー基板から薄肉層を剥離して目標基板に移載する方法を必要とする場合がある。
これに該当するのが特にＳｅＯＩ（セミコンダクタ・オン・インシュレータ）積層構造体を製造する場合であり、この場合は、絶縁層の上にエピタキシーによって半導体材料の薄肉層を形成することはできない。
薄肉層を移し替えて移載する方法では、典型的にはエピタキシー法を採用する場合に比べて１０倍以上の欠陥が生じる。
従って薄層移載法で形成された積層構造体では特に埋込層のエッチング欠陥の発生が問題となるのである。
本発明は上述のような埋込層に対する化学的侵食によって生じる諸問題点の解決方法を提供するものであり、その基本理念によれば、電子工学、光学又は光電子工学向けの埋込層を含む複数の層からなる積層構造体を製造するために、
ａ．前記埋込層の形成工程を含む前記構造体の複数の層の形成工程と、
ｂ．前記埋込層の構成材料を実質的にエッチング可能な化学種を用いた前記構造体の化学処理工程、
との一連の工程を備えた積層構造体の製造法において、
工程ａ）内に、工程ｂ）の化学処理で用いられる化学種の化学的浸食に実質的に耐える材料によって該化学種による前記埋込層への侵入を阻止可能とする保護層をそれ自体も埋め込みにより前記埋込層の上に形成する保護層形成工程を備えたことを特徴とするものである。
本発明の他の特徴を挙げれば以下の通りである。
工程ａ）が２枚のウエハを接合するボンディング工程を含むこと。
工程ａ）が、前記ボンディング工程の前に、前記埋込層を形成する工程と少なくとも一方のウエハの接合面に前記保護層を形成する工程とを含むこと。
工程ａ）が、前記ボンディング工程の前に、２枚のウエハの一方の接合面に前記埋込層を形成する工程と２枚のウエハの他方の接合面に前記保護層を形成する工程とを含むこと。
工程ａ）が、ボンディング工程の後に、スマート・カット(Smart-Cut:登録商標)法、薄肉化すべきウエハ内の埋込多孔層のレベルでの分離、一層に対する横方向への選択的化学浸食処理、ラッピング、研磨、化学−機械的研磨処理(ＣＭＰ)、化学エッチング、及び摩滅処理のうちのいずれかによって２枚のウエハの一方を薄肉化することにより、この薄肉化されたウエハを前記保護層とその上の薄肉層のみからなる積層体にする工程を含むこと。
工程ａ）によって製造される前記構造体がセミコンダクタ・オン・インシュレータ構造体であり、前記埋込層を該構造体の絶縁層の少なくとも一部とすること。
前記保護層も前記構造体の前記絶縁層の厚み内に含めること。
工程ａ）によって製造される前記構造体が脆弱ゾーンを有すること。
脆弱ゾーンが２つの層の間の界面であり、この２つの層の少なくとも一方が粗い表面を有すること。
工程ａ）が、前記ボンディング工程の前に、２枚のウエハの内の一方の接合面上に化学的粗面化処理によって脆弱ゾーンを形成する工程を含むこと。
本発明は、薄層分離可能な積層構造体の製造における上記方法の使用も包含する。
本発明はまた、セミコンダクタ・オン・インシュレータ積層構造体の製造における上記方法の使用も包含する。
先ず始めに、図１を参照しながら本発明の前提となる従来技術に従ってドナー基板６から薄肉層を受容基板１に移載する方法を説明すると、この薄肉層の移載工程は、２つの主要工程、即ち、
・接合界面５のレベルで２枚の基板１と６を接合するボンディング工程、及び
・ドナー基板６を薄肉化して、受容基板１と、ドナー基板６の残余部分の薄肉化で残された薄肉層４とからなる積層構造体（基板）を最終的に得る工程、
を含んでいる。
ボンディングは分子接合で行われるようにすることができる。
この場合、基板１と６の間の接合エネルギーを高めるために特に高度の表面仕上げ、例えば各接合面をプラズマ（例えば酸素）に曝したり、洗浄及びブラッシングを行うことが好ましい。
このようにして、接合すべき２つの表面上に予め適切な接合面を形成しておいてから、少なくとも一方の表面に、例えば熱硬化性接着剤やＵＶ照射で硬化する接着剤を塗布したり、或いは熱処理で酸化物層を形成することにより、接合層２、３が形成される。
ドナー基板６は、その背面側から研磨及び／又は化学エッチング（これはエッチバック法として当業者によく知られている）を施して徐々に除去することにより薄肉化でき、或いは熱エネルギー及び／又は機械的エネルギーを印加してドナー基板６内に予め形成されている脆弱ゾーン１５のレベルでドナー基板６を薄肉層４と残余部分とに分離することによっても薄肉化でき、この脆弱ゾーン１５は、制御された深さの分離レベルに原子種及び／又は分子種を注入すること（これらはスマート・カット法と呼ばれる）によって効果的に形成でき、或いは脆弱ゾーンのレベルに多孔質層を形成することによっても形成できる。
このようなウエハ製造技術においては、形成される薄肉層４に欠陥、例えば貫通欠陥が発生する。
また、研磨中にドナーウエハ６の表面から分離した粒子は、例えば形成される薄肉層４に対して摩耗による損傷を与えることがある。
エッチバック工程における化学エッチングは、例えばドナーウエハ６の表面を不均一にエッチングする虞があり、それによって薄肉層４の下の埋込層の一部が露出されてしまうこともある。
薄肉層４を多孔質層からなる脆弱ゾーン１５の上に形成した場合は、薄肉層の分離後に多孔質層を除去する後処理によって強調される点状の欠陥が現れることがある。
ドナーウエハ６の薄肉化後に得られる薄肉層４には好ましくは仕上処理が施されるが、この仕上げ処理においても貫通欠陥が生じることがある。
この仕上処理としては、例えば研磨、化学エッチング、摩滅、原子種の衝突、犠牲酸化などを挙げることができる。
勿論、表面の薄肉層には、汚染金属粒子、凝集粒子、酸素析出物粒子、金属析出物粒子、或いは積層欠陥などの他の欠陥が残存しており、これの欠陥によりエッチング化学種が少なくとも埋込層に達するまで積層構造体内に侵入することを助長してしまうことになる。
従来のＳｅＯＩ積層構造体で生じてしまうこれらの欠陥に関する諸問題と、これに対する本発明による解決策とについて図２と図３を参照して説明すれば以下の通りである。
図２には従来技術によるＳｅＯＩ積層構造体１０が示されており、この積層構造体は、支持基板１と埋込絶縁層２と半導体材料の薄肉層４とからなっている。
このＳｅＯＩ積層構造体は、例えば図１と共に前述した製造法に従って製造され、接合界面５は埋込層２の内部又はその表面に位置する。
これに関して、例えばキュー・ワイ・トン(Q-Y. Tong)及びウー・ゲーゼレ(U. Goesele)共著「半導体ウエハボンディングの科学と技術(Semiconductore Wafer Bonding Science and Technology)」ワイリー・インターサイエンス出版(Wiley Interscience Publication)、ジョンソン・ワイリー・アンド・サンズ・インコーポレイテッド(Johnson Wiley & Sons Inc.)には様々な形態の接合技術が記載されている。
積層構造体１０の薄肉層４には、埋込層２へのエッチング化学種の侵入をもたらすような欠陥が含まれている。
図示を簡略にするため、この欠陥として符号１６と１６’で示す貫通欠陥が示されているが、勿論、この概略図におけるこれらの欠陥が別の種類の欠陥、例えば、前述のような不純物の介在である場合もあることは述べるまでもない。
図２を参照すると、薄肉層４内に欠陥１６と１６’が存在することにより、化学種は埋込層２と薄肉層４との界面レベルで埋込層２に到達し、これにより埋込層が局所的にエッチングされ、その結果、薄肉層内にデコレーションとも称される空洞１７、１７’が形成されてしまっている。
基本的に、この形式の薄肉層４は後に電子又は光学機能要素を受容するべく意図された有用層であり、また埋込絶縁層２はこれら将来の機能要素に或る特定の特性を与えるように意図された層であるので、これらの層に欠陥やデコレーション１７、１７’が存在することにより予定している機能要素の品質に悪影響を与える虞がある。
このような問題が起きるのは、例えばＳｅＯＩ積層構造体の埋込絶縁層２がSiO2からなり、またＳｅＯＩ積層構造体に施される化学処理にフッ化水素酸ＨＦを含む化学溶液が用いられた場合である。
このＨＦ化学処理は半導体製造技術分野では普遍的に用いられており、例えば熱酸化処理の適用後に得られた積層構造体１０の表面に最終脱酸処理を行う必要がある場合には必ずといってよいほど利用されている。
欠陥１６、１６’を有する積層構造体１０をフッ化水素酸に曝すことにより、SiO2埋込層２が局部的にエッチングされてデコレーション１７、１７’が生じる。
ＨＦは、欠陥１６、１６’のレベルにおいて埋込層２と薄肉層４との間の界面のような不安定な界面に沿って拡散する性質をもち、これににより欠陥１６、１６’によってそれぞれ形成されるデコレーション１７、１７’は、欠陥１６、１６’のサイズよりもはるかに大きなサイズになることがある。
従って、平均直径が０．１〜１μｍ程度の欠陥１６、１６’の存在下でＨＦ化学処理が行われると、SiO2埋込層２には平均直径で数μｍから約１０μｍに達するようなデコレーションが形成されることになる。
これこそが、これらのいわゆるＨＦ欠陥が当業者によってキラー欠陥の一つに分類されている理由であり、これは、これらのＨＦ欠陥がＳｅＯＩ積層構造体１０のかなりの部分を不可逆的に破壊することがあるからである。
図３を参照して、本発明に従って埋込層２を化学エッチング処理から保護するための手法を以下に説明する。
係る目的のため、埋込層２と薄肉層４との間に保護層３が配置される。
この保護層３は、積層構造体１０に施される化学処理工程で用いられる化学種、特に埋込層２をエッチングする虞のある化学種では殆ど或いは全くエッチングされない材料で形成される。
この保護層３は、前述の薄肉層を形成するための方法と同様の手法又はその他の手法に従って形成される。
例えば、保護層を結晶材料で形成する場合には、エピタキシー法で保護層を形成すればよく、或いは原子種の堆積によって保護層を形成してもよい。
この保護層３の主な機能は、埋込層２を化学的侵食から保護することである。
従って、この保護層の構成材料及びその厚さは、特に適用が予測される化学種によるエッチングに対して大きな耐性を有するように選択される。
更に保護層３は、それ自身が厚さ方向に過度にエッチングされる可能性のある最小厚さよりも厚い厚さとする必要がある。
この場合、積層構造体１０は、図１を参照して前述した方法の１つに従い、同様に前述したボンディング方法の１つを用いて形成すればよい。
その後、埋込層２及び／又は保護層３が両基板の接合前に形成される。
例えば、第１の実施形態によれば、埋込層２及び／又は保護層３は、接合すべき２枚のウエハに予めエピタキシャル成長によって既に形成されている。
また第２の実施形態によれば、埋込層２及び／又は保護層３は、接合すべき２枚のウエハの各接合面に新たに形成される。
好ましくは、埋込層２は接合対象の第１ウエハの表面に形成され、保護層３は接合対象の第２ウエハの表面に形成される。
このように、これらの埋込層２と保護層３は、それらの主要な機能に加えて接合強度を高めるための接合層として使用することができる。
図３において、薄肉層４は図２の場合と同じのものであり、同様の欠陥１６、１６’を含んでいる。
但し、図２を参照して説明したものと比較すると、図３に示す場合は保護層３が存在し、この保護層は埋込層２をエッチングする虞のある化学種によっては殆ど又は全く侵食されることがなく、化学種の侵入は欠陥１６、１６’を有する薄肉層レベルで生じるに留められるので、化学種が実質的に埋込層２に達することはない。
このように、保護層３は、埋込層２が侵入してくる化学種と接触することを実質的に極めて低減ないし防止する。
このような効果は、従来技術に用いられていた方法と対照的に、薄肉層４（多数の欠陥１６、１６’を有する）の品質を高める努力をする必要なく達成できるものである。
また本発明による方法は、従来技術とは対照的に、積層構造体１０に施す化学処理の処理液組成を変更する必要なしに適用可能である。
積層構造体１０の好ましい構成はＳｅＯＩ積層構造体であり、このためには埋込層２だけでなく必要に応じて保護層３も電気絶縁材料で形成し、埋込層或いはこれに加えて保護層によってＳｅＯＩ積層構造体の絶縁層を構成するとよい。
このようなＳｅＯＩ積層構造体の製造は、図１を参照して前述した方法の１つに従って有利に実施可能である。
基板（ウエハ）同士のボンディングにより、保護層３で被覆したドナー基板６と、埋込層２で被覆した受容基板１とが互いの被覆層の間に接合界面５を形成して接合されている。
この接合法を用いた場合、保護層３の材料として埋込層２をエッチングする虞のある化学種では殆ど又は全くエッチングされない材料を用いるだけでなく、保護層３と埋込層２との好適な接合が果たされるように、保護層３が埋込層２とほぼ同等の接合性能、例えば実質的に同等の接合エネルギー、流動特性及び／又は熱膨張係数を持つように選択された材料で保護層を形成することが望ましい。
絶縁層２をSiO2層で形成した図２のＳｅＯＩ積層構造体１０と比較して、本発明によるＳｅＯＩ積層構造体１０は薄肉層４と絶縁層２との間に保護層３をさらに備え、この保護層は半導体材料又は電気絶縁材料で形成することができる。
保護層３の構成材料を電気絶縁材料とし、これによってSiO2埋込層と共にＳｅＯＩ積層構造体１０の絶縁層を形成することが有利である。
本発明において、この絶縁材料製の保護層３は、Si3N4、SiON、又はダイアモンドであることが好ましい。
本発明の好ましい構成によれば保護層３はSi3N4であり、この材料は、特にスマート・カット法を用いた場合の接合エネルギー及びその移載品質に関してSiO2とほぼ等価の接合特性を有する。この保護層の材料については、例えばオー・レイサック他(O. Rayssac et al)による「ＳＯＩからＳＯＩＭ技術まで：特別な半導体プロセスの適用(From SOI to SOIM Technology: Application for specific semiconductor processes)」（ペディントンにおいて2001年に開催された電気化学協会第10回ＳＯＩ技術及び装置講演会第01-03部会議事録(SOI Technology and Devoces X, PV 01-03 ECS Proceedings, Pedington and J (2001))を参照されたい。
但し、保護層３に窒化物を用いる別の選択肢もあり、その場合の主な利点は、フッ化水素酸処理のような化学処理に対し窒化物が高い耐性をもつことである。
即ち、窒化シリコンの保護層は、例えばドナー基板６の表面を窒化処理することによって形成でき、或いはＣＶＤを用いて窒化物層をドナー基板６の表面に堆積することによって得ることも可能である。
埋込層２となる酸化物被覆層は受容基板１の表面を酸化処理することによって好適に形成することができる。
次に、先に述べたような埋込層２がエッチングされる第２の原因ii）について、エッチング化学種に対する長時間の曝露及び／又はこれらエッチング化学種の高い濃度が積層構造体１０の埋込層２に局部的なエッチングをもたらすことを図４以下を参照して説明する。
この積層構造体１０は、特許文献１に特に明示されているような薄層分離可能な積層構造体である。
薄層分離可能な積層構造体は互いに接合された２枚のウエハからなり、これら２枚のウエハは、両ウエハ間の接合のさせ方、特に接合エネルギーを制御することによって分離可能にされている。
基本的にこれらの薄層分離可能な積層構造体は、受容基板への移載に先立って複数の層及び／又は機能要素を成長させ、或いは作り込むための事前処理基板として使用される。
従って、最終的には受容基板を有する積層構造体が製造できるが、この構造体は、特許文献１に記載されているような薄層分離可能な積層構造体製造技術を用いない限り、移載される複数の層又は機能要素を作り込むための基板として使用することが全く困難であるか又は完全に不可能である。
薄層分離可能な積層構造体の用途としては例えば発光ダイオードがあり、この場合、エピタキシャル積層体を作成するために薄層分離可能なサファイア支持基板が分離されて除去され、次いでこの積層体が電気絶縁性の低い別の基板に移載される。
同様に電気通信分野及びマイクロ波周波数分野では、機能要素は電気抵抗がより高い支持体上に最終的に集積されることが望ましい。
多くの場合、ある積層構造又は機能要素を作り込むために必要な基板がコスト高となることがある。これは、例えばシリコンよりもはるかに高価な炭化シリコンを用いる場合が該当する。確かに炭化シリコンは、シリコンと比較して非常に高コストであるが、炭化シリコンは特に高温で安定性があり、また電力容量及び最高動作周波数が著しく向上される。従って極薄の炭化シリコン層をサファイア基板上にエピタキシャル成長させ、これをシリコンのような安価な基板上に移載することが有利である。
薄層分離可能な積層構造体の用途は電力分野又はＩＣチップカードの分野にもある。
図４を参照して、この薄層分離可能な基板１０は、制御された接合強度で脆弱ゾーン２０により移載積層構造体６に接合された支持基板１を備えている。
この脆弱ゾーン２０は、支持基板１と移載積層構造体６とを接合する前に、例えば特許文献１に記載されているような化学処理を用いて特別に薄層分離可能な基板１の表面及び／又は移載積層構造体６の表面を粗面化することにより形成することが可能である。
脆弱ゾーン２０による脆弱化の度合は、基本的には使用される化学的な量（化学種のドープ量／時間／温度の３つの因子を特定する）に依存し、これによって最終的に得られる脆弱化の度合を決定し、それが脆弱ゾーン２０における接合エネルギーの低下分と同等になるようにする。
脆弱ゾーン２０における接合エネルギーの低下度合は、薄層分離可能な基板１と移送基板６との間の接合力を低下させる表面粗さと関連する。
従って、面の粗さを変えることによって薄層分離可能な基板１の接合エネルギーを管理することが可能である。
SiO2/SiO2接合における２層の各々がＨＦエッチングによって８０００Åの粗面にされ、これにより各面の二乗平均平方根粗さが０．６２５ｎｍ程度になっている場合、接合エネルギーは、粗面化しない従来のSiO2/SiO2接合で得られるような値、即ち約２J/m2ではなく、５００mJ/m2程度となる。これについては、オリビエ・レイサック他(Olivier Rayssac et al)によってＩＯＭコミュニケーション(IOM Communication)から1998年に発表された「第２回マイクロエレクトロニクス材料に関する国際会議の議事録(Proceedings of the 2nd International Conference on Materials for Microelectronics)」の183頁に記載されている。
移載積層構造体６は、支持基板１の表面を粗くした後、薄層分離可能な積層構造体１０とするために、前述の方法の１つによって支持基板１の上に接合される。
次いで、例えば機能要素のあるもの又は全てを作成するために移載積層構造体６にエッチングなどの化学処理を選択的に施すことができる。
次の工程では、例えば側面からのブレードの差し込みによって機械的応力を脆弱ゾーン２０の位置に加えたり、或いは分離用のペンチ等の工具を使用したり、或いは気体又は液体ジェット流の噴射を当てたりして、移載積層構造体６が脆弱ゾーン２０のレベルで支持基板１から分離される。
勿論、この分離操作に際して、特に分離を促進しようとして機械的な力を加えると、薄層分離可能な積層構造体１０の脆弱ゾーン２０だけでなく別の或る深さ位置にある脆化部分で不所望な損傷を生じる可能性がある。
図５を参照して、この損傷を回避するための積層構造体とその分離法を説明すると以下の通りである。
この薄層分離可能な積層構造体１０は、表面に層２を有する支持基板１と、表面に層２’を有する移載積層構造体６とからなり、この場合、脆弱ゾーン２０は各層２と２’の界面であり、この積層構造体は図４の例で述べた２方法のいずれかに従って作成される。
層２と２’は同一の材料からなる。
集積工程（例えば機能要素の作成）中に、又はその終了時に、薄層分離可能な積層構造体１０の全体に層２と２’をエッチングする虞のある化学種を含む溶液で化学処理が施されるものとする。
これらの化学種の化学作用は、次の２つの場合の少なくとも一方が適用されることによって特に強くなる。
・化学種への薄層分離可能な積層構造体１０の長時間曝露
・化学種の特に高い濃度
化学処理の効果により、層２と２’は薄層離可能な積層構造体１０の外縁と面一のレベルから局所的に凹むことになる。
このように形成された凹み１８、１８’は脆弱ゾーン２０の脆弱性を強めることになり、この脆弱ゾーン２０のレベルで分離を行う際に機械的な力が印加されると特に分離のイニシエータとして作用する。
このような分離操作のための化学処理的な準備は、ウエハを分離する際に生じる前述の諸問題を克服するために特に好ましいことである。
但し、外縁部における層間剥離、即ち、移載積層構造体６及び／又は支持基板１側の材料を分離する際に生じる問題により、最終的に得ようとする電子機能要素又は光電子機能要素が損傷を受けることがある。
図５には、このような層間剥離箇所を符号１９、１９’、１９”、１９'''で示してある。
これに該当する例としては、薄層分離可能な基板１の酸化処理された表面２を次いで粗面化し、最終的に移載基板６の同様に予め酸化処理された表面２’に接合した場合が挙げられる。
層２と２’は、シリコン表面を酸化して形成したSiO2層である。
この場合、薄層分離可能な積層構造体１０にＨＦ処理を施すことが可能であり、このＨＦ処理におけるフッ化水素酸の濃度は約５０％であり、従って特に高濃度であるので、その化学作用により接合対象のSiO2層２と２’が横方向にエッチングされる。
これにより層間剥離箇所１９、１９’、１９”、１９'''が移載基板６及び支持基板１のシリコン層間剥離部となる。
図６を参照して、電子機能要素又は光電子機能要素が損傷を受ける上述の問題が本発明による積層構造体及び方法によって解決されることを以下に説明する。
図６に示す薄層分離可能な積層構造体１０は、一方の層２’が他方の層２の材料とは実質的に異なる材料の保護層３に置き換えられている。この点を除いては、図５に示した例の薄層分離可能な積層構造体１０と同様の構成である。
保護層３を構成する材料は、化学処理中に添加され且つ埋込層２をエッチングする虞のある化学種が埋込層をエッチングできないように選択される。
従って、薄層分離可能な積層構造体１０に化学処理が施されると、層２のみが横方向にエッチングされる。
このことにより、横方向の侵食量が大幅に抑制されるが、この理由は、移載基板６から支持基板１の分離を開始する特性を維持したまま、実質的に２つの埋込層の一方のみがエッチングされるようにしたからである。
従って、支持基板１のレベルにおける層間剥離は極く僅かである。
移載積層構造体６と保護層３との界面位置では外縁部における層間剥離は生じない。
図５に示したSiO2からなる２つの界面層２と２’を含む薄層分離可能な積層構造体１０と比べて、図６に示した積層構造体１０はSiO2からなる層２’の代わりにSi3N4からなる保護層３を備えている。
この薄層分離可能な積層構造体１０は、酸化物層２を形成するためにシリコン表面が予め酸化処理されている支持基板１と、窒化物層３を形成するためにシリコン表面が（例えばＰＥＣＶＤ又はＬＰＣＶＤによって）Si3N4堆積物で予め被覆されている移載積層構造体６とを各層２、３間に接合界面を形成して互いに接合することによって作成することが好ましい。
例えば、第１の典型例では、脆弱ゾーン２０は基板同士の接合前にＨＦエッチングによって酸化物層２を粗面化することによって得られる。
第２の典型例では、脆弱ゾーン２０は基板同士の接合前に例えばH3PO4を用いて１４０℃でエッチングすることにより、或いはＲＩＥ（反応性イオンエッチング）のような衝撃手法及び／又は化学手法を用いてドライエッチングすることにより窒化物層３を粗面化することによって得られる。
第３の典型例では、脆弱ゾーン２０はSiO2からなる層２と、Si3N4からなる層３との双方を粗面化することによって得られる。
図７、図８及び図９には、絶縁層に隣接する支持基板１を備えた薄層分離可能なＳｅＯＩ積層構造体１０に化学処理を施す例が示されており、これらの例においては既に脆弱ゾーン２０が形成されており、このようにして、図７においては層２と層２’とからなる絶縁層が分離され、図８と図９においては層２と層３とからなる絶縁層が分離され、最終的にＳｅＯＩ積層構造体の薄肉層４が形成されている。
図２に関連して述べた例と同様に、欠陥を有する極薄層は、化学処理の化学種が欠陥を貫通して埋込絶縁層２と２’をエッチングすることを許してしまう。
図５の場合と同様に、化学処理が特に活性化するのは次のことが原因である。
・化学種への薄層分離可能な積層構造体１０の長時間曝露
・化学種の高濃度
これらの原因により、脆弱ゾーン２０のレベルで積層構造体１０に環状凹みが形成される。
図７を参照すると、先行の典型例でそれぞれ述べてきた諸問題がここでは累積的に現れている。即ち、埋込層２と２’内のデコレーションの出現に関する問題と、薄肉層４の箇所１９と薄層分離可能な基板１の箇所１９’との間における外縁部の層間剥離に関する問題が重なって現れている。
ここで、薄層分離可能なＳｅＯＩ積層構造体では、薄層分離不能なＳｅＯＩ積層構造体の場合よりもデコレーションのサイズが大きくなるが、この理由は、脆弱ゾーン２０が凹み部（表面を粗くして脆化する間に得られる界面粗さに起因する）を有し、これらの凹み部に化学エッチング種が侵入して、これらの凹み部の壁部を侵食するからである。
従って、従来技術による薄層分離可能なＳｅＯＩ積層構造体の場合には、化学種によるエッチングが生じると、薄層分離不能なＳｅＯＩ積層構造体の場合と比較して典型的には１０〜１００倍もの大きさのデコレーションが生じることがある。
図８を参照して、本発明による解決策では積層構造体１０に被覆層又は保護層３が介装され、この保護層の構成材料は、埋込層２をエッチングする虞のある化学種によっては殆ど又は全くエッチングされない材料である。
この保護層３は、図３を参照して前述した場合と同様に、埋込層を欠陥１６から隔離し、従って、内側からの埋込層のエッチングを実質的に防止する。
薄肉層４と薄層分離可能な基板１との間の中間厚さを薄くすることにより、環状の凹み１８’のサイズは図７に示した環状凹みのサイズよりも小さくなり、従って薄層分離可能な基板の外縁部における層間剥離が小さくなるか又は存在しなくなり、このようにして薄肉層４の外縁部の層間剥離は実質的にゼロになるが、その場合でもなお、環状凹みは後に印加される機械的な分離力によって脆弱ゾーン２０のレベルで分離を開始するイニシエータの機能をを維持している。
このような薄層分離可能なＳｅＯＩ積層構造体の１つの用途は、薄肉層４に電子機能要素又は光電子機能要素を作り込むことにある。
この積層構造体１０は、今まで耐えることのできる基板は僅かしか存在しないような高温で前記機能要素の層を形成する場合に使用して特に有利である。
図９に示すように、以下の３つの工程によって薄肉層４を移載積層構造体６へ移載することができる。
・先ず、移載積層構造体６を薄肉層４に接合する。
・次に、脆弱ゾーン２０のレベルで積層体を分離する。
・最後に、保護層３を除去する。
このようにして、移載積層構造体６の表面に薄肉層４を重ねた最終積層構造体を得すことができる。
ここで、特に図１〜図９を参照して説明した基板１及び６は、シリコン、ゲルマニウム、SiGe、IV-IV族合金、III-V族合金、II-VI族合金、サファイア、SiC、或いは本発明で採用できるその他の任意の材料で構成できる。
また、特に図１〜図３を参照して、或いは図７〜図９を参照して説明した薄肉層４は、シリコン、ゲルマニウム、SiGe、III-V族合金、II-VI族合金、SiC、その他の材料で構成することができる。
埋込層２はSiO2で構成することが好ましいが、積層構造体１０の化学処理に用いられる化学種によって実質的にエッチングされる虞のある別の絶縁体又はその他の材料からなっていてもよい。
特に埋込層２がSiO2からなる場合、埋込保護層３はSi3N4からなることが有利であるが、積層構造体１０の化学処理中に用いられ且つ埋込層２をエッチングする虞のある化学種によって殆ど又は全くエッチングされることのないSiON、ダイアモンド又はその他の種類の材料から構成されていてもよい。
本発明は、ＳｅＯＩ積層構造体の製造に限らず、電子工学、光学又は光電子工学分野で利用される種々の積層構造体の製造にも適用可能である。
ＳＯＩ積層構造体を製造するための工程で互いに接合された２枚１組のウエハを示す模式断面図である。 従来技術によるＳＯＩ積層構造体を示す模式断面図である。 本発明によるＳＯＩ積層構造体を示す模式断面図である。 薄層分離可能な基板を示す模式断面図である。 従来技術による薄層分離可能な基板を示す模式断面図である。 本発明による薄層分離可能な基板を示す模式断面図である。 従来技術による薄層分離可能なＳＯＩ積層構造体を示す模式断面図である。 本発明による薄層分離可能なＳＯＩ積層構造体を示す模式断面図図である。 別の実施形態による積層構造体の形成工程で一方が薄層分離可能な基板からなる２枚のウエハを互いに接合した状態を示す模式断面図である。

Claims (18)

  1. 電子工学、光学又は光電子工学向けの埋込層を含む複数の層からなる積層構造体を製造するために、
    ａ．前記埋込層の形成工程を含む前記構造体の複数の層の形成工程と、
    ｂ．前記埋込層の構成材料を実質的にエッチング可能な化学種を用いた前記構造体の化学処理工程、
    との一連の工程を備えた積層構造体の製造法において、
    工程ａ）内に、工程ｂ）の化学処理で用いられる化学種の化学的浸食に実質的に耐える材料によって該化学種による前記埋込層への侵入を阻止可能とする保護層をそれ自体も埋め込みにより前記埋込層の上に形成する保護層形成工程を備えたことを特徴とする積層構造体の製造法。
  2. 工程ａ）が、２枚のウエハを接合するボンディング工程を含むことを特徴とする請求項１に記載の方法。
  3. 工程ａ）が、前記ボンディング工程の前に、前記埋込層を形成する工程と少なくとも一方のウエハの接合面に前記保護層を形成する工程とを含むことを特徴とする請求項２に記載の方法。
  4. 工程ａ）が、前記ボンディング工程の前に、２枚のウエハの一方の接合面に前記埋込層を形成する工程と２枚のウエハの他方の接合面に前記保護層を形成する工程とを含むことを特徴とする請求項２に記載の方法。
  5. 工程ａ）が、ボンディング工程の後に、スマート・カット(Smart-Cut:登録商標)法、薄肉化すべきウエハ内の埋込多孔層のレベルでの分離、一層に対する横方向への選択的化学浸食処理、ラッピング、研磨、化学−機械的研磨処理(ＣＭＰ)、化学エッチング、及び摩滅処理のうちのいずれかによって２枚のウエハの一方を薄肉化することにより、この薄肉化されたウエハを前記保護層とその上の薄肉層のみからなる積層体にする工程を含むことを特徴とする請求項２〜４のいずれか１項に記載の方法。
  6. 工程ａ）によって製造される前記構造体がセミコンダクタ・オン・インシュレータ構造体であり、前記埋込層を該構造体の絶縁層の少なくとも一部とすることを特徴とする請求項５に記載の方法。
  7. 前記保護層も前記構造体の前記絶縁層の厚み内に含めることを特徴とする請求項６に記載の方法。
  8. 工程ａ）によって製造される前記構造体が脆弱ゾーンを有することを特徴とする請求項１〜７のいずれか１項に記載の方法。
  9. 前記脆弱ゾーンが２つの層の間の界面であり、この２つの層の少なくとも一方が粗い表面を有することを特徴とする請求項８に記載の方法。
  10. 工程ａ）が、前記ボンディング工程の前に、２枚のウエハの内の一方の接合面上に化学的粗面化処理によって脆弱ゾーンを形成する工程を含むことを特徴とする請求項２〜７のいずれか１項に記載の方法。
  11. 前記埋込層がSiO2からなることを特徴とする請求項１〜１０のいずれか１項に記載の方法。
  12. 前記埋込層がSiO2からなり、工程ａ）内で接合対象の２枚のウエハの一方のシリコン表面を酸化処理することによって該埋込層を形成することを特徴とする請求項２〜１０のいずれか１項に記載の方法。
  13. 工程ｂ）で用いる前記化学種がフッ化水素酸を含有することを特徴とする請求項１１又は１２に記載の方法。
  14. 前記保護層が窒化物材料からなることを特徴とする請求項１１〜１３のいずれか１項に記載の方法。
  15. 前記保護層が窒化物からなり、工程ａ）内で接合対象の２枚のウエハの一方の接合面に窒化物を堆積することによって該保護層を形成することを特徴とする請求項２〜１４のいずれか１項に記載の方法。
  16. 前記保護層がSi3N4からなることを特徴とする請求項１４又は１５に記載の方法。
  17. 薄層分離可能な積層構造体の製造における請求項８〜１０のいずれか１項に記載の方法の使用。
  18. セミコンダクタ・オン・インシュレータ積層構造体の製造における請求項６又は７に記載の方法の使用。
JP2006521625A 2003-07-30 2004-07-29 耐化学処理保護層を有する積層構造体の製造法 Pending JP2007500436A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0309380A FR2858461B1 (fr) 2003-07-30 2003-07-30 Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
PCT/FR2004/002040 WO2005013338A2 (fr) 2003-07-30 2004-07-29 Realisation d’une structure comprenant une couche protegeant contre des traitements chimiques

Publications (1)

Publication Number Publication Date
JP2007500436A true JP2007500436A (ja) 2007-01-11

Family

ID=34043671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006521625A Pending JP2007500436A (ja) 2003-07-30 2004-07-29 耐化学処理保護層を有する積層構造体の製造法

Country Status (7)

Country Link
US (1) US7169683B2 (ja)
EP (1) EP1649509A2 (ja)
JP (1) JP2007500436A (ja)
KR (1) KR100751619B1 (ja)
CN (1) CN100401499C (ja)
FR (1) FR2858461B1 (ja)
WO (1) WO2005013338A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507918A (ja) * 2006-10-27 2010-03-11 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
JP2011510507A (ja) * 2008-01-21 2011-03-31 エス オー イ テク シリコン オン インシュレータ テクノロジース 複合構造上でエピタキシーによって成長する層の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235461B2 (en) * 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
ATE441206T1 (de) * 2004-12-28 2009-09-15 Soitec Silicon On Insulator Verfahren zum erhalten einer dünnen schicht mit einer geringen dichte von líchern
US7678668B2 (en) * 2007-07-04 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
JP6248458B2 (ja) * 2013-08-05 2017-12-20 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517047A (en) * 1992-07-28 1996-05-14 Harris Corporation Bonded wafer processing
JPH11111839A (ja) * 1997-10-01 1999-04-23 Denso Corp 半導体基板およびその製造方法
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2000124091A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2000195873A (ja) * 1998-12-25 2000-07-14 Kyocera Corp 化合物半導体装置およびその製造法
JP2000315727A (ja) * 1999-03-02 2000-11-14 Rohm Co Ltd 半導体装置の製造方法
FR2835096A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
US6004865A (en) * 1993-09-06 1999-12-21 Hitachi, Ltd. Method of fabricating multi-layered structure having single crystalline semiconductor film formed on insulator
US5882532A (en) * 1996-05-31 1999-03-16 Hewlett-Packard Company Fabrication of single-crystal silicon structures using sacrificial-layer wafer bonding
CA2225131C (en) * 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6410938B1 (en) * 2001-04-03 2002-06-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
US6902656B2 (en) * 2002-05-24 2005-06-07 Dalsa Semiconductor Inc. Fabrication of microstructures with vacuum-sealed cavity
US6979630B2 (en) * 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
FR2858461B1 (fr) * 2003-07-30 2005-11-04 Soitec Silicon On Insulator Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
FR2866983B1 (fr) * 2004-03-01 2006-05-26 Soitec Silicon On Insulator Realisation d'une entite en materiau semiconducteur sur substrat
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US7087134B2 (en) * 2004-03-31 2006-08-08 Hewlett-Packard Development Company, L.P. System and method for direct-bonding of substrates

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517047A (en) * 1992-07-28 1996-05-14 Harris Corporation Bonded wafer processing
JPH11111839A (ja) * 1997-10-01 1999-04-23 Denso Corp 半導体基板およびその製造方法
JP2000030995A (ja) * 1998-07-07 2000-01-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP2000124091A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP2000195873A (ja) * 1998-12-25 2000-07-14 Kyocera Corp 化合物半導体装置およびその製造法
JP2000315727A (ja) * 1999-03-02 2000-11-14 Rohm Co Ltd 半導体装置の製造方法
FR2835096A1 (fr) * 2002-01-22 2003-07-25 Soitec Silicon On Insulator Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507918A (ja) * 2006-10-27 2010-03-11 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
JP2011510507A (ja) * 2008-01-21 2011-03-31 エス オー イ テク シリコン オン インシュレータ テクノロジース 複合構造上でエピタキシーによって成長する層の製造方法

Also Published As

Publication number Publication date
US20050026391A1 (en) 2005-02-03
CN100401499C (zh) 2008-07-09
CN1833315A (zh) 2006-09-13
FR2858461B1 (fr) 2005-11-04
FR2858461A1 (fr) 2005-02-04
KR100751619B1 (ko) 2007-08-22
WO2005013338A2 (fr) 2005-02-10
KR20060033917A (ko) 2006-04-20
US7169683B2 (en) 2007-01-30
EP1649509A2 (fr) 2006-04-26
WO2005013338A3 (fr) 2005-06-30

Similar Documents

Publication Publication Date Title
US20210183642A1 (en) Polycrystalline ceramic substrate and method of manufacture
JP5479680B2 (ja) 半導体基板上に半導体構造物を製造する方法
US6991995B2 (en) Method of producing a semiconductor structure having at least one support substrate and an ultrathin layer
KR100991395B1 (ko) 제어된 기계적 강도를 가진 분리가능 구조물 및 동 구조물을 생산하는 방법
US7713369B2 (en) Detachable substrate or detachable structure and method for the production thereof
US8481409B2 (en) Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate
KR101185426B1 (ko) 복합 트리밍 방법
US8754505B2 (en) Method of producing a heterostructure with local adaptation of the thermal expansion coefficient
US20090233079A1 (en) Techniques for Layer Transfer Processing
KR101401580B1 (ko) 기판 벽개 방법
US8505197B2 (en) Methods of fabricating multilayer substrates
US20140374924A1 (en) Heterogeneous Integration Process Incorporating Layer Transfer in Epitaxy Level Packaging
US7122095B2 (en) Methods for forming an assembly for transfer of a useful layer
CN101351879A (zh) 制造具体是由硅制成的板状可拆卸结构的方法以及该方法的应用
JP4987470B2 (ja) 自立を誘発することによって薄肉化された極薄層の製造方法
KR20120117843A (ko) 다층 결정질 구조물의 제조 방법
JP2007500436A (ja) 耐化学処理保護層を有する積層構造体の製造法
CN113924643A (zh) 一种超薄集成芯片及其制造方法
WO2011018780A1 (en) A process for manufacturing a hybrid substrate
CN115547814B (zh) 半导体结构及其制造方法、芯片
KR100713344B1 (ko) 반도체소자의 제조 방법
KR20220156844A (ko) 적층 구조체를 생성하기 위한 프로세스
WO2002023595A3 (en) A method for forming a semiconductor device, and a semiconductor device formed by the method

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100512

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100811

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100818

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100913

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100927

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101012

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110727

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110727