JP6007806B2 - Ｃｍｏｓコンパレータ - Google Patents

Description

本発明は、チャタリングの発生を防止したＣＭＯＳコンパレータに関する。

コンパレータは、２つの入力を比較し、一般には高電圧（Ｈ）と低電圧（Ｌ）の２値を出力する回路である。この２つの入力が微小な差であっても、増幅されて、出力では高電圧（Ｈ）と低電圧（Ｌ）の差が大きな値となっている。差動増幅器は増幅度が極大で、さらにコンパレータでは出力を負帰還しない。このため、チャッタリングが起こりやすい。したがって、コンパレータのチャタリング防止は極めて重要な事項である。従来、コンパレータにはヒステリシス機能を付与することで対応しており、これが必須である。２つの入力のうち、一方を入力電圧とし、他方を基準電圧として利用するのが一般的であるが、ヒステリシスを確保していないコンパレータは基準電圧もしくは入力電圧が（１）外部ノイズ、（２）他のブロックからのノイズにより、電位ゆれが発生する。その電位ゆれが要因で図９に示すように、コンパレータの出力にチャタリングが発生する。

図９は、従来のＣＭＯＳコンパレータの一例を示した説明図で、図９（ａ）は、反転入力ＩＮＮと、非反転入力ＩＮＰを有する差動増幅回路によるＣＭＯＳコンパレータ、図９（ｂ）は、ノイズによる電位ゆれを起こした入力電圧Ｖｉｎと、それによるチャタリングが発生したコンパレータの出力電圧Ｖｏｕｔを時間経過で示す。反転入力ＩＮＮに印加された入力電圧Ｖｉｎの電圧ゆれによる、基準電圧Ｖｒｅｆに対する上下の変化が、出力電圧Ｖｏｕｔの立ち上がり、立下りの変化となり、チャタリングが発生する様子を示している。

図１０（ａ）は、チャタリングを防止した従来のＣＭＯＳコンパレータの一例を示した説明図である。図１０（ｂ）は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔとの間でおこるヒステリシス現象を模式的に示した説明図である。前記のようなチャタリングを防止するため、入力電圧Ｖｉｎと非反転入力ＩＮＰ間に抵抗Ｒ１を挿入し、非反転入力ＩＮＰと出力Ｖｏｕｔとの間に抵抗Ｒ２を挿入して成るヒステリシス回路を追加している。

図１０（ａ）、（ｂ）で、コンパレータの入力電圧が低電圧Ｌから高電圧Ｈに変わるときの、入力電圧Ｖｉｎの検知電圧（閾値）をＶｔｈ、高電圧Ｈから低電圧Ｌに変わるときの、入力電圧Ｖｉｎの検知電圧（閾値）をＶｔｌとする。入力端子より抵抗Ｒ１に流れる電流をＩとすれば、差動増幅器の入力インピーダンスが極大であることから、抵抗Ｒ２に流れる電流もＩとなる。また、増幅度が極大であることから、非反転入力ＩＮＰは、基準電圧Ｖｒｅｆとなる。

コンパレータが低電圧Ｌから高電圧Ｈに変わるときの、直前に流れる電流は、抵抗Ｒ１、抵抗Ｒ２について、それぞれ
Ｉ＝（Ｖｔｈ−Ｖｒｅｆ）／Ｒ１＝（Ｖｒｅｆ−Ｌ）／Ｒ２
となる。したがって、
Ｖｔｈ＝（１＋Ｒ１／Ｒ２）Ｖｒｅｆ−（Ｒ１／Ｒ２）Ｌ
となる。

同様に、コンパレータが高電圧Ｈから低電圧Ｌに変わるときの、直前に流れる電流は、抵抗Ｒ１、抵抗Ｒ２について、それぞれ
Ｉ＝（Ｖｔｌ−Ｖｒｅｆ）／Ｒ１＝（Ｖｒｅｆ−Ｈ）／Ｒ２
となる。したがって、
Ｖｔｌ＝（１＋Ｒ１／Ｒ２）Ｖｒｅｆ−（Ｒ１／Ｒ２）Ｈ
これから、ヒステリシス幅は、
（Ｖｔｈ−Ｖｔｌ）＝（Ｒ１／Ｒ２）（Ｈ−Ｌ）
となる。

これを用いて、具体的に算出するために、図１０（ａ）のコンパレータのＶＤＤ（上記のＨと等しい）＝３．００Ｖ、ＶＳＳ（上記のＬと等しい）＝０．００Ｖ、Ｖｒｅｆ＝１．５０Ｖ、Ｒ１＝１ｋΩ、Ｒ２＝１０ｋΩと例示する。
コンパレータのヒステリシス電圧幅は、
ヒステリシス電圧幅＝Ｒ１／Ｒ２＊（ＶＤＤ−ＶＳＳ）
より算出し、０．３Ｖとなる。また、”Ｌｏｗ”⇒”Ｈｉ”、 ”Ｈｉ”⇒”Ｌｏｗ”の検知電圧はそれぞれ、
”Ｌｏｗ”⇒”Ｈｉ”の検知電圧＝Ｖｒｅｆ＋０．３Ｖ／２＝１．６５Ｖ
”Ｈｉ”⇒”Ｌｏｗ”の検知電圧＝Ｖｒｅｆ−０．３Ｖ／２＝１．３５Ｖ
となる。

特開平５−２９１８９９号公報

このように、図１０に示すコンパレータではＬｏｗ”⇒”Ｈｉ”、”Ｈｉ”⇒”Ｌｏｗ”の検知（閾値）電圧が異なる（ヒステリシス幅を持っている）為、ヒステリシスを確保しつつ、検知電圧をＬｏｗ”⇒”Ｈｉ”、”Ｈｉ”⇒”Ｌｏｗ”で同じ値に設定したい場合には使用出来ない。

また、コンパレータの基準電圧もしくは入力電圧の電位ゆれ幅を想定するのは難しく設計者の長年の経験により電位ゆれ幅を推定し、コンパレータのヒステリシス電圧幅を設定する場合が多い。その為、想定より電位ゆれ幅が大きい場合は、図１１に示すようにヒステリシス電圧幅を超えるとチャタリングを起こしてしまい、回路修正/レイアウト修正が必要となり、ＣＭＯＳウェハプロセス用のマスクの修正まで必要となる為設計費用が増加する。

本発明のＣＭＯＳコンパレータは、このような問題を解決するもので、検知電圧が同じで、チャッタリングのないＣＭＯＳコンパレータを提供することを課題とする。

本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
反転入力と、非反転入力を有する差動増幅回路を含むＣＭＯＳコンパレータにおいて、非反転入力には、プルアップ素子と、出力電圧の高低に対応してＯＦＦ、ＯＮするスイッチを介して入力信号の端子とが接続され、反転入力には、プルダウン素子と、出力電圧の高低に対応してＯＦＦ、ＯＮするスイッチを介して基準電圧端子と、が接続されたことを特徴とするＣＭＯＳコンパレータとしたものである。

本発明の請求項２の発明は、
反転入力と、非反転入力を有する差動増幅回路を含むＣＭＯＳコンパレータにおいて、非反転入力には、プルダウン素子と、出力電圧の高低に対応してＯＮ、ＯＦＦするスイッチを介して入力信号の端子とが接続され、反転入力には、プルアップ素子と、出力電圧の高
低に対応してＯＮ、ＯＦＦするスイッチを介して基準電圧端子と、が接続されたことを特徴とするＣＭＯＳコンパレータとしたものである。

本発明の請求項３の発明は、
差動増幅回路の定電流ＭＯＳトランジスタが、活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続され、出力端子が、反転活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続されたことを特徴とする請求項１に記載のＣＭＯＳコンパレータとしたものである。

本発明の請求項４の発明は、
差動増幅回路の定電流ＭＯＳトランジスタが、活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続され、出力端子が、反転活性化信号でＯＮとなるＰＭＯＳトランジスタ素子を経由して電源に接続されたことを特徴とする請求項２に記載のＣＭＯＳコンパレータとしたものである。

本発明の請求項５発明は、
請求項３に記載のＣＭＯＳコンパレータと、請求項４に記載のＣＭＯＳコンパレータと、を有し、両ＣＭＯＳコンパレータの入力信号と基準電圧とはそれぞれ同じ信号とし、活性化信号はそれぞれ異なる信号とすることを特徴とするＣＭＯＳコンパレータとしたものである。

本発明の請求項６の発明は、
プルアップ素子とプルダウン素子とが、抵抗素子であることを特徴とする請求項１〜５のいずれかに記載のＣＭＯＳコンパレータとしたものである。

本発明の請求項７の発明は、
プルアップ素子とプルダウン素子とが、出力電圧または反転出力電圧でＯＮとなるＭＯＳトランジスタ素子であることを特徴とする請求項１〜５のいずれかに記載のＣＭＯＳコンパレータとしたものである。

本発明の請求項８の発明は、
スイッチが、ＮＭＯＳトランジスタ素子とＰＭＯＳトランジスタ素子とを並列接続したトランスファゲートであることを特徴とする請求項１〜７のいずれかに記載のＣＭＯＳコンパレータとしたものである。

本発明の請求項９の発明は、
差動増幅回路に換えて、オペアンプを用いたことを特徴とする請求項１〜８のいずれかに記載のＣＭＯＳコンパレータとしたものである。

本発明のＣＭＯＳコンパレータは、このような構成であるので、検知電圧が同じで、チャッタリングのないＣＭＯＳコンパレータとすることができる。

本発明のＣＭＯＳコンパレータの第一の実施形態を示す説明図である。 本発明の第一の実施形態の回路の動作を説明する図で、図（ａ）は、入力電圧の時間変化、（ｂ）は出力電圧の時間変化を示す。 本発明のＣＭＯＳコンパレータの第二の実施形態を示す説明図である。 本発明の第一の実施形態のＣＭＯＳコンパレータのプルアップ素子、プルダウン素子の例を示した説明図である。 本発明のＣＭＯＳコンパレータの第三の実施形態を示す説明図である。 本発明のＣＭＯＳコンパレータの第四の実施形態を示す説明図である。 本発明のＣＭＯＳコンパレータの第五の実施形態を示す説明図である。 図７に示すコンパレータの動作を示す説明図である。 従来のＣＭＯＳコンパレータの一例を示した説明図で、（ａ）は、差動増幅回路によるＣＭＯＳコンパレータ、（ｂ）は、入力電圧と、チャタリングが発生したコンパレータの出力電圧を時間経過で示す説明図である。 チャタリングを防止した従来のＣＭＯＳコンパレータの一例を示した説明図である。 ヒステリシス電圧幅を超えて発生したチャタリングの一例を示した説明図である。

以下本発明を実施するための形態につき説明する。

本発明のＣＭＯＳコンパレータは、反転入力と、非反転入力を有する基本の差動増幅回路を含む。

図１は、本発明のＣＭＯＳコンパレータの第一の実施形態を示す説明図である。図で、非反転入力のノードＡには、プルアップ素子（図ではプルアップ抵抗）Ｒ１と、出力電圧Ｖｏｕｔの高低に対応してＯＦＦ、ＯＮするスイッチＳＷ１を介して入力信号Ｖｉｎの端子と、が接続され、反転入力のノードＢには、プルダウン素子（図ではプルダウン抵抗）Ｒ２と、出力電圧Ｖｏｕｔの高低に対応してＯＦＦ、ＯＮするスイッチＳＷ２を介して基準電圧Ｖｒｅｆの端子と、が接続されている。スイッチとしては、ＮＭＯＳトランジスタ素子とＰＭＯＳトランジスタ素子とを並列接続したトランスファゲートを例示できる。図１（ｂ）に示すように、ＰＭＯＳトランジスタ素子に出力電圧を印加し、ＮＭＯＳトランジスタ素子にインバータを経由して出力電圧を印加することで、出力電圧Ｖｏｕｔの高低に対応してＯＦＦ、ＯＮするスイッチとすることができる。

第一の実施形態の回路の動作を説明する。図２はこの回路の入出力の時間変化を示した説明図で、図（ａ）は、入力電圧の時間変化、（ｂ）は出力電圧の時間変化を示す。入力電圧Ｖｉｎが低電圧で、基準電圧Ｖｒｅｆよりも低い場合（図の動作タイミング（１）Ｖｉｎ≦Ｖｒｅｆの場合）、出力電圧Ｖｏｕｔも低電圧であるから両スイッチＳＷ１、ＳＷ２共、ＯＮ状態である。このため、ノードＡには入力電圧Ｖｉｎが供給され、ノードＢには基準電圧Ｖｒｅｆが供給される。この状態から図２（ａ）に示すように、入力電圧Ｖｉｎが上昇した場合、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆを超えた時点で、出力電圧Ｖｏｕｔは高電圧ＶＤＤとなる。一旦このように状態が変化すると、出力電圧Ｖｏｕｔが高電圧ＶＤＤであるから両スイッチＳＷ１、ＳＷ２共、ＯＦＦ状態となり、切断する。そして、ノードＡにはプルアップ抵抗が接続されているので、高電圧状態が保たれ、ノードＢはプルダウン抵抗が接続されているので、基準電圧以下の電圧が保たれている。したがってこの状態では、図２（ａ）に示すように、入力電圧や基準電圧が変動しチャタリングを起こ
しても、出力電圧は高電圧ＶＤＤが保たれる。

第一の実施形態では、入力電圧が低電圧から高電圧に変化する場合に検知可能であるが、第二の実施形態は入力電圧が高電圧から低電圧に変化する場合に検知可能である。図３は、本発明のＣＭＯＳコンパレータの第二の実施形態を示す説明図である。図で、非反転入力のノードＡには、プルダウン素子（図ではプルダウン抵抗）Ｒ３と、出力電圧Ｖｏｕｔの高低に対応してＯＮ、ＯＦＦするスイッチＳＷ３を介して入力信号Ｖｉｎの端子と、が接続され、反転入力のノードＢには、プルアップ素子（図ではプルアップ抵抗）Ｒ４と、出力電圧Ｖｏｕｔの高低に対応してＯＮ、ＯＦＦするスイッチＳＷ４を介して基準電圧Ｖｒｅｆの端子と、が接続されている。スイッチとしては、ＮＭＯＳトランジスタ素子とＰＭＯＳトランジスタ素子とを並列接続したトランスファゲートを例示できる。図３（ｂ）に示すように、ＮＭＯＳトランジスタ素子に出力電圧を印加し、ＰＭＯＳトランジスタ素子にインバータを経由して出力電圧を印加することで、出力電圧Ｖｏｕｔの高低に対応してＯＮ、ＯＦＦするスイッチとすることができる。

第二の実施形態の回路の動作を説明する。入力電圧Ｖｉｎが高電圧で、基準電圧Ｖｒｅｆよりも高い場合、出力電圧Ｖｏｕｔも高電圧であるから両スイッチＳＷ３、ＳＷ４共、ＯＮ状態である。このため、ノードＡには入力電圧Ｖｉｎが供給され、ノードＢには基準電圧Ｖｒｅｆが供給される。この状態から、入力電圧Ｖｉｎが下降した場合、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより低下した時点で、出力電圧Ｖｏｕｔは低電圧ＶＳＳとなる。一旦このように状態が変化すると、出力電圧Ｖｏｕｔが低電圧ＶＳＳであるから両スイッチＳＷ３、ＳＷ４共、ＯＦＦ状態となり、切断する。そして、ノードＡにはプルダウン抵抗が接続されているので、低電圧状態が保たれ、ノードＢはプルアップ抵抗が接続されているので、高電圧が保たれている。したがってこの状態では、入力電圧や基準電圧が変動しチャタリングを起こしても、出力電圧は低電圧が保たれる。

以上の実施形態中のプルアップ素子、プルダウン素子としては、プルアップ抵抗や、プルダウン抵抗を例示して説明したが、出力電圧または反転出力電圧でＯＮとなるＭＯＳトランジスタ素子を使用することもできる。これを以下に例示する。

図４は、第一の実施形態のＣＭＯＳコンパレータのプルアップ素子、プルダウン素子を、それぞれＭＯＳトランジスタ素子ＭＯＳ２、ＭＯＳ３で構成した回路である。プルアップ素子としてのＭＯＳトランジスタ素子ＭＯＳ２は、ゲートに出力電圧を反転した信号を入力している。これは、スイッチＳＷ１が、出力電圧が高電圧になったときに切断するので、そのときＭＯＳ２をプルアップし、出力電圧が低電圧のときは、ＭＯＳ２は、非活性ＯＦＦとなる構成としている。プルダウン素子としてのＭＯＳトランジスタ素子ＭＯＳ３は、ゲートに出力電圧を入力している。これは、スイッチＳＷ２が、出力電圧が高電圧になったときに切断するので、そのときＭＯＳ３をプルダウンし、出力電圧が低電圧のときは、ＭＯＳ３は、非活性ＯＦＦとなる構成としている。したがって、スイッチＳＷ１、ＳＷ２がＯＮのときに、余分な電流が流れず、抵抗を利用したときよりも有利である。第二の実施形態でも、同様に利用できる。

図５は、本発明のＣＭＯＳコンパレータの第三の実施形態を示す説明図である。本実施形態は、第一の実施形態のＣＭＯＳコンパレータに対し、差動増幅回路の定電流ＭＯＳトランジスタＭＯＳ１が、活性化信号ＥＮ１でＯＮとなるＮＭＯＳトランジスタ素子ＭＯＳ４を経由して接地ＶＳＳに接続され、出力端子Ｖｏｕｔ１が、反転活性化信号でＯＮとなるＮＭＯＳトランジスタ素子ＭＯＳ５を経由して接地ＶＳＳに接続されている。ＣＭＯＳコンパレータのプルアップ素子、プルダウン素子は、それぞれＭＯＳトランジスタ素子ＭＯＳ２、ＭＯＳ３で構成されている。

このような回路で、活性化信号ＥＮ１を入力すると、ＮＭＯＳトランジスタ素子ＭＯＳ４、ＭＯＳ５がそれぞれＯＮ、ＯＦＦとなり、第一の実施形態の回路と等しくなるので、入力電圧Ｖｉｎが低電圧から高電圧に変化して出力電圧Ｖｏｕｔ１が高電圧に変化する機能を有するようになる。入力電圧と出力電圧が高電圧になってから、反転活性化信号を入力、すなわち活性化信号ＥＮ１を反転すると、ＮＭＯＳトランジスタ素子ＭＯＳ４、ＭＯＳ５がそれぞれＯＦＦ、ＯＮとなり、出力電圧Ｖｏｕｔ１が接地電圧ＶＳＳに低下する。また、定電流源が切り離され、差動対が浮いた状態になる。スイッチＳＷ１、ＳＷ２がＯＮ状態となり、リセットされた状態になる。したがって、再び活性化信号ＥＮ１の入力により、低電圧から高電圧に変化して出力電圧Ｖ１が高電圧に変化する機能を有するようになる。

このように本実施形態では、活性化信号により、スタンバイ⇒アクティブ状態、アクティブ状態⇒スタンバイ状態に切り替え可能となる。すなわち、コンパレータの検知電圧がいつでも初期状態に戻す事が可能となる。

図６は、本発明のＣＭＯＳコンパレータの第四の実施形態を示す説明図である。本実施形態は、第二の実施形態のＣＭＯＳコンパレータに対し、差動増幅回路の定電流ＭＯＳトランジスタＭＯＳ６が、活性化信号ＥＮ２でＯＮとなるＮＭＯＳトランジスタ素子ＭＯＳ９を経由して接地ＶＳＳに接続され、出力端子Ｖｏｕｔ２が、反転活性化信号でＯＮとなるＰＭＯＳトランジスタ素子ＭＯＳ１０を経由して電源ＶＤＤに接続されている。ＣＭＯＳコンパレータのプルアップ素子、プルダウン素子は、それぞれＭＯＳトランジスタ素子ＭＯＳ８、ＭＯＳ７で構成されている。

このような回路で、活性化信号ＥＮ２を入力すると、ＮＭＯＳトランジスタ素子ＭＯＳ９がそれぞれＯＮ、ＰＭＯＳトランジスタ素子ＭＯＳ１０がＯＦＦとなり、第二の実施形態の回路と等しくなるので、入力電圧が高電圧から低電圧に変化して出力電圧が低電圧に変化する機能を有するようになる。入力電圧と出力電圧が低電圧になってから、反転活性化信号を入力、すなわち活性化信号ＥＮ２を反転すると、ＮＭＯＳトランジスタ素子ＭＯＳ９がＯＦＦ、ＰＭＯＳトランジスタ素子ＭＯＳ１０がＯＮとなり、出力電圧が電源電圧ＶＤＤに昇圧する。また、定電流源が切り離され、差動対が浮いた状態になる。スイッチＳＷ３、ＳＷ４がＯＮ状態となり、リセットされた状態になる。したがって、再び活性化信号ＥＮ２の入力により、高電圧から低電圧に変化して出力電圧Ｖｏｕｔ２が低電圧に変化する機能を有するようになる。

このように本実施形態では、第三の実施形態と同様に、活性化信号により、スタンバイ⇒アクティブ状態、アクティブ状態⇒スタンバイ状態に切り替え可能となる。すなわち、コンパレータの検知電圧がいつでも初期状態に戻す事が可能となる。

図７は、本発明のＣＭＯＳコンパレータの第五の実施形態を示す説明図である。本実施形態のＣＭＯＳコンパレータは、第三の実施形態のＣＭＯＳコンパレータ（１）と、第四の実施形態のＣＭＯＳコンパレータ（２）と、を有し、両ＣＭＯＳコンパレータの入力信号Ｖｉｎと基準電圧Ｖｒｅｆとはそれぞれ同じ信号とし、活性化信号ＥＮ１、ＥＮ２はそれぞれ異なる信号とする構成である。

本願発明の実施形態一〜四の例では、コンパレータの入力電圧が片側（Ｌｏｗ⇒ＨｉもしくはＨｉ⇒Ｌｏｗ）のみ検知可能である。本実施形態は、図７で例示するように２つのコンパレータ（１）、（２）を有することにより、両側検知が可能となる。

本実施形態のコンパレータの動作を説明する。図７に示すコンパレータの動作を図８に示す。

まず、第三の実施形態のＣＭＯＳコンパレータ（１）と、第四の実施形態のＣＭＯＳコンパレータ（２）とに入力されるそれぞれの活性化信号ＥＮ１、ＥＮ２を共に低電圧ＶＳＳとする。

このとき、ＣＭＯＳコンパレータ（１）では、ＭＯＳ４がＯＦＦで、差動対が浮き、ＭＯＳ５がＯＮで出力電圧Ｖｏｕｔ１が低電圧ＶＳＳとなる。この結果スイッチＳＷ１、ＳＷ２は共にＯＮとなり、ノードＡは、入力電圧Ｖｉｎが接続され、低電圧、ノードＢは基準電圧Ｖｒｅｆとなっている。

ＣＭＯＳコンパレータ（２）では、ＭＯＳ９がＯＦＦで、差動対が浮き、ＭＯＳ１０がＯＮで出力電圧Ｖｏｕｔ２が高電圧となる。この結果スイッチＳＷ３、ＳＷ４は共にＯＮとなり、ノードＣは、入力電圧Ｖｉｎが接続され、低電圧、ノードＤは基準電圧Ｖｒｅｆとなっている。

次に、ＣＭＯＳコンパレータ（１）の活性化信号ＥＮ１を高電圧とし、アクティブ状態とする。その後入力電圧Ｖｉｎを上昇させる。ＣＭＯＳコンパレータ（１）では、低電圧から高電圧への移行状態で、第三の実施形態と同様の動作となり、入力電圧Ｖｉｎ、ノードＡがＶｒｅｆを超えた時点で出力電圧Ｖｏｕｔ１が高電圧となる。ノードＢは、プルダウン素子のトランジスタＭＯ３がＯＮし、基準電圧から低電圧となる。ノードＡは、プルアップ素子ＭＯＳ２により高電圧が維持される。ＣＭＯＳコンパレータ（２）では、活性化信号ＥＮ２は低電圧のままであるので、ノードＣが入力電圧Ｖｉｎの変化にしたがって、高電圧となるが、コンパレータとしてはまだ非活性状態でスタンバイ状態である。
次に、活性化信号ＥＮ１を反転して低電圧にし、活性化信号ＥＮ２を高電圧にし、入力電圧を低下し始める。ＣＭＯＳコンパレータ（１）は、直ちにスタンバイ状態になり、ＭＯＳ４がＯＦＦで、差動対が浮き、ＭＯＳ５がＯＮで出力電圧Ｖｏｕｔ１が低電圧ＶＳＳとなる。スイッチＳＷ１、ＳＷ２は共にＯＮとなり、ノードＡは、入力電圧Ｖｉｎが接続され、低電圧、ノードＢは基準電圧Ｖｒｅｆに戻る。ＣＭＯＳコンパレータ（２）はアクティブ状態となり、ＭＯＳ９がＯＮで、差動対が接続され、ＭＯＳ１０がＯＦＦで出力電圧Ｖｏｕｔ２が高電圧を維持される。この結果スイッチＳＷ３、ＳＷ４は共にＯＮと維持される。この状態でノードＣは、入力電圧Ｖｉｎが接続されているので、徐々に低電圧となり、基準電圧を下回った時に出力電圧Ｖｏｕｔ２は低電圧となる。ノードＤはプルアップされ、高電圧となっている。

次に、活性化信号ＥＮ２を低電圧にすることにより、前記の最初の状態に戻る。

このように、入力が立ち上がり（”Ｌｏｗ”⇒”Ｈｉ”）に対しては、出力電圧Ｖｏｕｔ１を、立下り（”Ｈｉ”⇒”Ｌｏｗ”）に対しては出力電圧Ｖｏｕｔ２を採用することにより入力電圧の立ち上がり、立下り変化（”Ｌｏｗ”⇒”Ｈｉ”、 ”Ｈｉ”⇒”Ｌｏｗ”）に対応するＣＭＯＳコンパレータとすることができる。

本発明のＣＭＯＳコンパレータは、以上に例示したように、プルアップ素子とプルダウン素子とを、抵抗素子とすることができる。また、出力電圧または反転出力電圧でＯＮとなるＭＯＳトランジスタ素子とすることもできる。この場合は、スタンバイ状態ではプルアップ素子とプルダウン素子への電流が遮断され、優位である。

また、本願発明のＣＭＯＳコンパレータでは、以上のような作用、効果は、差動増幅器に換えて、オペアンプを用いた構成にしても得られる。

以上のように本願のＣＭＯＳコンパレータは、入力の立ち上がり（”Ｌｏｗ”⇒”Ｈｉ
”）、立下り（”Ｌｏｗ”⇒”Ｈｉ”）、あるいは両変化（”Ｌｏｗ”⇒”Ｈｉ”、 ”Ｈｉ”⇒”Ｌｏｗ”）に対してチャタリングを防止できる。また、基準電圧を検知電圧とすることができるので、入力の立ち上がり（”Ｌｏｗ”⇒”Ｈｉ”）、立下り（”Ｌｏｗ”⇒”Ｈｉ”）、あるいは両変化（”Ｌｏｗ”⇒”Ｈｉ”、 ”Ｈｉ”⇒”Ｌｏｗ”）の検知電圧を同じ値とすることができる。

Ｖｉｎ・・・入力電圧
Ｖｒｅｆ・・・基準電圧
Ｖｏｕｔ・・・出力電圧
Ｖｂｉａｓ・・・定電流用バイアス電圧
ＩＮＰ・・・非反転入力
ＩＮＮ・・・反転入力
ＶＤＤ・・・電源電圧
ＶＳＳ・・・接地
Ｒ１、Ｒ２・・・抵抗
ＳＷ１、ＳＷ２・・・スイッチ

Claims (9)

1. 反転入力と、非反転入力を有する差動増幅回路を含むＣＭＯＳコンパレータにおいて、
   非反転入力には、プルアップ素子と、出力電圧の高低に対応してＯＦＦ、ＯＮするスイッチを介して入力信号の端子とが接続され、反転入力には、プルダウン素子と、出力電圧の高低に対応してＯＦＦ、ＯＮするスイッチを介して基準電圧端子と、が接続されたことを特徴とするＣＭＯＳコンパレータ。
2. 反転入力と、非反転入力を有する差動増幅回路を含むＣＭＯＳコンパレータにおいて、
   非反転入力には、プルダウン素子と、出力電圧の高低に対応してＯＮ、ＯＦＦするスイッチを介して入力信号の端子とが接続され、反転入力には、プルアップ素子と、出力電圧の高低に対応してＯＮ、ＯＦＦするスイッチを介して基準電圧端子と、が接続されたことを特徴とするＣＭＯＳコンパレータ。
3. 差動増幅回路の定電流ＭＯＳトランジスタが、活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続され、出力端子が、反転活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続されたことを特徴とする請求項１に記載のＣＭＯＳコンパレータ。
4. 差動増幅回路の定電流ＭＯＳトランジスタが、活性化信号でＯＮとなるＮＭＯＳトランジスタ素子を経由して接地に接続され、出力端子が、反転活性化信号でＯＮとなるＰＭＯＳトランジスタ素子を経由して電源に接続されたことを特徴とする請求項２に記載のＣＭＯＳコンパレータ。
5. 請求項３に記載のＣＭＯＳコンパレータと、請求項４に記載のＣＭＯＳコンパレータと、を有し、両ＣＭＯＳコンパレータの入力信号と基準電圧とはそれぞれ同じ信号とし、活性化信号はそれぞれ異なる信号とすることを特徴とするＣＭＯＳコンパレータ。
6. プルアップ素子とプルダウン素子とが、抵抗素子であることを特徴とする請求項１〜５のいずれかに記載のＣＭＯＳコンパレータ。
7. プルアップ素子とプルダウン素子とが、出力電圧または反転出力電圧でＯＮとなるＭＯＳトランジスタ素子であることを特徴とする請求項１〜５のいずれかに記載のＣＭＯＳコンパレータ。
8. スイッチが、ＮＭＯＳトランジスタ素子とＰＭＯＳトランジスタ素子とを並列接続したトランスファゲートであることを特徴とする請求項１〜７のいずれかに記載のＣＭＯＳコンパレータ。
9. 差動増幅回路に換えて、オペアンプを用いたことを特徴とする請求項１〜８のいずれかに記載のＣＭＯＳコンパレータ。

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