JP2011040581A - 静電容量素子及び共振回路 - Google Patents
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Abstract
【解決手段】第1電極21と、第2電極22と、第3電極23と、第4電極24と、第1誘電体部11と、第2誘電体部12と、第3誘電体部13とを備える静電容量素子10を提供する。第1電極21及び第4電極24は、一方の極性の信号が印加される電極とし、第2電極22及び第3電極23は、他方の極性の信号が印加される電極とする。また、第3電極23は、第2電極22と対向する位置に配置される。そして、第1誘電体部11は、第1電極21及び第2電極22間に設けられ、第2誘電体部12は、第2電極22及び第3電極23間に設けられ、第3誘電体部13は、第3電極23及び第4電極24間に設けられるように構成する。
【選択図】図1
Description
1.第1の実施形態:積層型容量素子の基本構成例
2.第2の実施形態:コンデンサを構成する一対の内部電極が誘電体層の厚さ方向において対向しない積層型容量素子の構成例
3.第3の実施形態:コンデンサを構成する一対の内部電極の各電極部の延在方向が互いに交差する積層型容量素子の構成例
4.第4の実施形態:本発明の積層型容量素子を備える非接触受信装置の構成例
[積層型容量素子の構成]
図1に、本発明の第1の実施形態に係る積層型容量素子(以下、積層型コンデンサという)の概略断面図を示す。なお、本実施形態の積層型コンデンサの構成は、入力信号の種類(交流または直流)及びその信号レベルに関係なく容量がほとんど変化しないコンデンサ(以下、定容量コンデンサという)だけでなく、可変容量コンデンサにも適用することができる。
次に、本実施形態の積層型コンデンサ10の作製方法の一例を簡単に説明する。まず、上述した誘電体材料からなるシート部材(厚さは、例えば2μm程度)を用意する。なお、このシート部材が、上述した第1誘電体層11〜第3誘電体層13及び下部誘電体層14のいずれかになる。
ここで、第1の実施形態の積層型コンデンサ10の効果を説明する前に、従来の積層型コンデンサ(比較例1)の構成について説明する。
上記第1の実施形態では、3つの誘電体層11〜13を介して、4つの内部電極21〜24を積層し、積層型コンデンサ10内部に2つの内部コンデンサを生成する例を説明したが、本発明はこれに限定されない。誘電体層及び内部電極の積層数は、例えば、用途、必要とする容量等を考慮して適宜増やすことができる。変形例1では、その一例について説明する。
上記第1の実施形態では、内部コンデンサを構成する一対の内部電極が誘電体層の厚さ方向において対向する積層型コンデンサの構成例について説明したが、本発明はこれに限定されない。内部コンデンサを構成する一対の内部電極が誘電体層の厚さ方向において対向しなくてもよい。第2の実施形態では、そのような構成例を説明する。
図8に、本発明の第2の実施形態に係る積層型コンデンサの概略断面図を示す。なお、本実施形態の積層型コンデンサの構成は、定容量コンデンサだけでなく、可変容量コンデンサにも適用することができる。
ここで、誘電体層を挟んで配置された一対の内部電極が誘電体層の厚さ方向において対向しないタイプの従来の積層型コンデンサ(例えば上記非特許文献1参照:比較例2)の構成について説明する。
上記第2の実施形態の積層型コンデンサ50(図8)では、内部コンデンサが形成されない第2電極62及び第3電極63間を第2誘電体層52のみで構成する例を説明したが、本発明はこれに限定されない。第2電極62及び第3電極63間を複数の誘電体層と、その複数の誘電体層間に設けられた内部電極とで構成してもよい。変形例2では、その一例について説明する。
上記第2の実施形態及び変形例2では、内部電極と誘電体層を交互に積層する例を説明したが、本発明はこれに限定されない。極性の異なる信号が印加される一対の内部電極を同一面に形成してもよい。変形例3では、その一例について説明する。
[電極間の位置ずれの影響]
上記第1及び第2の実施形態では、内部コンデンサを構成する一対の内部電極の電極部の延在方向が互いに平行である例を説明した。しかしながら、このような電極構成でより小さい容量の積層型コンデンサを作製する場合、一対の内部電極間の位置ずれによる特性への影響が大きくなる。そこで、ここでは、本実施形態の積層型コンデンサの構成を説明する前に、まず、内部電極間の位置ずれにより生じる問題を、図面を参照しながら具体的に説明する。
図20に、本発明の第3の実施形態に係る積層型コンデンサの概略断面図を示す。なお、本実施形態の積層型コンデンサの構成は、定容量コンデンサだけでなく、可変容量コンデンサにも適用することができる。
次に、本実施形態の積層型コンデンサ110の内部電極の設計概要を説明する。本実施形態の積層型コンデンサ110では、内部コンデンサを構成する一対の内部電極(例えば第1電極121及び第2電極122)は、誘電体層の厚さ方向において、一対の内部電極の電極部同士が交差する位置に配置される。
内部コンデンサを構成する一方の内部電極の電極部の延在方向と、他方の部内部電極の電極部の延在方向とが交差するタイプの積層型コンデンサの構成は、上記第3の実施形態の構成例に限定されない。変形例4では、そのようなタイプの積層型コンデンサにおいて、種々の変形例を説明する。なお、変形例4の積層型コンデンサの構成は、内部電極の構成を第3の実施形態と変えたこと以外は、第3の実施形態(図20及び図21)と同様とする。
図23に、変形例4−1の積層型コンデンサにおける、内部コンデンサを構成する一対の内部電極の概略構成を示す。なお、図23では、説明を簡略化するため、内部コンデンサを構成する一対の内部電極(上電極141及び下電極142)の各上面図と、誘電体層145の上面図とを重ねて示す。
図24に、変形例4−2の積層型コンデンサにおける、内部コンデンサを構成する一対の内部電極の概略構成を示す。なお、図24では、説明を簡略化するため、内部コンデンサを構成する一対の内部電極(上電極151及び下電極152)の各上面図と、誘電体層155の上面図とを重ねて示す。
図25に、変形例4−3の積層型コンデンサにおける、内部コンデンサを構成する一対の内部電極の概略構成を示す。なお、図25では、説明を簡略化するため、内部コンデンサを構成する一対の内部電極(上電極161及び下電極162)の各上面図と、誘電体層165の上面図とを重ねて示す。
図26に、変形例4−4の積層型コンデンサにおける、内部コンデンサを構成する一対の内部電極の概略構成を示す。なお、図26では、説明を簡略化するため、内部コンデンサを構成する一対の内部電極(上電極171及び下電極172)の各上面図と、誘電体層175の上面図とを重ねて示す。
上記第3の実施形態及び変形例4−1〜4−4では、誘電体層の長辺方向及び短辺方向の両方向において位置ずれを考慮した例を説明したが、本発明はこれに限定されない。例えば、上電極及び下電極の位置を位置合わせする装置及び製造プロセスによっては、x方向またはy方向の一方向の位置ずれが顕著である場合がある。このような場合には、上電極及び下電極間の位置ずれの影響はx方向またはy方向のみを考慮すればよい。変形例4−5では、y方向(誘電体層の短辺方向)にのみ位置ずれが顕著である場合に適用可能な積層型コンデンサの構成例を説明する。
第4の実施形態では、上述した本発明の積層型コンデンサを備える非接触受信装置の構成例を説明する。
本実施形態では、非接触受信装置として、非接触IC(Integrated Circuit)カードを例に挙げ説明する。図28に、本実施形態の非接触ICカードの受信系(復調系)回路部のブロック構成を示す。なお、図28では、説明を簡略するために、信号の送信系(変調系)回路部は省略している。送信系回路部の構成は、従来の非接触ICカード等と同様に
構成することができる。
Claims (8)
- 一方の極性の信号が印加される第1電極と、
他方の極性の信号が印加される第2電極と、
前記第2電極と対向する位置に配置され、且つ、前記他方の極性の信号が印加される第3電極と、
前記一方の極性の信号が印加される第4電極と、
前記第1電極及び前記第2電極間に設けられた第1誘電体部と、
前記第2電極及び前記第3電極間に設けられた第2誘電体部と、
前記第3電極及び前記第4電極間に設けられた第3誘電体部と
を備える静電容量素子。 - 前記第1誘電体部が一つの第1誘電体層で構成され、前記第1電極が前記第1誘電体層の一方の表面に形成され、且つ、前記第2電極が前記第1誘電体層の他方の表面に形成されており、
前記第1電極を前記第2電極の形成面に投影した際に、前記第1電極の投影パターンが、前記第2電極と重なり、
前記第3誘電体部が一つの第3誘電体層で構成され、前記第3電極が前記第3誘電体層の一方の表面に形成され、且つ、前記第4電極が前記第3誘電体層の他方の表面に形成されており、
前記第3電極を前記第4電極の形成面に投影した際に、前記第3電極の投影パターンが、前記第2電極と重なる
請求項1に記載の静電容量素子。 - 前記第1電極が、前記第1誘電体層の前記第1電極の形成面内における第1方向に延在した第1電極部を有し、
前記第2電極が、前記第1誘電体層の前記第2電極の形成面内における前記第1方向と交差する第2方向に延在した第2電極部を有し、
前記第3電極が、前記第3誘電体層の前記第3電極の形成面内における前記第2方向に延在した第3電極部を有し、
前記第4電極が、前記第3誘電体層の前記第4電極の形成面内における前記第1方向に延在した第4電極部を有する
請求項2に記載の静電容量素子。 - 前記第1誘電体部が一つの第1誘電体層で構成され、前記第1電極が前記第1誘電体層の一方の表面に形成され、且つ、前記第2電極が前記第1誘電体層の他方の表面に形成されており、
前記第1電極を前記第2電極の形成面に投影した際に、前記第1電極の投影パターンが、前記第2電極と重ならず、
前記第3誘電体部が一つの第3誘電体層で構成され、前記第3電極が前記第3誘電体層の一方の表面に形成され、且つ、前記第4電極が前記第3誘電体層の他方の表面に形成されており、
前記第3電極を前記第4電極の形成面に投影した際に、前記第3電極の投影パターンが、前記第2電極と重ならない
請求項1に記載の静電容量素子。 - 前記第2誘電体部が、少なくとも2つの前記誘電体層と、該2つの前記誘電体層間に形成され且つ前記他方の極性の信号が印加される第5電極とを有する
請求項1に記載の静電容量素子。 - 前記第1電極及び前記第2電極が、同一面に所定間隔離して形成され、前記第1誘電体部が、前記第1電極及び前記第2電極間に配置される前記第2誘電体部の一部であり、
前記第3電極及び前記第4電極が、同一面に所定間隔離して形成され、前記第3誘電体部が、前記第3電極及び前記第4電極間に配置される前記第2誘電体部の一部である
請求項1に記載の静電容量素子。 - 前記第1誘電体部及び前記第3誘電体部が強誘電体材料で形成され、外部から印加される制御信号に応じて容量が変化する
請求項1に記載の静電容量素子。 - 一方の極性の信号が印加される第1電極、他方の極性の信号が印加される第2電極、前記第2電極と対向する位置に配置され且つ前記他方の極性の信号が印加される第3電極、前記一方の極性の信号が印加される第4電極、前記第1電極及び前記第2電極間に設けられた第1誘電体部、前記第2電極及び前記第3電極間に設けられた第2誘電体部、並びに、前記第3電極及び前記第4電極間に設けられた第3誘電体部を有する静電容量素子を含む共振コンデンサと、
前記共振コンデンサに接続された共振コイルと
を備える共振回路。
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