JP2007151340A - 昇降圧型スイッチングレギュレータ - Google Patents
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Abstract
【解決手段】入力側切換回路3、出力側切換回路6及び検出回路7を備えることによって、降圧動作モードで作動している状態で、出力電圧Voutが低下した場合は、PWMコンパレータ5の出力信号ILXBがローレベルのパルス幅を増加して降圧用の第1のスイッチング素子M1のオン時間が長くなるようにすることで出力電圧Voutを上昇させるように作動し、第1のスイッチング素子M1を100%オンにしてもまだ不足の場合は、前記したように昇圧動作モードに自動的に切り換わり、更に出力電圧Voutを上昇させるようにした。
【選択図】図1
Description
図5は、従来の昇降圧型スイッチングレギュレータの例を示した回路図であり(例えば、特許文献1参照。)、図6は、図5の各部の波形例を示したタイミングチャートである。
図5及び図6において、信号Aは、図示されていない誤差増幅回路から出力された信号であり、基準電圧と出力電圧に比例した電圧の差分を増幅したエラー信号である。信号Bは電圧V2であり、信号Cは該電圧V2よりも小さい電圧V1である。発振回路110は、図6に示すように、電圧V1を下限に電圧V2を上限にした三角波信号Gを発生する。
PWMコンパレータ112の一方の入力端にはエラー信号Aが入力されており、他方の入力端には発振回路110の出力信号である三角波信号Gが入力されている。また、PWMコンパレータ114の一方の入力端には演算増幅回路116の出力信号Dが入力されており、他方の入力端には、PWMコンパレータ112と同様、発振回路110からの三角波信号Gが入力されている。
また、スイッチングレギュレータが昇圧動作を行う場合は、NMOSトランジスタS101はオンしており、NMOSトランジスタS102だけがオン/オフ動作を行う。また、入力電圧Vinが出力電圧Voutよりも小さいほどNMOSトランジスタS102がオンする時間は長く、入力電圧Vinが出力電圧Voutに近づくに連れてNMOSトランジスタS102がオンする時間は短くなる。
エラー信号Aが三角波信号Gの電圧範囲内に有る場合は、PWMコンパレータ112の出力信号Fとしてパルス信号が出力され、NMOSトランジスタS101をオン/オフ制御して降圧動作を行う。なお、この期間では、演算増幅回路116の出力信号Dは三角波信号Gの上限電圧V2を超えているため、PWMコンパレータ114の出力信号Eはローレベルとなり、NMOSトランジスタS102はオフしている。
このように、入力電圧Vinに応じて降圧動作と昇圧動作を自動的に切り換えて出力電圧Voutを所定の電圧に制御することができる。
更に、昇圧用のPWMコンパレータ114に入力するために、エラー信号Aを三角波信号Gの上限電圧V2を基準に反転させるために、通常の誤差増幅回路の他に演算増幅回路116を追加する必要であった。
PWMコンパレータや演算増幅回路はアナログ回路であり、高精度の素子を数多く使用するため、回路規模が大きくなりコストの増大を招く要因となっていた。
前記制御部は、
前記比較結果から前記増幅して得られた電圧が前記三角波の上限電圧を超えたか否かの検出を行い、該検出結果を示す制御信号を生成して出力する検出回路部と、
前記比例電圧と前記基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部の出力信号と前記三角波信号との電圧比較を行い、該比較結果を示す2値の信号を生成して出力する電圧比較回路部と、
前記検出回路部からの制御信号に応じて、前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力する入力側切換回路部と、
前記検出回路部からの制御信号に応じて、前記昇降圧部に対して、電圧比較回路部の出力信号に基づく前記昇圧動作又は降圧動作を切り換えて行わせる出力側切換回路部と、
を備えるものである。
前記基準電圧と前記比例電圧の電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータと、
前記三角波信号に同期したクロックパルスを生成して出力するクロックパルス生成回路と、
前記クロックパルスの1周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されたか否かの検出を行い、該検出結果を示す信号を生成して前記制御信号として出力する信号検出回路と、
を備え、
前記信号検出回路は、前記クロックパルスの1周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されなかった場合は、前記コンパレータの出力信号を前記制御信号として出力するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における昇降圧型スイッチングレギュレータの回路例を示した図である。
図1において、昇降圧型スイッチングレギュレータ1は、入力電圧として入力端子INに入力された電源電圧Vddを自動的に昇圧又は降圧して所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから出力する。
昇降圧型スイッチングレギュレータ1は、降圧動作時に電源電圧Vddの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなる第1のスイッチング素子M1と、NMOSトランジスタからなる降圧動作時における同期整流用の第2のスイッチング素子M2と、昇圧動作時に電源電圧Vddの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなる第3のスイッチング素子M3と、NMOSトランジスタからなる昇圧動作時における同期整流用の第4のスイッチング素子M4とを備えている。
基準電圧発生回路2は、所定の基準電圧Vrefを生成して出力し、出力電圧検出用の抵抗R1,R2は、出力電圧Voutを分圧して分圧電圧Vfbを生成し出力する。また、入力側切換回路3は、入力された基準電圧Vref及び分圧電圧Vfbを、入力された制御信号に応じた2つの出力端からそれぞれ出力し、誤差増幅回路4は、入力側切換回路3の対応する各出力端に入力端が対応して接続され、入力された分圧電圧Vfbと基準電圧Vrefとの電圧差を増幅して出力信号EAoを生成し出力する。
電源電圧Vddと接地電圧との間には第1及び第2の各スイッチング素子M1,M2が直列に接続され、第1及び第2の各スイッチング素子M1,M2の接続部と出力端子OUTとの間には、インダクタLと第3のスイッチング素子M3が直列に接続されている。インダクタLと第3のスイッチング素子M3との接続部と接地電圧との間には第4のスイッチング素子M4が接続されている。
入力側切換回路3において、入力端Aiには基準電圧Vrefが、入力端Biには分圧電圧Vfbがそれぞれ入力され、制御信号入力端Seには検出回路7からの制御信号BOSELが入力されている。また、入力側切換回路3において、出力端Aoは誤差増幅回路4の非反転入力端に、出力端Boは誤差増幅回路4の反転入力端にそれぞれ接続されている。
PWMコンパレータ5の出力信号ILXBは、NAND回路NA1及びNA2の各一方の入力端にそれぞれ入力され、NAND回路NA1の他方の入力端には検出回路7からの制御信号BOSELが入力されている。また、NAND回路NA2の他方の入力端には、インバータINV1を介して制御信号BOSELが入力されている。NAND回路NA1の出力端はNOR回路NR1の一方の入力端に接続され、NOR回路NR1の出力端は、第3及び第4の各スイッチング素子M3,M4のゲートにそれぞれ接続されている。NAND回路NA2の出力端は、インバータINV2を介して第1及び第2の各スイッチング素子M1,M2のゲートにそれぞれ接続されている。
フリップフロップFF1において、データ入力端D及びセット入力端SBにはそれぞれ電源電圧Vddが入力されており、リセット入力端RBには、インバータINV4を介してPWMコンパレータ5の出力信号ILXBが入力されている。フリップフロップFF1の出力端QBはフリップフロップFF2のデータ入力端Dに接続され、フリップフロップFF2の出力端QはNOR回路NR2の他方の入力端に接続されている。NOR回路NR2の出力端はフリップフロップFF3のクロック入力端CKに接続され、フリップフロップFF3の出力端Qから制御信号BOSELが出力される。
図2において、入力側切換回路3は、4つのアナログスイッチAS1〜AS4及びインバータINV5で構成されている。入力端Aiと出力端Aoとの間にはアナログスイッチAS1が、入力端Biと出力端Boとの間にはアナログスイッチAS2がそれぞれ接続されている。また、入力端Aiと出力端Boとの間にはアナログスイッチAS3が、入力端Biと出力端Aoとの間にはアナログスイッチAS4がそれぞれ接続されている。アナログスイッチAS1及びAS2の各制御電極には、インバータINV5を介して制御信号BOSELがそれぞれ入力されている。また、アナログスイッチAS3及びAS4の各制御電極には、制御信号BOSELがそれぞれ入力されている。
図3で示しているように、制御信号BOSELがハイレベルのときはアナログスイッチAS1及びAS2はそれぞれオフして遮断状態になると共にアナログスイッチAS3及びAS4はそれぞれオンして導通状態になる。これに対して、制御信号BOSELがローレベルのときはアナログスイッチAS1及びAS2はそれぞれオンして導通状態になると共にアナログスイッチAS3及びAS4はそれぞれオフして遮断状態になる。
検出回路7におけるコンパレータCMP2の各入力端には、三角波信号TRIWと電圧VDTCがそれぞれ対応して入力されており、コンパレータCMP2の出力端からは、昇降圧動作に関係なく三角波信号TRIWに同期したクロック信号DTCKが常時出力されている。更に、クロック信号DTCKをインバータINV3で反転したクロック信号DTCKBも生成されている。
図4の左端からA点までは、昇降圧型スイッチングレギュレータ1は、電源電圧Vddを降圧して定格電圧を生成する降圧動作モードで安定した動作を行っており、誤差増幅回路4の出力信号EAoは一定である。この状態では、基準電圧Vrefと分圧電圧Vfbがほぼ等しくなっており、コンパレータCMP1の出力信号So1の信号レベルは不定である。
なお、昇圧動作モード時に誤差増幅回路4の出力信号EAoが三角波信号TRIWの下限電圧以下まで低下した場合は、PWMコンパレータ5の出力信号ILXBはハイレベルになってしまう。昇圧動作モードでは、降圧用スイッチング素子である第1のスイッチング素子M1はオンしているため、昇圧用スイッチング素子である第4のスイッチング素子M4のオン状態が継続されると、電源電圧VddをインダクタLで接地電圧にショートさせた状態になる。このような状態の発生を避けるため、NOR回路NR1の他方の入力にはクロック信号DTCKが入力されており、PWMコンパレータ5の出力信号ILXBがハイレベルになっても、NOR回路NR1は、三角波信号TRIWの1周期に1回、昇圧用スイッチング素子である第4のスイッチング素子M4をオフさせるパルスを出力する。
2 基準電圧発生回路
3 入力側切換回路
4 誤差増幅回路
5 PWMコンパレータ
6 出力側切換回路
7 検出回路
M1 第1のスイッチング素子
M2 第2のスイッチング素子
M3 第3のスイッチング素子
M4 第4のスイッチング素子
R1,R2 抵抗
L インダクタ
C コンデンサ
Claims (5)
- 入力された制御信号に応じて入力電圧を昇圧又は降圧して所定の出力電圧を生成し出力する昇降圧部と、該出力電圧に比例した電圧値と所定の基準電圧との電圧差を増幅し、該増幅して得られた電圧と所定の三角波信号とを電圧比較し該比較結果に応じて前記昇降圧部に対して昇圧又は降圧動作を行わせる制御部とを備えた昇降圧型スイッチングレギュレータにおいて、
前記制御部は、
前記比較結果から前記増幅して得られた電圧が前記三角波の上限電圧を超えたか否かの検出を行い、該検出結果を示す制御信号を生成して出力する検出回路部と、
前記比例電圧と前記基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部の出力信号と前記三角波信号との電圧比較を行い、該比較結果を示す2値の信号を生成して出力する電圧比較回路部と、
前記検出回路部からの制御信号に応じて、前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力する入力側切換回路部と、
前記検出回路部からの制御信号に応じて、前記昇降圧部に対して、電圧比較回路部の出力信号に基づく前記昇圧動作又は降圧動作を切り換えて行わせる出力側切換回路部と、
を備えることを特徴とする昇降圧型スイッチングレギュレータ。 - 前記検出回路部は、前記昇降圧部が降圧動作を行っている際に、前記三角波信号の1周期の間に、前記電圧比較回路部から前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを降圧動作から昇圧動作に切り換えさせることを特徴とする請求項1記載の昇降圧型スイッチングレギュレータ。
- 前記検出回路部は、前記昇降圧部が昇圧動作を行っている際に、前記三角波信号の1周期の間に、前記誤差増幅回路部の出力信号の電圧が前記三角波信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されると、前記入力側切換回路部に対して、入力された前記比例電圧及び前記基準電圧を入れ換えて前記誤差増幅回路部の各入力端に出力させると共に、前記出力側切換回路部に対して、前記昇降圧部の動作モードを昇圧動作から降圧動作に切り換えさせることを特徴とする請求項1又は2記載の昇降圧型スイッチングレギュレータ。
- 前記検出回路部は、
前記基準電圧と前記比例電圧の電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータと、
前記三角波信号に同期したクロックパルスを生成して出力するクロックパルス生成回路と、
前記クロックパルスの1周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されたか否かの検出を行い、該検出結果を示す信号を生成して前記制御信号として出力する信号検出回路と、
を備え、
前記信号検出回路は、前記クロックパルスの1周期の間に、前記三角波信号の電圧が前記誤差増幅回路部の出力信号の電圧よりも大きいことを示す信号が前記電圧比較回路部から出力されなかった場合は、前記コンパレータの出力信号を前記制御信号として出力することを特徴とする請求項2又は3記載の昇降圧型スイッチングレギュレータ。 - 前記検出回路部、入力側切換回路部及び出力側切換回路部は、デジタル回路で構成されることを特徴とする請求項1、2、3又は4記載の昇降圧型スイッチングレギュレータ。
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