JP5087310B2 - 同期整流型スイッチングレギュレータ - Google Patents
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降圧型DC−DCコンバータでは、重負荷になってインダクタに電流が流れ続ける連続モードと、軽負荷になってインダクタに電流が流れなくなる場合が生じる不連続モードとがあった。同期整流方式は、連続モード時は高効率であるが、不連続モードになると、負荷側から同期整流用トランジスタを通して接地電圧に電流が流れる逆電流が発生するため、極端に効率が低下するという問題があった。このような逆電流の発生を防止するために、図13で示すような回路があった(例えば、特許文献1参照。)。
次に、PWM信号がハイレベルになると、スイッチングトランジスタSWaがオフし、ノードaはインダクタLaの逆起電力によって負電圧まで低下するため、コンパレータ101の出力信号はハイレベルになる。この結果、AND回路102の各入力端はそれぞれハイレベルになり、AND回路102の出力信号がハイレベルになって同期整流用トランジスタSWbがオンする。このため、接地電圧Vssから同期整流用トランジスタSWb及びインダクタLaを介して出力端子OUTに電力が供給される。
imax=iout+Vout/(2×L)×Toff
となる。但し、ioutは出力端子OUTから出力される出力電流を、LはインダクタLaのインダクタンスを、ToffはスイッチングトランジスタMaがオフする時間をそれぞれ示している。このように、出力電圧Voutを維持するにあたって、スイッチングトランジスタMaのオンデューティサイクルは、PWM信号を生成する際に使用する発振回路の発振周波数に依存しない。
入力された制御信号に応じてスイッチングを行う第1のスイッチング素子と、
該第1のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第1のスイッチング素子に対するスイッチング制御を行うと共に、前記第2のスイッチング素子に対して前記第1のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第2のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第2のスイッチング素子に流れる電流の検出を行い、前記出力端子から第2のスイッチング素子の方向に流れる逆電流の発生、又は前記第2のスイッチング素子の両端の電圧が等しくなって前記第2のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記制御回路部に対して、前記第2のスイッチング素子を強制的にオフさせて遮断状態にさせる逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記制御回路部が第2のスイッチング素子をオフさせて遮断状態にさせている間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
また、この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第1のスイッチング素子と、
該第1のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第1のスイッチング素子に対するスイッチング制御を行うと共に、前記第2のスイッチング素子に対して前記第1のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第2のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第2のスイッチング素子に流れる電流の検出を行い、前記出力端子から第2のスイッチング素子の方向に流れる逆電流の発生、又は前記第2のスイッチング素子の両端の電圧が等しくなって前記第2のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記第2のスイッチング素子の接続を遮断して該第2のスイッチング素子に流れる電流を遮断する逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記第2のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させるものである。
また、第1のスイッチング素子がオンしている期間は、電圧比較回路が入力された電圧に関係なく所定の信号を生成して出力するようにしたことから、電圧比較回路が誤信号を出力することをなくすことができる。
第1の実施の形態.
図1は、本発明の第1の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図1において、スイッチングレギュレータ1は、入力端子INに入力された入力電圧Vinを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから負荷10に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ1は、入力電圧Vinの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなるスイッチングトランジスタM1と、NMOSトランジスタからなる同期整流用トランジスタM2とを備えている。
また、発振回路4は、所定の三角波信号TWを生成して出力し、PWMコンパレータ5は、誤差増幅回路3の出力信号EAoと該三角波信号TWからPWM制御を行うためのパルス信号Spwを生成して出力制御回路6に出力する。出力制御回路6は、入力されたパルス信号Spwに応じて制御信号PHSIDE及びNLSIDEをそれぞれ生成し、スイッチングトランジスタM1及び同期整流用トランジスタM2のそれぞれのゲートに対応して出力する。逆電流検出回路7は、第2のスイッチング素子M2に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると出力制御回路6に対して、第2のスイッチング素子M2をオフさせ遮断状態にさせて逆電流の発生を防止する。
このように、逆電流検出回路7は、電圧VLxから、同期整流用トランジスタM2に逆電流が流れる兆候があるか否かの検出を行い、該兆候を検出すると同期整流用トランジスタM2をオフさせて遮断状態にするようにした。このため、同期整流用トランジスタM2に流れる逆電流の発生を確実に防止することができる。
図3において、コンパレータ11は、PMOSトランジスタM11〜M16、M19、M20と、NMOSトランジスタM17、M18、M21、M22で構成され、ラッチ回路12は、NOR回路21及び22で構成されている。
コンパレータ11において、PMOSトランジスタM11〜M16及びNMOSトランジスタM17,M18は差動増幅回路25を構成し、PMOSトランジスタM19,M20及びNMOSトランジスタM21,M22が次段の増幅回路26を構成している。
最初に、重負荷になってインダクタL1に電流が流れ続ける連続モードの動作について説明する。
出力制御回路6から、スイッチングトランジスタM1のゲートへの制御信号PHSIDEと同期整流用トランジスタM2のゲートへの制御信号NLSIDEがそれぞれ出力されている。制御信号PHSIDE及びNLSIDEは同相であり、制御信号PHSIDE及びNLSIDEがそれぞれローレベルのときに、スイッチングトランジスタM1がオンすると共に同期整流用トランジスタM2がオフする。また、制御信号PHSIDE及びNLSIDEがそれぞれハイレベルのときに、スイッチングトランジスタM1がオフすると共に、同期整流用トランジスタM2がオンする。
この場合、制御信号PHSIDE及びNLSIDEが共にローレベルのときの動作は連続モードの場合と同じである。制御信号PHSIDE及びNLSIDEが共にハイレベルになると、連続モードで説明したように、スイッチングトランジスタM1がオフして同期整流用トランジスタM2がオンし、電圧VLxが負電圧まで低下し、接地電圧GNDから同期整流用トランジスタM2とインダクタL1を介して出力端子OUTの方向に電流が流れる。該電流は時間の経過と共に次第に小さくなり、電圧VLxも上昇し、やがて出力端子OUTに接続されているコンデンサC1からインダクタL1及び同期整流用トランジスタM2を介して接地電圧GNDに電流が流れる逆電流が発生する。このとき、電圧VLxは負電圧から正電圧に変わる。
図5における図1との相違点は、図1の逆電流検出回路7にNMOSトランジスタM11と抵抗R11を追加し、電圧VLxを分圧した電圧をコンパレータ11の第2の非反転入力端2+に入力するようにしたことにある。
このような構成において、制御信号NLSIDEがハイレベルになると同期整流用トランジスタM2がオンすると共にNMOSトランジスタM11もオンし、コンパレータ11の第2の非反転入力端2+には、電圧VLxをNMOSトランジスタM11のオン抵抗と抵抗R11で分圧した電圧が入力される。
コンパレータ11は、反転入力端−と第2の非反転入力端2+に同じ電圧が入力されると、ローレベルの信号SAを出力するように入力端にオフセット電圧が設けられている。
このようにすることにより、接続部Lxに重畳されたノイズの影響を小さくすることができると共に、電圧VLxを使用状況に応じた電圧に分圧して電圧比較を行うことができる。
図6における図3との相違点は、図3のPMOSトランジスタM20を削除すると共に図3のコンパレータ11にインバータINV1を追加し、NMOSトランジスタM21のゲートを、PMOSトランジスタM14とNMOSトランジスタM17との接続部に接続し、NMOSトランジスタM22のドレインをNMOSトランジスタM21のゲートに接続し、NMOSトランジスタM17及びM18の各ゲートをそれぞれNMOSトランジスタM18のドレインに接続したことにある。
コンパレータ11において、PMOSトランジスタM11〜M16及びNMOSトランジスタM17,M18は差動増幅回路25を構成し、PMOSトランジスタM19、NMOSトランジスタM21,M22及びインバータINV1が次段の増幅回路26を構成している。
NMOSトランジスタM17及びM18はカレントミラー回路を形成しており差動増幅回路25の負荷をなしている。NMOSトランジスタM17及びM18において、各ソースはそれぞれ接地電圧GNDに接続され、各ゲートは接続され該接続部はNMOSトランジスタM18のドレインに接続されている。
このような構成にすることにより、図6のコンパレータ11は、図3のコンパレータ11と同様の動作を行うことができる。
図7における図3との相違点は、図3のPMOSトランジスタM12及びNMOSトランジスタM22を削除すると共に、NMOSトランジスタM23、PMOSトランジスタM24及びインバータINV2を追加したことにある。
コンパレータ11において、PMOSトランジスタM11,M13〜M16及びNMOSトランジスタM17,M18,M23は差動増幅回路25を構成し、PMOSトランジスタM19,M20、NMOSトランジスタM21,M24及びインバータINV2が次段の増幅回路26を構成している。
このような構成において、制御信号LPがローレベルである場合は、PMOSトランジスタM13及びM20がそれぞれオンすると共にNMOSトランジスタM23及びPMOSトランジスタM24がそれぞれオフする。このため、コンパレータ11は、電圧比較結果に応じた信号SAを生成して出力する。
このようにすることにより、制御信号LPがハイレベルになると、コンパレータ11は、電圧比較動作を停止すると共に出力信号SAをローレベルにし、差動増幅回路25が動作を停止して電流消費を停止するため、同期整流用トランジスタM2が制御信号NLSIDEによってオフするときに、コンパレータ11の消費電流をより一層低減させることができる。
更に、同期整流用トランジスタM2がオフすると、コンパレータ11の消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
前記第1の実施の形態では、コンパレータ11に3つの入力端を有するものを使用したが、非反転入力端と反転入力端の2つの入力端を有するコンパレータを使用するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図8は、本発明の第2の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図8では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図8において、スイッチングレギュレータ1aは、スイッチングトランジスタM1と、同期整流用トランジスタM2と、基準電圧発生回路2と、出力電圧検出用の抵抗R1,R2と、インダクタL1と、平滑用のコンデンサC1と、位相補償用の抵抗R3及びコンデンサC2,C3と、誤差増幅回路3と、発振回路4と、PWMコンパレータ5と、出力制御回路6と、逆電流検出回路7aとを備えている。逆電流検出回路7aは、コンパレータ11a及びラッチ回路12で構成されており、コンパレータ11aは、非反転入力端+及び反転入力端−を備えている。
図9における図7との相違点は、図7のNMOSトランジスタM15をなくすと共に遅延回路31を追加したことにある。
図9において、コンパレータ11aは、PMOSトランジスタM11,M13,M14,M16,M19,M20,M24と、NMOSトランジスタM17,M18,M21,M23と、インバータINV2と、遅延回路31とで構成されている。
遅延回路31の出力信号は、PMOSトランジスタM13,M20,M23の各ゲートに入力され、更にインバータINV2で信号レベルが反転されてPMOSトランジスタM24のゲートに入力される。遅延回路31の遅延時間は、制御信号LPがハイレベルからローレベルに立ち下がったときに接続部Lxの信号レベルがハイレベルからローレベルに立ち下がったと判断できるまで低下するのに要する時間以上になるように設定される。
前記第1及び第2の各実施の形態では、同期整流用トランジスタM2をオフさせることによって同期整流用トランジスタM2に逆電流が流れることを防止するようにしたが、同期整流用トランジスタM2に直列に接続されたMOSトランジスタをオフさせて同期整流用トランジスタM2に逆電流が流れることを防止するようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図10は、本発明の第3の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図10では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
スイッチングレギュレータ1bは、スイッチングトランジスタM1と、同期整流用トランジスタM2と、基準電圧発生回路2と、出力電圧検出用の抵抗R1,R2と、インダクタL1と、平滑用のコンデンサC1と、位相補償用の抵抗R3及びコンデンサC2,C3と、誤差増幅回路3と、発振回路4と、PWMコンパレータ5と、出力制御回路6bと、逆電流検出回路7bとを備えている。
また、発振回路4は、所定の三角波信号TWを生成して出力し、PWMコンパレータ5は、誤差増幅回路3の出力信号EAoと該三角波信号TWからPWM制御を行うためのパルス信号Spwを生成して出力する。パルス信号Spwは、バッファ41を介してスイッチングトランジスタM1のゲートに入力されると共に、バッファ42を介して同期整流用トランジスタM2のゲートに入力される。逆電流検出回路7bは、同期整流用トランジスタM2に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第3スイッチングトランジスタM3をオフさせて同期整流用トランジスタM2と接地電圧GNDとの接続を遮断して逆電流の発生を防止する。
また、バッファ51の出力端とインバータ52の入力端との接続部は、NAND回路46の他方の入力端に接続されている。
図11における図3との相違点は、PMOSトランジスタM13及びM20の各ゲートに制御信号LP1が入力され、NMOSトランジスタM22のゲートに制御信号HP1が入力されるようにしたことにある。これに伴って、図3の増幅回路26を増幅回路26bにした。
最初に、重負荷になってインダクタL1に電流が流れ続ける連続モードの動作について説明する。
制御信号PHSIDE及びNLSIDEは同相の信号であり、制御信号HP1は制御信号NLSIDEの信号レベルを反転させた信号である。制御信号PHSIDEがハイレベルからローレベルになると、スイッチングトランジスタM1がオンすると共に同期整流用トランジスタM2がオフし、接続部Lxはハイレベルになる。
この場合、制御信号PHSIDE及びNLSIDEが共にローレベルのときの動作は連続モードの場合と同じである。制御信号PHSIDE及びNLSIDEが共にハイレベルになると、連続モードで説明したように、同期整流用トランジスタM2がオンし、コイル電流が接地電圧GNDから第3スイッチングトランジスタM3及び同期整流用トランジスタM2を介して出力端子OUTの方向に流れる。このとき、制御信号NLSIDE1がゲートに入力されているPMOSトランジスタM15がオフしており、コンパレータ11bは電圧VLxと接地電圧GNDの電圧比較を行う。
更に、第3スイッチングトランジスタM3がオフすると、コンパレータ11bの消費電流が極めて小さくなるようにしたことから、消費電流の削減を図ることができる。
2 基準電圧発生回路
3 誤差増幅回路
4 発振回路
5 PWMコンパレータ
6,6b 出力制御回路
7,7a,7b 逆電流検出回路
10 負荷
11,11a,11b コンパレータ
12,12b ラッチ回路
25,25a 差動増幅回路
26,26a,26b 増幅回路
31 遅延回路
41,42,51 バッファ
43〜45,52,53 インバータ
46 NAND回路
M1 スイッチングトランジスタ
M2 同期整流用トランジスタ
M3 第3スイッチングトランジスタ
M11 NMOSトランジスタ
L1 インダクタ
C1 コンデンサ
R1,R2,R11 抵抗
Claims (2)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第1のスイッチング素子と、
該第1のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第1のスイッチング素子に対するスイッチング制御を行うと共に、前記第2のスイッチング素子に対して前記第1のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第2のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第2のスイッチング素子に流れる電流の検出を行い、前記出力端子から第2のスイッチング素子の方向に流れる逆電流の発生、又は前記第2のスイッチング素子の両端の電圧が等しくなって前記第2のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記制御回路部に対して、前記第2のスイッチング素子を強制的にオフさせて遮断状態にさせる逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記制御回路部が第2のスイッチング素子をオフさせて遮断状態にさせている間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させることを特徴とする同期整流型スイッチングレギュレータ。 - 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第1のスイッチング素子と、
該第1のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第2のスイッチング素子と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第1のスイッチング素子に対するスイッチング制御を行うと共に、前記第2のスイッチング素子に対して前記第1のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記第2のスイッチング素子の両端の電圧を検出し、オンして導通状態になるように制御信号が入力された前記第2のスイッチング素子に流れる電流の検出を行い、前記出力端子から第2のスイッチング素子の方向に流れる逆電流の発生、又は前記第2のスイッチング素子の両端の電圧が等しくなって前記第2のスイッチング素子に流れる電流がゼロになる該逆電流の発生兆候を検出すると、前記第2のスイッチング素子の接続を遮断して該第2のスイッチング素子に流れる電流を遮断する逆電流検出回路部と、
を備え、
前記逆電流検出回路部は、前記第2のスイッチング素子の接続を遮断している間は、前記逆電流が発生する兆候又は該逆電流の発生の検出動作を停止して消費電流を低減させることを特徴とする同期整流型スイッチングレギュレータ。
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