JP2009071613A - 出力回路 - Google Patents
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Abstract
【解決手段】PMOSトランジスタM1のゲート電圧PHが入力された、しきい値電圧にヒステリシスを有するインバータ5と、NMOSトランジスタM2のゲート電圧NLが入力された、しきい値電圧にヒステリシスを有するインバータ8とを備え、PMOSトランジスタM1のゲートには、入力信号Sinと、インバータ8の出力信号の信号レベルを反転させた信号とのOR論理信号を入力し、NMOSトランジスタM2のゲートには、入力信号Sinと、インバータ5の出力信号の信号レベルを反転させた信号とのAND論理信号を入力するようにした。
【選択図】図1
Description
図6は、図5の各部の電圧波形例を示したタイミングチャートである。
図6では、INは入力端の状態を、PHはPMOSトランジスタM101のゲート電圧を、AはNAND回路114の他方の入力信号を、BはNOR回路111の他方の入力信号を、NLはNMOSトランジスタM102のゲート電圧を、M101はPMOSトランジスタM101のオン/オフの状態を、M102はNMOSトランジスタM102のオン/オフの状態を、OUTは出力回路100の出力端OUTの状態をそれぞれ示している。
PMOSトランジスタM101のゲート電圧PHが上昇してPMOSトランジスタM101のしきい値電圧Vtpを超えると、PMOSトランジスタM101はオフする。なお、この時点では、まだ入力信号AがVdd/2に到達しておらず、NMOSトランジスタM102のゲート電圧NLはローレベルのままであり、NMOSトランジスタM102はオフしている。したがって、貫通電流の発生を防止することができる。
NMOSトランジスタM102のゲート電圧NLがNMOSトランジスタM102のしきい値電圧Vtnまで低下すると、NMOSトランジスタM102はオフする。なお、この時点ではまだ入力信号Bの電圧がVdd/2まで低下しておらず、PMOSトランジスタM101のゲート電圧PHはハイレベルのままであることから、PMOSトランジスタM101はオフしている。したがって、入力端INがローレベルに変化する場合でも貫通電流を防止することができる。
図7では、基準電圧VthpはPMOSトランジスタM101のしきい値電圧以下になるように、基準電圧VthnはNMOSトランジスタM102のしきい値電圧以下になるようにそれぞれ設定されている。
PMOSトランジスタM101のゲート電圧PHと基準電圧Vthpをコンパレータ124で電圧比較し、PMOSトランジスタM101がオフする電圧にゲート電圧PHがなると、コンパレータ124がハイレベルの信号を出力してAND回路125のゲートを開くようにする。また、NMOSトランジスタM102のゲート電圧NLと基準電圧Vthnをコンパレータ126で電圧比較し、NMOSトランジスタM102がオフする電圧にゲート電圧NLがなると、コンパレータ126がハイレベルの信号を出力してNAND回路123のゲートを開くようにする。このようなことから、PMOSトランジスタM101とNMOSトランジスタM102が同時にオンすることを防ぎ、貫通電流の発生を防止することができる。
正側電源電圧と前記出力端との間に接続されたPMOSトランジスタと、
前記出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
前記PMOSトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第1インバータと、
前記NMOSトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第2インバータと、
を備え、
前記PMOSトランジスタは、前記入力信号と、前記第2インバータの出力信号の信号レベルを反転させた信号とのOR論理信号がゲートに入力されると共に、前記NMOSトランジスタは、前記入力信号と、前記第1インバータの出力信号の信号レベルを反転させた信号とのAND論理信号がゲートに入力されるものである。
また、従来は必要であった基準電圧やコンパレータが不要になり、簡単な回路で貫通電流の発生を防止することができるため、チップサイズの増加を抑えてコストの低減を図ることができる。
更に、第1インバータ及び第2インバータの各しきい値電圧の高電圧側をPMOSトランジスタのしきい値電圧にそれぞれ等しくなるようにし、該各しきい値電圧の低電圧側をNMOSトランジスタのしきい値電圧にそれぞれ等しくなるようにしたことから、確実に貫通電流の発生を防止することができる。
第1の実施の形態.
図1は、本発明の第1の実施の形態における出力回路の回路例を示した図である。
図1において、出力回路1は、入力端INに入力された入力信号Sinに応じた2値の出力信号Soutを生成して出力端OUTから出力する。
出力回路1は、PMOSトランジスタM1、NMOSトランジスタM2、NOR回路2、NAND回路3及びインバータ4〜9で構成されている。例えば、出力回路1を同期整流方式の降圧型スイッチングレギュレータに使用した場合、PMOSトランジスタM1はスイッチングトランジスタを、NMOSトランジスタM2は同期整流用トランジスタをそれぞれなし、出力端OUTはインダクタの一端に接続される。なお、インバータ5は第1インバータを、インバータ8は第2インバータをそれぞれなす。
図2は、インバータ5及び8におけるしきい値電圧のヒステリシスを説明するためのグラフであり、インバータ5及び8における入力電圧と出力電圧との関係例を示している。なお、図2では、黒く塗りつぶした矢印は、入力電圧が上昇しているときの出力電圧の変化を示し、黒く塗りつぶしていない矢印は、入力電圧が低下しているときの出力電圧の変化を示している。
次に、入力電圧が電源電圧Vddから低下すると、入力電圧が電圧VHより低い電圧VLまでは出力電圧がローレベルのままである。入力電圧が電圧VLになると出力電圧がハイレベルに戻り、入力電圧が0Vになるまで出力電圧はハイレベルのままである。
電圧VHは、PMOSトランジスタM1のしきい値電圧にほぼ等しい電圧に設定されており、電圧VLは、NMOSトランジスタM2のしきい値電圧にほぼ等しい電圧に設定されている。
入力信号Sinがローレベルのときは、NAND回路3の出力信号がハイレベルであることから、インバータ7の出力信号がローレベルになりゲート電圧NLはローレベルになるため、NMOSトランジスタM2はオフしている。
図4において、スイッチングレギュレータ21は、入力電圧として入力された電源電圧Vddを所定の定電圧に変換し、出力電圧Voutとして出力端子OUT1から負荷20に出力する。
スイッチングレギュレータ21は、出力回路1と、基準電圧発生回路22と、出力電圧検出用の抵抗R21,R22と、インダクタL21と、平滑用のコンデンサC21と、位相補償用の抵抗R23及びコンデンサC22,C23と、誤差増幅回路23と、発振回路24と、PWMコンパレータ25とを備えている。
また、発振回路24は、所定の三角波信号TWを生成して出力し、PWMコンパレータ25は、誤差増幅回路23の出力信号EAoと該三角波信号TWからPWM制御を行うためのパルス信号Sinを生成して出力回路1に出力する。
また、誤差増幅回路23の出力端と接地電圧GNDとの間には、抵抗R23及びコンデンサC23の直列回路が接続されており、該直列回路は位相補償回路をなす。PWMコンパレータ25の非反転入力端には三角波信号TWが入力され、PWMコンパレータ25から出力されたパルス信号Sinは出力回路1に入力されている。
2 NOR回路
3 NAND回路
4〜9 インバータ
M1 PMOSトランジスタ
M2 NMOSトランジスタ
Claims (3)
- 入力端に入力された入力信号に応じた2値の出力信号を生成して出力端から出力する出力回路において、
正側電源電圧と前記出力端との間に接続されたPMOSトランジスタと、
前記出力端と負側電源電圧との間に接続されたNMOSトランジスタと、
前記PMOSトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第1インバータと、
前記NMOSトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第2インバータと、
を備え、
前記PMOSトランジスタは、前記入力信号と、前記第2インバータの出力信号の信号レベルを反転させた信号とのOR論理信号がゲートに入力されると共に、前記NMOSトランジスタは、前記入力信号と、前記第1インバータの出力信号の信号レベルを反転させた信号とのAND論理信号がゲートに入力されることを特徴とする出力回路。 - 前記第1インバータ及び第2インバータは、各高電圧側のしきい値電圧が前記PMOSトランジスタのしきい値電圧にそれぞれ等しくなると共に、各低電圧側のしきい値電圧が前記NMOSトランジスタのしきい値電圧にそれぞれ等しくなるように、それぞれ形成されることを特徴とする請求項1記載の出力回路。
- 前記第1インバータ及び第2インバータは、出力信号がハイレベルからローレベルに遷移する際のしきい値電圧が、出力信号がローレベルからハイレベルに遷移する際のしきい値電圧よりも大きくなるようにそれぞれ形成されることを特徴とする請求項2記載の出力回路。
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