JP2008178263A - 昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法 - Google Patents
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Abstract
【課題】整流素子にMOSトランジスタを使用した場合においても、逆電流の発生を防止することができる昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法を得る。
【解決手段】昇圧用同期整流トランジスタM4の両端の電圧をコンパレータ11で比較することによって、昇圧用同期整流トランジスタM4に流れる電流の方向を検出して逆電流の検出を行い、該逆電流を検出すると降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせるようにした。
【選択図】図1
【解決手段】昇圧用同期整流トランジスタM4の両端の電圧をコンパレータ11で比較することによって、昇圧用同期整流トランジスタM4に流れる電流の方向を検出して逆電流の検出を行い、該逆電流を検出すると降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせるようにした。
【選択図】図1
Description
本発明は、昇降圧型スイッチングレギュレータの逆電流防止回路に関し、特に不連続モードにおける逆電流を防止するための回路に関する。
図5は、従来の昇降圧型スイッチングレギュレータの回路例を示した図である。
図5において、入力電圧Vinが出力電圧Voよりも大きい場合、制御回路120からの制御信号によってPMOSトランジスタM101がオン/オフ制御されることにより、入力電圧Vinが所定の電圧に降圧されて出力端子Voutから出力される。このとき、NMOSトランジスタM103は、制御回路120からの制御信号によってオフし遮断状態になっている。
入力電圧Vinが出力電圧Voよりも小さい場合は、NMOSトランジスタM103が制御回路120からの制御信号によってオン/オフ制御され、入力電圧Vinが所定の電圧に昇圧されて出力端子Voutから出力される。このとき、PMOSトランジスタM101は、制御回路120からの制御信号によってオンし導通状態になっている。
図5において、入力電圧Vinが出力電圧Voよりも大きい場合、制御回路120からの制御信号によってPMOSトランジスタM101がオン/オフ制御されることにより、入力電圧Vinが所定の電圧に降圧されて出力端子Voutから出力される。このとき、NMOSトランジスタM103は、制御回路120からの制御信号によってオフし遮断状態になっている。
入力電圧Vinが出力電圧Voよりも小さい場合は、NMOSトランジスタM103が制御回路120からの制御信号によってオン/オフ制御され、入力電圧Vinが所定の電圧に昇圧されて出力端子Voutから出力される。このとき、PMOSトランジスタM101は、制御回路120からの制御信号によってオンし導通状態になっている。
ダイオードD101は、降圧動作時においてPMOSトランジスタM101がオフしているときに、接地電圧からインダクタL101を介して出力端子Voutに電力を供給するための整流ダイオードである。また、ダイオードD102は、昇圧動作時において、出力端子Voutから入力電圧Vinに電流が逆流することを防止するための整流ダイオードである。
図5の昇降圧型スイッチングレギュレータは、整流素子にダイオードD101とD102を使用していることから、効率が良くなかった。これは、ダイオードの順方向電圧が大きいため、ダイオードによる電力損失が大きいためである。
図5の昇降圧型スイッチングレギュレータは、整流素子にダイオードD101とD102を使用していることから、効率が良くなかった。これは、ダイオードの順方向電圧が大きいため、ダイオードによる電力損失が大きいためである。
そこで、ダイオードD101とD102をMOSトランジスタに置き換え、整流に伴う電力損失を抑制することができる同期整流方式の昇降圧型スイッチングレギュレータがあった。
図6は、同期整流方式の昇降圧型スイッチングレギュレータの例を示した回路図である(例えば、特許文献1参照。)。
図6では、図5のダイオードD101をNMOSトランジスタM102に、図5のダイオードD102をPMOSトランジスタM104にそれぞれ置き換えられている。NMOSトランジスタM102をPMOSトランジスタM101と同期させ、かつ相補的にオン/オフ制御することで降圧制御を行い、PMOSトランジスタM104をNMOSトランジスタM103と同期させ、かつ相補的にオン/オフ制御することで昇圧制御を行っている。
図6は、同期整流方式の昇降圧型スイッチングレギュレータの例を示した回路図である(例えば、特許文献1参照。)。
図6では、図5のダイオードD101をNMOSトランジスタM102に、図5のダイオードD102をPMOSトランジスタM104にそれぞれ置き換えられている。NMOSトランジスタM102をPMOSトランジスタM101と同期させ、かつ相補的にオン/オフ制御することで降圧制御を行い、PMOSトランジスタM104をNMOSトランジスタM103と同期させ、かつ相補的にオン/オフ制御することで昇圧制御を行っている。
入力信号Vz1がハイレベルのときは、PMOSトランジスタM101がオンすると共にNMOSトランジスタM102はオフする。また、入力信号Vz1がローレベルのときは、PMOSトランジスタM101がオフすると共にNMOSトランジスタM102はオンする。
同様に、入力信号Vz2がハイレベルのときは、NMOSトランジスタM103がオンすると共にPMOSトランジスタM104はオフする。また、入力信号Vz2がローレベルのときは、NMOSトランジスタM103がオフすると共にPMOSトランジスタM104はオンする。
同様に、入力信号Vz2がハイレベルのときは、NMOSトランジスタM103がオンすると共にPMOSトランジスタM104はオフする。また、入力信号Vz2がローレベルのときは、NMOSトランジスタM103がオフすると共にPMOSトランジスタM104はオンする。
入力電圧Vinが出力電圧Voよりも大きい場合、入力信号Vz2はローレベルになり、NMOSトランジスタM103がオフすると共にPMOSトランジスタM104はオンする。この状態で、入力信号Vz1がハイレベルとローレベルに交互に切り換わり、PMOSトランジスタM101とNMOSトランジスタM102をオン/オフ制御する。なお、制御回路130内の論理回路によって、PMOSトランジスタM101とNMOSトランジスタM102が同時にオンしないようになっている。
また、入力電圧Vinが出力電圧Voよりも小さい場合は、入力信号Vz1はハイレベルになり、PMOSトランジスタM101がオンすると共にNMOSトランジスタM102はオフする。この状態で、入力信号Vz2がハイレベルとローレベルに交互に切り換わり、NMOSトランジスタM103とPMOSトランジスタM104をオン/オフ制御する。なお、制御回路130内の論理回路によって、NMOSトランジスタM103とPMOSトランジスタM104が同時にオンしないようになっている。
図6では、整流素子にMOSトランジスタを使用したことから、整流素子による電圧降下を、ダイオードを使用した場合よりも格段に小さくすることができ、電力変換効率を大きく向上させることができる。
図6では、整流素子にMOSトランジスタを使用したことから、整流素子による電圧降下を、ダイオードを使用した場合よりも格段に小さくすることができ、電力変換効率を大きく向上させることができる。
一方、スイッチングレギュレータの動作には、インダクタL101に連続して電流が流れる連続モードと、インダクタL101に流れる電流が連続的でない不連続モードとがあった。
負荷電流が小さくなるとインダクタL101に流れる電流が小さくなるため、インダクタL101に蓄えられるエネルギーが小さくなり、スイッチング動作の1サイクルの間で、スイッチングトランジスタ(降圧動作時はPMOSトランジスタM101、昇圧動作時はNMOSトランジスタM103)がオフしている間にインダクタL101から負荷に供給される電流が0Aになってしまう状態が発生する。このような状態を不連続モードという。
特開2002−314076号公報
負荷電流が小さくなるとインダクタL101に流れる電流が小さくなるため、インダクタL101に蓄えられるエネルギーが小さくなり、スイッチング動作の1サイクルの間で、スイッチングトランジスタ(降圧動作時はPMOSトランジスタM101、昇圧動作時はNMOSトランジスタM103)がオフしている間にインダクタL101から負荷に供給される電流が0Aになってしまう状態が発生する。このような状態を不連続モードという。
不連続モードになると、インダクタL101において、出力端子Vout側の電圧Voよりも入力電圧Vin側の電圧の方が小さくなってしまう。図5の回路であれば、ダイオードD102によって出力端子VoutからインダクタL101に電流が流れ込むことはないが、図6の回路では、PMOSトランジスタM104はオンしているため、出力端子VoutからインダクタL101に電流が流れる、いわゆる逆電流が発生する。該逆電流が発生すると、電力変換効率が極端に低下してしまうという問題が発生していた。
本発明は、このような問題を解決するためになされたものであり、整流素子にMOSトランジスタを使用した場合においても、逆電流の発生を防止することができる昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法を得ることを目的とする。
この発明に係る昇降圧型スイッチングレギュレータは、入力端子から入力された入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し出力端子から出力する昇降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするものである。
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするものである。
具体的には、前記降圧用スイッチング素子はMOSトランジスタであり、前記入力電圧と該MOSトランジスタのサブストレートゲートとの接続を行う第1スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、前記第1スイッチング素子をオフさせて遮断状態にするようにした。
また、前記第1スイッチング素子は、前記降圧用スイッチング素子と同じ導電型のMOSトランジスタであるようにした。
この場合、前記昇圧用同期整流スイッチング素子はMOSトランジスタであり、前記逆電流検出回路部は、該MOSトランジスタの両端の電圧差から前記逆電流の検出を行うようにした。
また、前記降圧用整流素子は、ダイオードであるようにした。
また、前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、前記制御回路部は、前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記逆電流検出回路部が前記逆電流を検出すると、該降圧用同期整流スイッチング素子をオフさせて遮断状態にするようにした。
また、前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第2スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、該第2スイッチング素子をオフさせて遮断状態にするようにしてもよい。
また、前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにした。
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにした。
また、前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにしてもよい。
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにしてもよい。
また、前記出力制御回路部は、前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になると、前記降圧用スイッチング素子のオンデューティサイクルが100%になると共に、前記昇圧用スイッチング素子のオンデューティサイクルが0%になるように前記降圧用スイッチング素子及び前記昇圧用スイッチング素子の動作制御を行うようにした。
具体的には、前記出力制御回路部は、
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えるようにした。
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えるようにした。
また、前記反転増幅回路部は、反転増幅して出力する信号に加えるための所定のシフト電圧を生成するシフト電圧生成回路を備えるようにした。
また、前記降圧用スイッチング素子、降圧用整流素子、昇圧用スイッチング素子、昇圧用同期整流素子、制御回路部及び逆電流検出回路部は、1つのICに集積されるようにしてもよい。
また、この発明に係る昇降圧型スイッチングレギュレータの逆電流防止方法は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、入力端子から入力された入力電圧によるインダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするようにした。
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするようにした。
また、前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子である場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子をそれぞれオフさせて遮断状態にするようにした。
また、前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第2スイッチング素子を備えた場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該第2スイッチング素子をそれぞれオフさせて遮断状態にするようにした。
また、前記降圧用スイッチング素子はMOSトランジスタであり、前記入力電圧と該MOSトランジスタのサブストレートゲートとの接続を行う第1スイッチング素子を備えた場合、前記逆電流を検出すると、該第1スイッチング素子をオフさせて遮断状態にするようにした。
また、前記昇圧用同期整流スイッチング素子がMOSトランジスタである場合は、該MOSトランジスタの両端の電圧差から前記逆電流の検出を行うようにした。
本発明の昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法によれば、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、該逆電流を検出すると、前記降圧用スイッチング素子、又は前記降圧用スイッチング素子及び前記第1スイッチング素子をオフさせて遮断状態にするようにした。このことから、簡単な回路構成で、しかも確実に逆電流を防止することができ、昇圧回路に高効率な同期整流方式を使用しても逆電流による効率の低下を防止することができる。
また、MOSトランジスタからなる降圧用スイッチング素子のサブストレートゲートとソースとの間にMOSトランジスタからなる第1スイッチング素子を接続し、該第1スイッチング素子をオフさせることで、降圧用スイッチング素子のサブストレートゲートに形成される寄生ダイオードを介して流れる逆電流を遮断することができ、降圧用スイッチング素子も他の回路と一緒に同一の半導体基板上に集積することができる。
また、降圧用整流素子に降圧用同期整流スイッチング素子を用いた同期整流方式の場合、前記逆電流を検出すると、該降圧用同期整流スイッチング素子もオフさせて遮断状態にするようにした。また、降圧用同期整流スイッチング素子と直列に第2スイッチング素子を接続した場合、前記逆電流を検出すると、該第2スイッチング素子もオフさせて遮断状態にするようにした。これらのことから、簡単な回路構成で、しかも確実に逆電流を防止することができ、降圧回路に高効率な同期整流方式を使用しても逆電流による効率の低下を防止することができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における昇降圧型スイッチングレギュレータの例を示した回路図である。
図1において、昇降圧型スイッチングレギュレータ1は、直流電源20から入力端子Vddに入力された入力電圧Vinを昇圧又は降圧して所定の定電圧に変換し、出力電圧Voとして出力端子Voutから出力する。
昇降圧型スイッチングレギュレータ1は、出力電圧Voに比例した比例電圧Vfbを生成する抵抗R1,R2と、コンデンサC1と、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、演算増幅回路3、抵抗R3及びコンデンサC2で構成された誤差増幅回路と、演算増幅回路4、抵抗R4〜R6、コンデンサC3,C4及び所定のシフト電圧Vsを生成して出力するシフト電圧生成回路5で構成された反転増幅回路とを備えている。
第1の実施の形態.
図1は、本発明の第1の実施の形態における昇降圧型スイッチングレギュレータの例を示した回路図である。
図1において、昇降圧型スイッチングレギュレータ1は、直流電源20から入力端子Vddに入力された入力電圧Vinを昇圧又は降圧して所定の定電圧に変換し、出力電圧Voとして出力端子Voutから出力する。
昇降圧型スイッチングレギュレータ1は、出力電圧Voに比例した比例電圧Vfbを生成する抵抗R1,R2と、コンデンサC1と、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、演算増幅回路3、抵抗R3及びコンデンサC2で構成された誤差増幅回路と、演算増幅回路4、抵抗R4〜R6、コンデンサC3,C4及び所定のシフト電圧Vsを生成して出力するシフト電圧生成回路5で構成された反転増幅回路とを備えている。
更に、昇降圧型スイッチングレギュレータ1は、降圧用PWMコンパレータ6と、昇圧用PWMコンパレータ7と、所定の三角波電圧VCを生成して出力する三角波発振回路8と、降圧出力制御回路9と、昇圧出力制御回路10と、PMOSトランジスタを用いた降圧用スイッチングトランジスタM1と、降圧用整流ダイオードD1と、NMOSトランジスタを用いた昇圧用スイッチングトランジスタM3と、PMOSトランジスタを用いた昇圧用同期整流トランジスタM4と、PMOSトランジスタM5と、インダクタL1と、出力コンデンサCoと、コンパレータ11と、PFM/PWM制御回路12とを備えている。
降圧用スイッチングトランジスタM1のサブストレートゲートとドレインとの間に接続されたダイオードD2は、降圧用スイッチングトランジスタM1を半導体基板上に形成するときに作り込まれた寄生ダイオードである。また、昇降圧型スイッチングレギュレータ1において、インダクタL1及び出力コンデンサCoを除く各回路は、1つのICに集積されており、該ICは、電源端子をなす入力端子Vdd、接地端子Vss、出力端子Vout及び端子FBIN,BOLX,BULXを備えている。
なお、降圧用スイッチングトランジスタM1は降圧用スイッチング素子を、降圧用整流ダイオードD1は降圧用整流素子を、昇圧用スイッチングトランジスタM3は昇圧用スイッチング素子を、昇圧用同期整流トランジスタM4は昇圧用同期整流スイッチング素子を、コンパレータ11は逆電流検出回路部をそれぞれなす。また、抵抗R1〜R6、コンデンサC1〜C4、基準電圧発生回路2、演算増幅回路3,4、シフト電圧生成回路5、降圧用PWMコンパレータ6、昇圧用PWMコンパレータ7、三角波発振回路8、降圧出力制御回路9、昇圧出力制御回路10及びPFM/PWM制御回路12は制御回路部をなす。また、演算増幅回路3、抵抗R3及びコンデンサC2は誤差増幅回路部を、演算増幅回路4、抵抗R4〜R6、コンデンサC3,C4及びシフト電圧生成回路5は反転増幅回路部をそれぞれなし、降圧用PWMコンパレータ6、昇圧用PWMコンパレータ7、三角波発振回路8、降圧出力制御回路9、昇圧出力制御回路10及びPFM/PWM制御回路12は出力制御回路部をなす。
誤差増幅回路を構成する演算増幅回路3において、反転入力端には、出力電圧Voを分圧して生成された比例電圧Vfbが入力され、非反転入力端には、基準電圧Vrefが入力されている。また、演算増幅回路3の出力端は、抵抗R4を介して反転増幅回路を構成する演算増幅回路4の反転入力端に接続されると共に、降圧用PWMコンパレータ6の反転入力端に接続されている。なお、抵抗R3とコンデンサC2は演算増幅回路3の位相補償を行っている。
演算増幅回路4において、非反転入力端にはシフト電圧Vsが入力され、出力端と反転入力端との間には、抵抗R5と抵抗R6の直列回路が接続されている。また、抵抗R4にはコンデンサC3が、抵抗R5にはコンデンサC4がそれぞれ並列に接続され、演算増幅回路4の位相補償を行っている。更に、演算増幅回路4の出力端は、昇圧用PWMコンパレータ7の反転入力端に接続されている。
演算増幅回路4において、非反転入力端にはシフト電圧Vsが入力され、出力端と反転入力端との間には、抵抗R5と抵抗R6の直列回路が接続されている。また、抵抗R4にはコンデンサC3が、抵抗R5にはコンデンサC4がそれぞれ並列に接続され、演算増幅回路4の位相補償を行っている。更に、演算増幅回路4の出力端は、昇圧用PWMコンパレータ7の反転入力端に接続されている。
三角波発振回路8から出力された三角波電圧VCは、降圧用PWMコンパレータ6と昇圧用PWMコンパレータ7の各非反転入力端に入力されている。昇圧用PWMコンパレータ7の出力信号SEは昇圧出力制御回路10に入力され、昇圧出力制御回路10は、昇圧用スイッチングトランジスタM3及び昇圧用同期整流トランジスタM4に対してそれぞれオン/オフ制御を行う。降圧用PWMコンパレータ6の出力信号SDは降圧出力制御回路9に入力され、降圧出力制御回路9は、降圧用スイッチングトランジスタM1に対してオン/オフ制御を行う。
降圧用スイッチングトランジスタM1において、ソースは入力端子Vddに接続され、ドレインは降圧用整流ダイオードD1のカソードと端子BULXにそれぞれ接続されている。降圧用整流ダイオードD1のアノードは接地端子Vssに接続されている。また、入力端子Vddと降圧用スイッチングトランジスタM1のサブストレートゲートとの間にはPMOSトランジスタM5が接続され、該PMOSトランジスタM5のゲートには、降圧出力制御回路9から制御信号pofが入力されている。
昇圧用スイッチングトランジスタM3において、ソースは接地端子Vssに接続され、ドレインは昇圧用同期整流トランジスタM4の一端と端子BOLXにそれぞれ接続されている。昇圧用同期整流トランジスタM4の他端は出力端子Voutに接続されている。コンパレータ11の各入力端は昇圧用同期整流トランジスタM4の両端に対応して接続され、コンパレータ11は、出力端子Voutから出力される出力電流の逆流を検出しており、コンパレータ11の出力端は、降圧出力制御回路9に接続されている。
インダクタL1の一端は、端子BOLXを介して昇圧用スイッチングトランジスタM3と昇圧用同期整流トランジスタM4との接続部に接続され、インダクタL1の他端は、端子BULXを介して降圧用スイッチングトランジスタM1と降圧用整流ダイオードD1との接続部に接続されている。出力コンデンサCoは、出力端子Voutと接地端子Vssとの間に接続されている。PFM/PWM制御回路12には、演算増幅回路3及び4の各出力電圧VA及びVB、並びに三角波発振回路8からの三角波電圧VCがそれぞれ入力され、PFM/PWM制御回路12からの出力信号は、降圧出力制御回路9と昇圧出力制御回路10にそれぞれ入力されている。
図2は、図1の昇降圧型スイッチングレギュレータ1の動作例を示したタイミングチャートであり、図2を参照しながら昇降圧型スイッチングレギュレータ1の動作について説明する。
演算増幅回路3は、比例電圧Vfbと基準電圧Vrefとの電圧差を増幅して出力する。演算増幅回路3の出力電圧VAは降圧制御を行う降圧用PWMコンパレータ6に入力されるため、位相補償を行うコンデンサのC2の容量は小さくて済み、高周波特性をそれほど犠牲にすることなく位相補償を行うことができ、応答速度の速い制御が可能になる。更に、演算増幅回路3の出力電圧VAは、反転増幅回路で反転されて出力電圧VBになり昇圧用PWMコンパレータ7に入力される。反転増幅回路を構成する演算増幅回路4は、昇圧制御に使用されるため、位相補償用のコンデンサの容量が大きくなり、演算増幅回路3よりも高周波特性が劣化する。
演算増幅回路3は、比例電圧Vfbと基準電圧Vrefとの電圧差を増幅して出力する。演算増幅回路3の出力電圧VAは降圧制御を行う降圧用PWMコンパレータ6に入力されるため、位相補償を行うコンデンサのC2の容量は小さくて済み、高周波特性をそれほど犠牲にすることなく位相補償を行うことができ、応答速度の速い制御が可能になる。更に、演算増幅回路3の出力電圧VAは、反転増幅回路で反転されて出力電圧VBになり昇圧用PWMコンパレータ7に入力される。反転増幅回路を構成する演算増幅回路4は、昇圧制御に使用されるため、位相補償用のコンデンサの容量が大きくなり、演算増幅回路3よりも高周波特性が劣化する。
降圧用PWMコンパレータ6及び昇圧用PWMコンパレータ7にはそれぞれ三角波電圧VCが入力されており、演算増幅回路3の出力電圧VAと演算増幅回路4の出力電圧VBは、その電圧値に応じたパルス幅になるようにPWM変調されて、降圧用スイッチングトランジスタM1と昇圧用スイッチングトランジスタM3を制御する制御パルス信号になる。図2に示すように、演算増幅回路3の出力電圧VAが低下すると、演算増幅回路4の出力電圧VBは上昇する。
図2では、三角波発振回路8からの三角波電圧VCの下限電圧をVLとし、上限電圧をVHとしている。
図2では、三角波発振回路8からの三角波電圧VCの下限電圧をVLとし、上限電圧をVHとしている。
演算増幅回路3の出力電圧VAが上限電圧VH以上であると共に演算増幅回路4の出力電圧VBが下限電圧VL以下である場合、降圧用PWMコンパレータ6の出力信号SDはローレベルになり、昇圧用PWMコンパレータ7の出力信号SEはハイレベルになる。この状態では、降圧用スイッチングトランジスタM1は100%オンになる。また、昇圧用スイッチングトランジスタM3も100%オンになるが、この状態になると、PFM/PWM制御回路12によってPWM制御からPFM制御に切り換わり、昇圧用スイッチングトランジスタM3を所定の周波数で短時間にオフさせるように制御するため、昇圧用スイッチングトランジスタM3が100%オンになることはない。
演算増幅回路3の出力電圧VAが低下し、出力電圧VAは三角波電圧VCの上限電圧VH以上であると共に、演算増幅回路4の出力電圧VBが三角波電圧VCの下限電圧VLと上限電圧VHとの間の電圧になると、降圧用PWMコンパレータ6の出力信号SDはローレベルであり、降圧用スイッチングトランジスタM1は100%オンになったままであるが、昇圧用PWMコンパレータ7の出力信号SEはハイレベルとローレベルを繰り返すようになる。これに応じて昇圧用スイッチングトランジスタM3がオン/オフ制御されて昇圧動作が行われるため、入力電圧Vinよりも大きい出力電圧Voが出力される。
図2から分かるように、出力電圧VBの電圧が大きくなるにしたがって昇圧用スイッチングトランジスタM3のオンデューティサイクルは小さくなる。演算増幅回路3の出力電圧VAが更に低下すると、演算増幅回路4の出力電圧VBは三角波電圧VCの上限電圧VH以上になり、図2で示したAB交点で演算増幅回路3の出力電圧VAと演算増幅回路4の出力電圧VBは交わって同電圧になる。このときは、降圧用PWMコンパレータ6の出力信号SDと昇圧用PWMコンパレータ7の出力信号SEは共にローレベルになり、降圧用スイッチングトランジスタM1が100%オンになり、昇圧用スイッチングトランジスタM3は100%オフになる。このことから、入力電圧Vinをそのまま出力端子Voutに出力する無制御状態になる。
演算増幅回路3の出力電圧VAが更に低下し、出力電圧VAが三角波電圧VCの上限電圧VHと下限電圧VLとの間の電圧になると、降圧用PWMコンパレータ6の出力信号SDはハイレベルとローレベルを繰り返すようになる。また、昇圧用PWMコンパレータ7の出力信号SEはローレベルになる。この状態では、昇圧用スイッチングトランジスタM3は100%オフになり、降圧用スイッチングトランジスタM1はオン/オフ制御され、入力電圧Vinよりも小さい電圧の出力電圧Voを出力する。図2から分かるように、出力電圧VAの電圧が小さくなるにしたがって、降圧用スイッチングトランジスタM1のオンデューティサイクルは小さくなる。
演算増幅回路3の出力電圧VAが更に低下し、出力電圧VAが三角波電圧VCの下限電圧VL以下になると、降圧用PWMコンパレータ6の出力信号SDはハイレベルになり、降圧用スイッチングトランジスタM1は100%オフになる。なお、本実施の形態では降圧用スイッチングトランジスタM1が100%オフになるような状態では、PFM/PWM制御回路12によってPWM制御からPFM制御に制御が切り換わり、降圧用スイッチングトランジスタM1を所定の周波数で短時間オンさせるように制御するため、降圧用スイッチングトランジスタM1が100%オフになることはない。
次に、昇圧動作と降圧動作とが切り換わる際の演算増幅回路3の出力電圧VAと演算増幅回路4の出力電圧VBについて説明する。
反転増幅回路の抵抗R4の抵抗値と抵抗R5及びR6の合成抵抗値が同じである場合の演算増幅回路4の出力電圧VBは、下記(1)式のようになる。
VB=2×Vs−VA………………(1)
昇圧動作と降圧動作が切り換わるときは、演算増幅回路3の出力電圧VAと演算増幅回路4の出力電圧VBが同一電圧になったときであることから、前記(1)式でVB=VAにすると、VA=VB=Vsになり、シフト電圧Vsが昇圧動作と降圧動作の切り換わり電圧であることが分かる。
反転増幅回路の抵抗R4の抵抗値と抵抗R5及びR6の合成抵抗値が同じである場合の演算増幅回路4の出力電圧VBは、下記(1)式のようになる。
VB=2×Vs−VA………………(1)
昇圧動作と降圧動作が切り換わるときは、演算増幅回路3の出力電圧VAと演算増幅回路4の出力電圧VBが同一電圧になったときであることから、前記(1)式でVB=VAにすると、VA=VB=Vsになり、シフト電圧Vsが昇圧動作と降圧動作の切り換わり電圧であることが分かる。
すなわち、シフト電圧Vsを、三角波電圧VCの上限電圧VHと同じか、又はやや大きい電圧に設定することにより、昇圧動作と降圧動作のいずれも行われない無制御状態を経て動作モードを切り換えることができるようになり、スムーズな切換動作が可能になる。
更に、本第1の実施の形態では、電源オン時には、演算増幅回路3の出力電圧VAが0Vから上昇するため、必ず降圧動作の領域を通ることから、降圧用スイッチングトランジスタM1のオン状態が長く続くことがなく、ソフトスタート回路がなくても大きな突入電流が発生することはない。
更に、本第1の実施の形態では、電源オン時には、演算増幅回路3の出力電圧VAが0Vから上昇するため、必ず降圧動作の領域を通ることから、降圧用スイッチングトランジスタM1のオン状態が長く続くことがなく、ソフトスタート回路がなくても大きな突入電流が発生することはない。
一方、昇圧動作時には、降圧出力制御回路9は、降圧用スイッチングトランジスタM1とPMOSトランジスタM5の各ゲートをそれぞれローレベルにして、降圧用スイッチングトランジスタM1とPMOSトランジスタM5を共にオンさせる。PMOSトランジスタM5がオンすることにより、降圧用スイッチングトランジスタM1のサブストレートゲートは降圧用スイッチングトランジスタM1のソースに接続されたことになる。また、昇圧出力制御回路10は、昇圧用スイッチングトランジスタM3と昇圧用同期整流トランジスタM4のゲート電圧を制御して、昇圧用スイッチングトランジスタM3と昇圧用同期整流トランジスタM4が相補的にオン/オフするように制御する。
昇降圧型スイッチングレギュレータ1が連続モードで動作している場合、昇圧用同期整流トランジスタM4を流れる電流は、端子BOLXから出力端子Voutへの方向であることから、昇圧用同期整流トランジスタM4の両端の電圧は、端子BOLX側が大きく出力端子Vout側が小さくなる。このため、コンパレータ11の出力端はローレベルになる。
昇降圧型スイッチングレギュレータ1の動作が不連続モードになり、インダクタL1に蓄えられたエネルギーがすべて放出されると、昇圧用同期整流トランジスタM4に流れる電流は、出力端子Vout側から端子BOLXへの方向に向かって逆流することから、昇圧用同期整流トランジスタM4の両端の電圧は、出力端子Vout側が大きく端子BOLX側が小さくなる。このため、コンパレータ11の出力端はハイレベルになる。
昇降圧型スイッチングレギュレータ1の動作が不連続モードになり、インダクタL1に蓄えられたエネルギーがすべて放出されると、昇圧用同期整流トランジスタM4に流れる電流は、出力端子Vout側から端子BOLXへの方向に向かって逆流することから、昇圧用同期整流トランジスタM4の両端の電圧は、出力端子Vout側が大きく端子BOLX側が小さくなる。このため、コンパレータ11の出力端はハイレベルになる。
コンパレータ11の出力端がハイレベルになると、降圧出力制御回路9は、降圧用スイッチングトランジスタM1とPMOSトランジスタM5の各ゲートをそれぞれハイレベルにし、降圧用スイッチングトランジスタM1とPMOSトランジスタM5をそれぞれオフさせて遮断状態にする。この結果、出力端子Voutから入力端子Vddに逆流する電流経路が絶たれ、逆電流の発生を防止することができる。
なお、PMOSトランジスタM5は、降圧用スイッチングトランジスタM1のドレインとサブストレートゲートとの間に形成されている寄生ダイオードD2を介して逆電流が流れることを防止するための働きをしているため、降圧用スイッチングトランジスタM1に用いる素子に、このような逆電流が通過してしまう寄生ダイオードD2を持たないものを使用すれば、PMOSトランジスタM5は不要になる。
なお、PMOSトランジスタM5は、降圧用スイッチングトランジスタM1のドレインとサブストレートゲートとの間に形成されている寄生ダイオードD2を介して逆電流が流れることを防止するための働きをしているため、降圧用スイッチングトランジスタM1に用いる素子に、このような逆電流が通過してしまう寄生ダイオードD2を持たないものを使用すれば、PMOSトランジスタM5は不要になる。
また、逆電流が発生してコンパレータ11の出力端がハイレベルになると、昇圧用同期整流トランジスタM4をオフさせる方法もある。しかし、このような方法では、降圧動作時に逆電流が発生した場合、昇圧用スイッチングトランジスタM3と降圧用スイッチングトランジスタM1が共にオフしているため、このような状態で昇圧用スイッチングトランジスタM4をオフさせると、コンパレータ11の反転入力端がフローティング状態になってコンパレータ11の出力端が不安定になり、確実に逆電流を防止することができない。このような問題を回避するためには、コンパレータ11の出力端と降圧出力制御回路9との間に一時記憶回路を追加して、コンパレータ11の出力端における最初のハイレベルを記憶する必要があり、更に、昇降圧型スイッチングレギュレータ1の1クロックサイクルごとにこのような一時記憶回路の記憶内容をリセットするための回路が必要になる等、回路規模が増大してしまうという問題が発生することから、前記のような方法は適切ではない。
ここで、本発明は、同期整流方式の昇降圧型スイッチングレギュレータにも適用することができ、この場合、図3で示すように、図1の降圧用整流ダイオードD1の代わりにNMOSトランジスタからなる降圧用同期整流トランジスタM2を使用する。なお、図3では、図1と異なる部分を示しており、その他の部分は図1と同じであることから省略している。
図3において、降圧用同期整流トランジスタM2のドレインは降圧用スイッチングトランジスタM1のドレインに接続され、降圧用同期整流トランジスタM2のソースは接地端子Vssに接続されている。また、降圧用同期整流トランジスタM2のゲートは降圧出力制御回路9に接続されている。
図3において、降圧用同期整流トランジスタM2のドレインは降圧用スイッチングトランジスタM1のドレインに接続され、降圧用同期整流トランジスタM2のソースは接地端子Vssに接続されている。また、降圧用同期整流トランジスタM2のゲートは降圧出力制御回路9に接続されている。
降圧用同期整流トランジスタM2と降圧用スイッチングトランジスタM1は、降圧出力制御回路9からの制御信号によって、相補的にオン/オフするように制御される。逆電流が発生してコンパレータ11の出力端がハイレベルになると、降圧出力制御回路9は、降圧用同期整流トランジスタM2、降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせて遮断状態にする。このため、前記逆電流は、接地端子Vssへも入力端子Vddへも流れることができなくなり、逆電流の発生を防止することができる。
また、図3では、逆電流を検出すると降圧用同期整流トランジスタM2をオフさせるようにしたが、降圧用同期整流トランジスタM2と直列にNMOSトランジスタM6を接続し、逆電流を検出すると該NMOSトランジスタM6をオフさせて遮断状態になるようにしてもよく、このようにした場合、図3は図4のようになる。
図4において、降圧用同期整流トランジスタM2のソースと接地端子Vssとの間にNMOSトランジスタM6が接続され、NMOSトランジスタM6のゲートには降圧出力制御回路9からの制御信号nofが入力されている。
NMOSトランジスタM6は通常はオンして導通状態になっているが、逆電流が発生してコンパレータ11の出力端がハイレベルになると、降圧出力制御回路9は、NMOSトランジスタM6、降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせて遮断状態にする。このため、前記逆電流は接地端子Vssへも入力端子Vddへも流れることができなくなり、逆電流の発生を防止することができる。
図4において、降圧用同期整流トランジスタM2のソースと接地端子Vssとの間にNMOSトランジスタM6が接続され、NMOSトランジスタM6のゲートには降圧出力制御回路9からの制御信号nofが入力されている。
NMOSトランジスタM6は通常はオンして導通状態になっているが、逆電流が発生してコンパレータ11の出力端がハイレベルになると、降圧出力制御回路9は、NMOSトランジスタM6、降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせて遮断状態にする。このため、前記逆電流は接地端子Vssへも入力端子Vddへも流れることができなくなり、逆電流の発生を防止することができる。
このように、本第1の実施の形態における昇降圧型スイッチングレギュレータは、昇圧用同期整流トランジスタM4の両端の電圧をコンパレータ11で比較することによって、昇圧用同期整流トランジスタM4に流れる電流の方向を検出して逆電流の検出を行い、逆電流が発生すると降圧用スイッチングトランジスタM1及びPMOSトランジスタM5をそれぞれオフさせることにより、極めて簡単な回路で、確実に逆電流を防止することができ、該逆電流による効率の低下を防止することができる。
1 昇降圧型スイッチングレギュレータ
2 基準電圧発生回路
3,4 演算増幅回路
5 シフト電圧生成回路
6 降圧用PWMコンパレータ
7 昇圧用PWMコンパレータ
8 三角波発振回路
9 降圧出力制御回路
10 昇圧出力制御回路
11 コンパレータ
12 PFM/PWM制御回路
M1 降圧用スイッチングトランジスタ
M2 降圧用同期整流トランジスタ
M3 昇圧用スイッチングトランジスタ
M4 昇圧用同期整流トランジスタ
M5 PMOSトランジスタ
M6 NMOSトランジスタ
D1 降圧用整流ダイオード
D2 寄生ダイオード
L1 インダクタ
Co 出力コンデンサ
2 基準電圧発生回路
3,4 演算増幅回路
5 シフト電圧生成回路
6 降圧用PWMコンパレータ
7 昇圧用PWMコンパレータ
8 三角波発振回路
9 降圧出力制御回路
10 昇圧出力制御回路
11 コンパレータ
12 PFM/PWM制御回路
M1 降圧用スイッチングトランジスタ
M2 降圧用同期整流トランジスタ
M3 昇圧用スイッチングトランジスタ
M4 昇圧用同期整流トランジスタ
M5 PMOSトランジスタ
M6 NMOSトランジスタ
D1 降圧用整流ダイオード
D2 寄生ダイオード
L1 インダクタ
Co 出力コンデンサ
Claims (18)
- 入力端子から入力された入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し出力端子から出力する昇降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にすることを特徴とする昇降圧型スイッチングレギュレータ。 - 前記降圧用スイッチング素子はMOSトランジスタであり、前記入力電圧と該MOSトランジスタのサブストレートゲートとの接続を行う第1スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、前記第1スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項1記載の昇降圧型スイッチングレギュレータ。
- 前記第1スイッチング素子は、前記降圧用スイッチング素子と同じ導電型のMOSトランジスタであることを特徴とする請求項2記載の昇降圧型スイッチングレギュレータ。
- 前記昇圧用同期整流スイッチング素子はMOSトランジスタであり、前記逆電流検出回路部は、該MOSトランジスタの両端の電圧差から前記逆電流の検出を行うことを特徴とする請求項1、2又は3記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、ダイオードであることを特徴とする請求項1、2、3又は4記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、前記制御回路部は、前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記逆電流検出回路部が前記逆電流を検出すると、該降圧用同期整流スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項1、2、3又は4記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第2スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、該第2スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項1、2、3又は4記載の昇降圧型スイッチングレギュレータ。
- 前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えることを特徴とする請求項5記載の昇降圧型スイッチングレギュレータ。 - 前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えることを特徴とする請求項6又は7記載の昇降圧型スイッチングレギュレータ。 - 前記出力制御回路部は、前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になると、前記降圧用スイッチング素子のオンデューティサイクルが100%になると共に、前記昇圧用スイッチング素子のオンデューティサイクルが0%になるように前記降圧用スイッチング素子及び前記昇圧用スイッチング素子の動作制御を行うことを特徴とする請求項8又は9記載の昇降圧型スイッチングレギュレータ。
- 前記出力制御回路部は、
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えることを特徴とする請求項10記載の昇降圧型スイッチングレギュレータ。 - 前記反転増幅回路部は、反転増幅して出力する信号に加えるための所定のシフト電圧を生成するシフト電圧生成回路を備えることを特徴とする請求項8、9、10又は11記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用スイッチング素子、降圧用整流素子、昇圧用スイッチング素子、昇圧用同期整流素子、制御回路部及び逆電流検出回路部は、1つのICに集積されることを特徴とする請求項1、2、3、4、5、6、7、8、9、10、11又は12記載の昇降圧型スイッチングレギュレータ。
- 入力された制御信号に応じて降圧動作のためのスイッチングを行い、入力端子から入力された入力電圧によるインダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にすることを特徴とする昇降圧型スイッチングレギュレータの逆電流防止方法。 - 前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子である場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子をそれぞれオフさせて遮断状態にすることを特徴とする請求項14記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第2スイッチング素子を備えた場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該第2スイッチング素子をそれぞれオフさせて遮断状態にすることを特徴とする請求項14記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記降圧用スイッチング素子はMOSトランジスタであり、前記入力電圧と該MOSトランジスタのサブストレートゲートとの接続を行う第1スイッチング素子を備えた場合、前記逆電流を検出すると、該第1スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項14、15又は16記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記昇圧用同期整流スイッチング素子がMOSトランジスタである場合、該MOSトランジスタの両端の電圧差から前記逆電流の検出を行うことを特徴とする請求項14、15、16又は17記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
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