JP2007150319A - 電界効果トランジスタデバイスおよびその製造方法 - Google Patents

電界効果トランジスタデバイスおよびその製造方法 Download PDF

Info

Publication number
JP2007150319A
JP2007150319A JP2006319296A JP2006319296A JP2007150319A JP 2007150319 A JP2007150319 A JP 2007150319A JP 2006319296 A JP2006319296 A JP 2006319296A JP 2006319296 A JP2006319296 A JP 2006319296A JP 2007150319 A JP2007150319 A JP 2007150319A
Authority
JP
Japan
Prior art keywords
gate
region
substrate
conductive layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006319296A
Other languages
English (en)
Inventor
Zhijiong Luo
チージョン、ルオ
Huilong Zhu
フイロン、チュ
Yung Fu Chong
ユン、フ、チョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
International Business Machines Corp
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd, International Business Machines Corp filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of JP2007150319A publication Critical patent/JP2007150319A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】電界効果トランジスタ（ＦＥＴ）を製造する方法を提供する。
【解決手段】この方法は、半導体基板上にゲート構造を形成するステップと、基板内に凹部を形成して、凹部内に第２の半導体材料を埋め込むステップとを含む。ゲート構造は、ゲート誘電体層、導電層、および絶縁層を含む。前記ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含み、導電層を凹ませるステップと、基板内に凹部を形成するステップとは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。
【選択図】図１２

Description

本発明は、半導体デバイスに関する。さらに詳細には、本発明は、金属酸化膜半導体電界効果トランジスタなどの電界効果トランジスタに関する。
完全にシリサイド化された（ＦＵＳＩ）ゲート構造と埋め込みシリコン・ゲルマニウム（ｅＳｉＧｅ）構造の両方が、電界効果トランジスタ（ＦＥＴ）、特にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の動作性能を向上させるのに有用であることが明らかになった。しかしながら、ＦＵＳＩ構造とｅＳｉＧｅ構造の両方を製造する技術は、典型的なＣＭＯＳ（相補型金属酸化膜半導体）製造プロセスと比較して非常に複雑なプロセスを含む。
典型的ＣＭＯＳプロセスに加えて、ＦＥＴのゲートを完全にシリサイド化することは、付加的なエッチング・ステップを必要とし、また、付加的な化学機械研磨（ＣＭＰ）ステップを必要とすることがある。例えば、現在のＦＵＳＩ製造技術は、シリサイド化の前に、導電ゲート層をエッチングしてかつ研磨するステップを必要とする。
同様に、埋め込みシリコン・ゲルマニウム（ｅＳｉＧｅ）構造は、付加的な製造ステップを必要とする。ＦＥＴのソースおよびドレイン領域内に凹部を形成するために必要とされるプロセス、およびその凹部内に埋め込みＳｉＧｅ領域を成長させるためのプロセスに加えて、ｅＳｉＧｅプロセスは、ｅＳｉＧｅ領域の成長時にゲートを保護するために付加的なステップを必要とする。
本発明の目的は、電界効果トランジスタ（ＦＥＴ）を製造する改良された方法を提供することである。
本発明の他の目的は、現在の方法よりも少ないステップでよいような電界効果トランジスタ（ＦＥＴ）を製造する方法を提供することである。
これらのおよび他の本発明の目的、ならびに利点は、半導体基板上にゲート構造を形成するステップ、および基板内に凹部を形成して、その凹部内に第２の半導体材料を埋め込むステップを含む電界効果トランジスタ（ＦＥＴ）を製造する方法により実現される。ゲート構造は、ゲート誘電体層、導電層、および絶縁層を含む。前記ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含み、導電層を凹ませるステップ、および基板内に凹部を形成するステップは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。
本発明は、半導体基板上にゲート構造を形成するステップ、および基板内に凹部を形成して、その凹部内に第２の半導体材料を埋め込むステップを含む電界効果トランジスタ（ＦＥＴ）を製造する方法を提供する。ゲート構造は、ゲート誘電体層および導電層を含む。また、一実施形態では、方法は、第１の導電層と第２の導電層の間に挟まれた絶縁層を有するゲート構造の形成を含み、この絶縁層は、エッチング・ストッパとして機能する。ゲート構造の形成は、ゲート構造内の導電層を凹ませるステップを含む。導電層を凹ませるステップ、および基板内に凹部を形成するステップは、単一ステップで実行される。また、ＦＥＴデバイスが提供される。一実施形態では、前記導電層を凹ませるステップ、および基板内に凹部を形成するステップは、ほぼ同時に実行される。
他の実施形態では、方法は、さらに、ゲートの導電層へ金属材料を付着すること、ならびに基板のソース領域およびドレイン領域へ金属材料を付着することを含む。その後、シリサイドが、ゲート、ソース領域、およびドレイン領域上に形成される。結果として得られるゲートは、完全にシリサイド化されたゲートである。
他の実施形態では、本発明は、半導体基板、第１のゲート、および第２のゲートを含む電界効果トランジスタ（ＦＥＴ）デバイスを提供する。第１のゲートは、第１のゲートに最も近い第１のソース領域および第１のドレイン領域を有する第１の半導体基板領域上に設置されている。第２のゲートは、第２のゲートに最も近い第２のソース領域および第２のドレイン領域を有する第２の半導体基板領域上に設置されている。また、ＦＥＴデバイスは、第１の半導体基板領域または第２の半導体基板領域に埋め込まれた半導体領域を含む。第１のソースおよびドレイン領域、ならびに第２のソースおよびドレイン領域は、シリサイド化されている。第１のゲートおよび第２のゲートは、完全にシリサイド化されている。
図面、特に図１〜図１２を参照すると、本発明の電界効果トランジスタ構造（ＦＥＴ）を製造する方法が示されている。その方法で製造されたＦＥＴが図１２に示されており、全体として参照番号１００で示される。
ＦＥＴ１００は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造であることが好ましい。ＦＥＴトランジスタは、ｎ型ＦＥＴトランジスタまたはｐ型ＦＥＴトランジスタでありうる。
図１〜図１２を参照すると、一実施形態では、ＦＥＴ１００はＭＯＳＦＥＴ１００であり、図１に示されているように基板１０５上に製造される。基板１０５は、シリコンから形成されることが好ましいが、絶縁層上のシリコン基板から形成されてもよい。また、基板１０５は、半導体材料、または絶縁体上の半導体層から形成されてもよい。一実施形態では、ＭＯＳＦＥＴ１００は、ｎ型ＦＥＴ（ＮＦＥＴ）とｐ型ＦＥＴ（ＰＦＥＴ）の両方を有する構造である。基板１０５は、ＰＦＥＴを構成するｎドープ・シリコンおよびＮＦＥＴを構成するｐドープ・シリコン、もしくは、ＰＦＥＴを構成するｎドープ・シリコンまたはＮＦＥＴを構成するｐドープ・シリコンを含みうる。基板１０５は、基板１０５内の各ＦＥＴを分離する構造１１０により、ＳＴＩ、すなわち浅いトレンチ素子分離技術を用いて分割される。構造１１０は、窒化シリコンまたは酸化シリコンなどの材料から形成されうる。
図１を参照すると、ゲート誘電体１１５が、基板１０５および構造１１０上に付着される。ゲート誘電体１１５は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、またはそれらの任意の組み合わせなどの酸化物を含む好適な誘電体材料から形成されることが好ましい。第１の導電層１２０が、ゲート誘電体１１５上に付着される。薄い絶縁層１２５が、第１の導電層１２０上に付着され、第２の導電層１３０が、絶縁層１２５上に付着される。層１２５は、窒化シリコンから形成されることが好ましいが、酸化シリコン、およびＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３などの他の絶縁材等の他の材料からも形成されてもよい。導電層１２０および１３０は、多結晶シリコン（ポリＳｉ）または金属などの好適な導電性材料から形成されることが好ましい。他の好ましい実施形態では、ポリＳｉ材料は、ｎ型チャネル（ｎＦＥＴ）を有する電界効果トランジスタに対してｎ型ドープされ、ｐ型チャネル（ｐＦＥＴ）を有する電界効果トランジスタに対してｐ型ドープされる。
図２を参照すると、導電層１２０および１３０は、ＮＦＥＴ領域に対してはＡｓ、Ｐ、およびＳｂなどのｎ型ドーパントで、およびＰＦＥＴ領域に対してはホウ素およびＢＦ２などのｐ型ドーパントで、必要に応じて、予めドープされる。ゲート誘電体１１５、ならびに層１２０、１２５、および１３０は、ゲート・スタック１３２を形成するためにエッチングされる。
図３を参照すると、第１のスペーサ１３５が、ゲート・スタック１３２の側壁上に形成される。第１のスペーサ１３５は、付着およびエッチングなどの任意の好適な方法で形成されうる。一実施形態では、スペーサ１３５は、熱酸化プロセス、または低温酸化物（ＬＴＯ）付着、およびエッチング・プロセスを用いて形成される。第１のスペーサ１３５は、酸化シリコンまたは窒化シリコン材料から形成されることが好ましい。また、ハロー注入およびエクステンション注入、もしくは、ハロー注入またはエクステンション注入が、基板１０５内に、ｎ領域およびｐ領域１３７、もしくは、ｎ領域またはｐ領域１３７を形成するために使用されてもよい。
図４を参照すると、第２のスペーサ１４５が、緩衝酸化シリコン層１４０と共に基板１０５上に形成されて、第１のスペーサ１３５の周囲を取り囲んでいる。第２のスペーサ１４５は、窒化シリコン材料から形成されることが好ましい。スペーサ１４５および緩衝酸化シリコン層１４０は、付着と、それに続くエッチング・プロセスにより形成されることが好ましい。スペーサ１４５の形成後に、基板１０５内のＮＦＥＴとＰＦＥＴの両方に対して、ｎおよびｐ、もしくは、ｎまたはｐのソースおよびドレイン領域１３９を形成するためにイオン注入が実行されてもよい。
図５を参照すると、非共形（ｎｏｎ−ｃｏｎｆｏｒｍａｌ）酸化物１５０の付加的な層が、スペーサ１４５上および基板１０５上に付着される。図６を参照すると、酸化物層１５０の一部分が、ゲート・スタック１３２の上面を露出するために除去される。この除去は、リアクティブ・イオン・エッチング（ＲＩＥ）バック・プロセスで実行されることが好ましい。
図７を参照すると、ＦＥＴ１００のＮＦＥＴ部を覆って、レジスト１５５を設けてある。図８を参照すると、ＰＦＥＴ部の酸化物層１５０が、好ましくはウェットエッチングにより除去される。その後、レジスト１５５が除去される。
図９を参照すると、凹部１６０が、基板１０５のＰＦＥＴ部内に形成される。また、第２の導電層１３０も、好ましくはドライエッチングにより除去され、絶縁層１２５の上面を露出する。第２の導電層１３０の除去と凹部１６０の形成の両方が、同じエッチング・ステップで行われることが好ましい。
この実施形態では、窒化シリコン層であることが好ましい絶縁層１２５は、第１の導電層１２０のエッチングを防止する。絶縁層１２５があることにより、第２の導電層１３０の除去および凹部１６０の形成を、同時に、またはほぼ同時に行うことができる。また、層１２５により、エッチング後に残るゲート・スタック１３２の部分の高さが一様となる。また、層１２５は、基板１０５上の凹部領域１６０の凹部の深さが、ゲート・スタック１３２および凹部１６０の同時のエッチング、または単一ステップでのエッチングから生じるゲート・スタック１３２のエッチングの深さよりも深くなることを可能とする。
図１０を参照すると、凹部１６０内にドープされたＳｉＧｅ（シリコン・ゲルマニウム）を成長させて、ＳｉＧｅ領域１６５を形成する。図１１を参照すると、ＮＦＥＴ部の酸化物層１５０が除去される。また、絶縁層１２５も除去される。
図１２を参照すると、シリサイド化プロセスの結果が示されており、結果として完成したＦＥＴ１００が得られる。このプロセスでは、金属層（図示せず）が、ゲート１７５上、および基板１０５のソース領域とドレイン領域の両方の上に形成される。好ましい金属としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、およびタングステンなどがある。その後、金属は、例えば３００℃を越える高温でアニールされて、金属が、ゲート内の導電層１２０のポリＳｉと、基板と、および基板内のドープされたシリコンと反応して、シリサイド層１７０を形成するようになされる。第１の導電層１２０の厚さおよび金属層の厚さを調整することにより、残りのゲートを完全にシリサイド化することができる。その後、残りの金属層が、好ましくはウェットエッチング技術により除去される。このようにして、ＦＥＴ１００は、完全にシリサイド化された（ＦＵＳＩ）ゲート・デバイスとなる。
他の実施形態では、絶縁層１２５は、ソース領域およびドレイン領域のシリサイド化より前に除去されない。この実施形態では、ソース領域およびドレイン領域が、上述したようにシリサイド化される。その後、絶縁層１２５が除去され、続いて導電層１２０のシリサイド化が行われる。この実施形態では、ゲート１７５のシリサイド化に対して、ソース領域およびドレイン領域とは異なった材料を使用することができる。
結果として得られるＦＥＴが図１２に示されている。ＦＥＴ１００は、基板１０５上に形成されたゲート１７５を含む。ゲート１７５は、緩衝酸化シリコン層１４０、ならびにスペーサ１３５および１４５を含む。また、ゲート１７５は、ゲート誘電体１１５および第１の導電層１２０を含み、この第１の導電層１２０は、シリサイド化後には、完全にシリサイド化された層１７０である。基板１０５のＮＦＥＴ部は、中央のｐドープ領域１８０、ｎドープ・ソース領域１８２、およびｎドープ・ドレイン領域１８４を含む。基板１０５のＰＦＥＴ部は、中央のｎドープ領域１９０、ｐドープ・ソース領域１９２、ｐドープ・ドレイン領域１９４、および埋め込みｅＳｉＧｅ領域１６５を含む。
上述した様々な層の付着は、半導体デバイスの構成に適した任意の公知の方法で達成されうる。好適な付着技術の例としては、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ法（ＰＥＣＶＤ）、原子層成長法（ＡＬＤ）、および高密度プラズマ付着法（ＨＤＰ）などがある。さらに、上述した様々な層のエッチングは、任意の好適な公知の方法で達成されうる。一実施形態では、エッチングは、リアクティブ・イオン・エッチング技術（ＲＩＥ）で達成される。
本発明の他の実施形態では、層１２５は、その方法に含まれていない。この実施形態では、単一の厚い導電層が、誘電体層１１５上に付着され、この誘電体層１１５は、その後、凹部１６０を形成するステップ時に、エッチングで除去される。
図１２に示された実施形態では、ＦＥＴ１００の埋め込み半導体領域は、ＰＦＥＴ領域内に埋め込まれたＳｉＧｅ領域１６５として示されている。さらに他の実施形態では、埋め込み半導体領域は、ＮＦＥＴ領域内に形成されてもよい。この実施形態では、炭化シリコン（ＳｉＣ）が、埋め込み半導体領域用の好ましい材料である。ＮＦＥＴ領域内に埋め込み領域を有するＦＥＴを形成するために使用される方法のステップは、上述したステップと同様である。しかしながら、この実施形態では、凹部を形成するステップは、ＰＦＥＴ領域の代わりにＮＦＥＴ領域内で実行されるとともに、炭化シリコンが、ＮＦＥＴ領域の凹部内に埋め込まれることが好ましい。
この実施形態で結果として得られるＦＥＴは、図１２のＦＥＴと同様である。しかしながら、この実施形態では、基板のＮＦＥＴ部は、中央のｐドープ領域１８０、ｎドープ・ソース領域１８２、ｎドープ・ドレイン領域１８４、および埋め込みＳｉＣ領域を含む。基板のＰＦＥＴ部は、中央のｎドープ領域、ｐドープ・ソース領域、およびｐドープ・ドレイン領域１９４を含む。さらに、この実施形態のＰＦＥＴ部は、埋め込みＳｉＧｅ領域を有しうる。
本発明の方法は、ＦＵＳＩと埋め込み半導体機能の両方を有するＦＥＴ構造を提供するが、一方、このような構造を形成する典型的プロセスよりも少ないステップを必要とする。例えば、この方法は、同一ステップの間に、ゲート内の導電層を凹ませて、かつＳｉＧｅ領域を埋め込むための凹部を形成することができる。この特徴は、ＦＥＴデバイス、特にＦＵＳＩゲートとｅＳｉＧｅの両方を含むＦＥＴデバイスを構成するために必要とされるステップ数を減少させる。また、上述した１つの単純凹部ステップの使用は、ＣＭＰおよびエッチバック・プロセスの欠点を回避する。
さらに、この方法は、ゲート、特にＰＦＥＴ領域上のゲートを保護する必要性を無くし、それにより、また、このようなＦＥＴ構造を製造するプロセスを大幅に簡素化する。
一実施形態では、絶縁層は、第１の導電層と第２の導電層の間に付着される。絶縁層は、方法が、初期段階でゲート内の最終的な導電層の厚さを制御することを可能とする。先の方法では、導電層は、最終的なゲートの導電層の厚さよりも厚く付着されなければならず、次に、ゲートが形成された後に、所望の厚さまでエッチングされかつ研磨されなければならない。本発明では、第１の導電層は、所望の最終的な厚さまで付着されうる。第２の導電層がエッチングされて除去されるとともに、凹部が形成されるとき、絶縁層は第１の導電層を保護する。したがって、本発明では、ゲートの導電層をエッチングしてかつ研磨するステップを無くすことができる。
本発明のＭＯＳＦＥＴデバイスの例示的な実施形態は、本発明の態様を示すために提供されている。本発明は、上述したＭＯＳＦＥＴトランジスタに限定されない。ゲート、ソース、およびドレインの寸法および位置などの構成に対する変形は、本発明の範囲内にある。
本明細書で説明した開示の様々な代替手段、組み合わせ、および変更は、当業者により考案されうることを理解するべきである。本発明は、添付の請求項の範囲内にある、このようなすべての代替手段、変更、および変形を包含するものである。
本発明の方法の第１のステップの横断面図である。 本発明の方法の第２のステップの横断面図である。 本発明の方法の第３のステップの横断面図である。 本発明の方法の第４のステップの横断面図である。 本発明の方法の第５のステップの横断面図である。 本発明の方法の第６のステップの横断面図である。 本発明の方法の第７のステップの横断面図である。 本発明の方法の第８のステップの横断面図である。 本発明の方法の第９のステップの横断面図である。 本発明の方法の第１０のステップの横断面図である。 本発明の方法の第１１のステップの横断面図である。 本発明の方法の第１２のステップの横断面図である。

Claims (20)

  1. 半導体基板上に、ゲート誘電体層および導電層を含むゲート構造を形成するステップと、
    前記基板内に凹部を形成し、前記凹部内に第２の半導体材料を埋め込むステップとを有し、
    前記ゲート構造を形成するステップが、前記ゲート構造内の前記導電層を凹ませるステップを含み、
    前記導電層を凹ませる前記ステップと、前記基板内に凹部を形成する前記ステップとが、単一ステップで実行される、
    電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法。
  2. 前記導電層を凹ませる前記ステップと、前記基板内に前記凹部を形成する前記ステップとが、ほぼ同時に実行される、請求項１に記載の方法。
  3. 前記第２の半導体材料が、シリコン・ゲルマニウム（ＳｉＧｅ）と炭化シリコン（ＳｉＣ）とからなるグループから選択される、請求項１に記載の方法。
  4. 前記ＦＥＴが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載の方法。
  5. 前記基板が、シリコン基板と、絶縁層上のシリコン基板と、半導体層と、絶縁体上の半導体層とからなるグループから選択される、請求項１に記載の方法。
  6. 前記ＦＥＴが、ＮＦＥＴ領域およびＰＦＥＴ領域を含むとともに、前記基板内の前記凹部が、前記ＮＦＥＴ領域と前記ＰＦＥＴ領域とから選択された領域内に形成される、請求項１に記載の方法。
  7. 前記基板内の前記凹部が、前記ＰＦＥＴ領域内に形成され、かつ前記第２の導体材料が、シリコン・ゲルマニウム（ＳｉＧｅ）である、請求項６に記載の方法。
  8. 前記基板内の前記凹部が、前記ＮＦＥＴ領域内に形成され、かつ前記第２の導体材料が、炭化シリコン（ＳｉＣ）である、請求項６に記載の方法。
  9. 前記ゲート構造を形成する前記ステップが、
    前記基板上にゲート誘電体層を付着するステップと、
    前記ゲート誘電体層上に第１の導電層を付着するステップと、
    前記第１の導電層上に絶縁層を付着するステップと、
    前記窒化物層上に第２の導電層を付着するステップと、
    ゲート・スタックを形成するために、前記ゲート誘電体層と、前記第１および第２の導電層と、前記絶縁層とをエッチングするステップと、
    前記ゲート・スタックの周囲に１つ以上のスペーサを形成するステップとを含み、
    前記導電層を凹ませる前記ステップが、前記第２の導電層を凹ませることにより達成される、
    請求項１に記載の方法。
  10. 前記第２の導電層を凹ませた後に、前記絶縁層を除去するステップをさらに有する、請求項９に記載の方法。
  11. 前記ゲートの前記導電層へ金属材料を付着して、かつ前記基板のソース領域およびドレイン領域へ金属材料を付着するステップと、
    前記ゲートが完全にシリサイド化されるように、前記ゲート上と、前記ソース領域上と、前記ドレイン領域上にシリサイドを形成するステップとをさらに有する、
    請求項１に記載の方法。
  12. 前記絶縁層が、前記第２の導電層を凹ませる間に、前記第１の導電層がエッチングされて除去されることを防止する、請求項９に記載の方法。
  13. 半導体基板と、
    第１のゲートに最も近い第１のソース領域および第１のドレイン領域を有する第１の半導体基板領域上の第１のゲートと、
    第２のゲートに最も近い第２のソース領域および第２のドレイン領域を有する第２の半導体基板領域上の第２のゲートと、
    前記第１の半導体基板領域と、前記第２の半導体基板領域とからなるグループから選択された領域に埋め込まれた半導体領域とを有し、
    前記第１のゲートと、前記第２のゲートと、前記第１のソースおよびドレイン領域と、前記第２のソースおよびドレイン領域とが、シリサイド化されている、
    電界効果トランジスタ（ＦＥＴ）デバイス。
  14. 前記第１の半導体領域がＰＦＥＴ領域であり、かつ前記第２の半導体領域がＮＦＥＴ領域であるとともに、前記埋め込み半導体領域が、
    前記第１のソース領域および前記第１のドレイン領域内に埋め込まれたシリコン・ゲルマニウムと、
    前記第２のソース領域および前記第２のドレイン領域内に埋め込まれた炭化シリコンとからなるグループから選択される、
    請求項１３に記載のＦＥＴデバイス。
  15. 前記ＦＥＴデバイスが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１３に記載のＦＥＴデバイス。
  16. 前記半導体基板が、シリコン基板と、絶縁層上のシリコン基板と、半導体層と、絶縁体上の半導体層とからなるグループから選択される、請求項１３に記載のＦＥＴデバイス。
  17. 前記第１のゲートおよび前記第２のゲートが、少なくとも誘電体層と導電層とを付着して、かつ前記導電層の少なくとも一部分を除去することにより形成され、
    前記埋め込み半導体領域が、前記領域内に凹部を形成し、続いて前記凹部内に半導体材料を埋め込むことにより形成されるとともに、
    前記導電層の少なくとも前記一部分を除去する前記ステップと、前記凹部を形成するステップとが、単一ステップで達成される、請求項１３に記載のＦＥＴデバイス。
  18. 前記導電層の少なくとも前記一部分を除去する前記ステップと、前記凹部を形成するステップとが、ほぼ同時に達成される、請求項１３に記載のＦＥＴデバイス。
  19. ＮＦＥＴ領域とＰＦＥＴ領域とを有する基板上に、第１の導電層とゲート誘電体層とを付着するステップと、
    前記第１の導電層上に絶縁層を付着するステップと、
    前記窒化物層上に第２の導電層を付着するステップと、
    第１のゲート・スタックおよび第２のゲート・スタックを形成するために、前記ゲート誘電体層と、前記第１および第２の導電層と、前記絶縁層とをエッチングして、かつ第１のゲートおよび第２のゲートを形成するために、前記第１および第２のゲート・スタックの周囲に１つ以上のスペーサを形成するステップと、
    前記第１のゲートおよび前記第２のゲートから、前記第２の導電層を除去して、前記基板内の、前記第１のゲートに最も近いソース領域およびドレイン領域内に、単一ステップで凹部を形成するステップと、
    前記凹部内に半導体材料を埋め込むステップと、
    前記第１および第２のゲートから前記絶縁層を除去するステップと、
    前記第１のゲートと、前記第２のゲートと、前記第１のゲートに最も近い前記ソース領域および前記ドレイン領域と、前記第２のゲートに最も近いソース領域およびドレイン領域とを完全にシリサイド化するステップとを有する、
    埋め込み半導体領域を有する完全にシリサイド化された（ＦＵＳＩ）電界効果トランジスタ（ＦＥＴ）デバイスを製造する方法。
  20. 前記第１のゲートが、
    前記埋め込み半導体材料がシリコン・ゲルマニウムである前記ＰＦＥＴ領域と、
    前記埋め込み半導体材料が炭化シリコンである前記ＮＦＥＴ領域とからなるグループから選択された領域上に設置される、
    請求項１９に記載の方法。
JP2006319296A 2005-11-29 2006-11-27 電界効果トランジスタデバイスおよびその製造方法 Pending JP2007150319A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/164,568 US7566609B2 (en) 2005-11-29 2005-11-29 Method of manufacturing a semiconductor structure

Publications (1)

Publication Number Publication Date
JP2007150319A true JP2007150319A (ja) 2007-06-14

Family

ID=38088044

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006319296A Pending JP2007150319A (ja) 2005-11-29 2006-11-27 電界効果トランジスタデバイスおよびその製造方法

Country Status (3)

Country Link
US (1) US7566609B2 (ja)
JP (1) JP2007150319A (ja)
SG (2) SG132641A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011009308A (ja) * 2009-06-23 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8247279B2 (en) 2008-09-26 2012-08-21 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device using epitaxial growth inhibiting layers

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7935590B2 (en) * 2006-05-11 2011-05-03 United Microelectronics Corp. Method of manufacturing metal oxide semiconductor and complementary metal oxide semiconductor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
KR101082096B1 (ko) * 2008-01-21 2011-11-10 주식회사 하이닉스반도체 샐리사이드 공정을 이용한 반도체 소자의 제조방법
US7892932B2 (en) * 2008-03-25 2011-02-22 International Business Machines Corporation Semiconductor devices having tensile and/or compressive strain and methods of manufacturing and design structure
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
US8367485B2 (en) * 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US20110101427A1 (en) * 2009-10-30 2011-05-05 Thilo Scheiper Transistor including a high-k metal gate electrode structure formed prior to drain/source regions on the basis of a superior implantation masking effect
DE102009047309B4 (de) 2009-11-30 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Deckschichtentfernung in einer Metallgateelektrodenstruktur mit großem ε durch Verwendung eines Opferfüllmaterials
US8772120B2 (en) * 2012-05-24 2014-07-08 United Microelectronics Corp. Semiconductor process
US9029214B2 (en) * 2013-01-14 2015-05-12 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved silicide contacts

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5920088A (en) * 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
US6777759B1 (en) * 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US5915199A (en) * 1998-06-04 1999-06-22 Sharp Microelectronics Technology, Inc. Method for manufacturing a CMOS self-aligned strapped interconnection
US6235568B1 (en) * 1999-01-22 2001-05-22 Intel Corporation Semiconductor device having deposited silicon regions and a method of fabrication
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
US6376323B1 (en) * 2001-04-04 2002-04-23 Advanced Micro Devices, Inc. Fabrication of gate of P-channel field effect transistor with added implantation before patterning of the gate
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6974729B2 (en) * 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US7071734B2 (en) * 2002-10-15 2006-07-04 Altera Corporation Programmable logic devices with silicon-germanium circuitry and associated methods
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6853020B1 (en) * 2002-11-08 2005-02-08 Advanced Micro Devices, Inc. Double-gate semiconductor device
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
JP2004172541A (ja) * 2002-11-22 2004-06-17 Renesas Technology Corp 半導体装置の製造方法
US6800530B2 (en) * 2003-01-14 2004-10-05 International Business Machines Corporation Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US6815770B1 (en) * 2003-08-14 2004-11-09 United Microelectronics Corp. MOS transistor having reduced source/drain extension sheet resistance
US6902994B2 (en) * 2003-08-15 2005-06-07 United Microelectronics Corp. Method for fabricating transistor having fully silicided gate
US20050054164A1 (en) * 2003-09-09 2005-03-10 Advanced Micro Devices, Inc. Strained silicon MOSFETs having reduced diffusion of n-type dopants
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US6849527B1 (en) * 2003-10-14 2005-02-01 Advanced Micro Devices Strained silicon MOSFET having improved carrier mobility, strained silicon CMOS device, and methods of their formation
US20050090082A1 (en) * 2003-10-28 2005-04-28 Texas Instruments Incorporated Method and system for improving performance of MOSFETs
US7067379B2 (en) * 2004-01-08 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide gate transistors and method of manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247279B2 (en) 2008-09-26 2012-08-21 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device using epitaxial growth inhibiting layers
JP2011009308A (ja) * 2009-06-23 2011-01-13 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
SG132641A1 (en) 2007-06-28
US20070122955A1 (en) 2007-05-31
SG152247A1 (en) 2009-05-29
US7566609B2 (en) 2009-07-28

Similar Documents

Publication Publication Date Title
US7566609B2 (en) Method of manufacturing a semiconductor structure
US10804165B2 (en) Source and drain isolation for CMOS nanosheet with one block mask
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
US8022488B2 (en) High-performance FETs with embedded stressors
US8299535B2 (en) Delta monolayer dopants epitaxy for embedded source/drain silicide
JP4700569B2 (ja) 直接チャネル応力
TWI261323B (en) MOSFET device with localized stressor
JP4630728B2 (ja) 半導体装置及びその製造方法
US8035141B2 (en) Bi-layer nFET embedded stressor element and integration to enhance drive current
US8236660B2 (en) Monolayer dopant embedded stressor for advanced CMOS
US9564488B2 (en) Strained isolation regions
TW200824007A (en) Stressed field effect transistor and methods for its fabrication
WO2014008685A1 (zh) 半导体器件制造方法
US9281398B2 (en) Semiconductor structure and method for manufacturing the same
CN103066122A (zh) Mosfet及其制造方法
JP3998665B2 (ja) 半導体装置およびその製造方法
JP4997752B2 (ja) 半導体装置の製造方法
WO2014012263A1 (zh) 半导体器件及其制造方法
CN106549016B (zh) 半导体器件及其制作方法