JP4700569B2 - 直接チャネル応力 - Google Patents

直接チャネル応力 Download PDF

Info

Publication number
JP4700569B2
JP4700569B2 JP2006193321A JP2006193321A JP4700569B2 JP 4700569 B2 JP4700569 B2 JP 4700569B2 JP 2006193321 A JP2006193321 A JP 2006193321A JP 2006193321 A JP2006193321 A JP 2006193321A JP 4700569 B2 JP4700569 B2 JP 4700569B2
Authority
JP
Japan
Prior art keywords
stress
layer
forming
semiconductor device
amorphous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006193321A
Other languages
English (en)
Other versions
JP2007027747A (ja
Inventor
ローマン，クノーフラー
アーミン，ティルケ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007027747A publication Critical patent/JP2007027747A/ja
Application granted granted Critical
Publication of JP4700569B2 publication Critical patent/JP4700569B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

発明の詳細な説明
〔発明の属する技術分野〕
本発明は、概略的には、半導体装置に関するものであり、より詳細には、性能向上のためトランジスタにおける応力を調整する装置および方法に関するものである。
〔発明の背景〕
半導体装置は、コンピュータおよび携帯電話など、多くの電子機器において使用されている。装置を小型化および高速化し続けることが、半導体産業におけるひとつの目標である。各構成間の物理的距離が小さくなるため、装置は小さければ小さいほどその処理速度は速くなる。また、銅のような高導電率の物質は、アルミニウムのような低伝導率の物質に取り代わられつつある。さらに、課題の一つとして、電子や正孔などの半導体キャリアの移動度の向上が挙げられる。
トランジスタの性能を向上させる方法として、電荷−キャリアチャネル領域近傍の半導体結晶格子を変形させる（すわなち、「歪ませる」）方法が挙げられる。たとえば、歪ませたシリコン上に形成されたトランジスタは、従来の基板を用いて形成されたトランジスタと比べて、電荷−キャリア移動度が大きい。シリコンを歪ませる方法としては、ゲルマニウムまたはシリコンゲルマニウムの層を付与する方法がある。上記ゲルマニウムを含む層の上にシリコンの薄層を成長させればよい。ゲルマニウムの結晶格子はシリコンの結晶格子よりも大きいため、ゲルマニウムを含む層を形成することによって、その隣接する層に格子不整合応力が加わる。そして、上述のような歪ませたシリコン層の上に歪チャネルトランジスタを形成すればよい。
トランジスタの性能を向上させる他の方法として、トランジスタ上に応力層を付与するという方法がある。装置の（キャリアなどの）移動度および性能を向上させるためには、様々な応力層を用いることができる。例えば、接触エッチング停止層（ＣＥＳＬ：ｃｏｎｔａｃｔ ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）、単層、複層、応力記憶伝達層、およびＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）ライナーを用いて、トランジスタに応力を付与することができる。通常、これらの方法には、伸張性応力および圧縮性応力を付与するために窒化物層が用いられるが、酸化物層が用いられる場合もある。
しかし、トランジスタ構造の上部に応力層を堆積させた場合、応力層とトランジスタチャネルとの距離が離れていることによって歪みが部分的に緩和されてしまうという問題が生じる。また、特に小さな装置において、応力層を貫通するコンタクトホールが形成されることによって応力層の総面積が減少し、その結果、性能の向上という効果が減少してしまう。
上記の問題点などを鑑みて、性能を向上させるための歪みを半導体装置にたいして付与し得るような優れた構造および方法が必要とされている。
〔発明の概要〕
本発明の好ましい形態である、半導体装置に歪領域を形成する方法および構造を用いることによって、上記の問題点などは普遍的に解決または回避され、技術的な利点を普遍的に達成することができる。
本発明の一形態は、半導体装置の製造方法を提供する。上記方法は、半導体装置に歪チャネル領域を形成する工程を包含する。一形態において、上記方法は、製造の中間段階において半導体装置のアモルファス部分を覆う応力層を形成する工程を包含する。上記半導体装置はマスクされており、応力層の一部における歪みは緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。他の形態において、伸張性の応力層は、上記装置の第１部分を覆うよう形成され、圧縮性の応力層は、上記装置の第２部分を覆うよう形成される。伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。
本発明の他の形態は、半導体装置を提供する。上記装置は、第１層および再結晶化層が該第１層上に形成されている基板を含んでいる。第１層は固有の第１応力を有し、再結晶化層は固有の第２応力を有することが好ましく、固有の第２応力と、固有の第１応力とは異なっていてもよい。一形態において、上記装置は、再結晶化層に形成されたトランジスタであって、ソース領域、ドレイン領域およびソース領域とドレイン領域とに挟まれた電荷キャリアチャネル領域を有するトランジスタをさらに備えている。一形態として、上記装置において、固有の第２応力は上記電荷キャリアチャネル領域と実質的に平行になるよう揃えられていることが好ましい。
本発明の一形態において、上記トランジスタはｎチャネルトランジスタであり、かつ上記固有の第２応力は伸張性である。また、他の形態において、上記トランジスタはｐチャネルトランジスタであり、かつ固有の第２応力は圧縮性である。
これまでの記載は、以下に続く本発明の詳細な記載の理解が容易になるよう、本発明の特徴および技術的な利点の概略について説明した。本発明の他の特徴点および利点は、特許請求の範囲に記載されている。本発明と同様の目的を達成するために他の構造または工程に改変する、あるいは他の構造または工程を想到するために、開示されている着想および特定の形態を基礎として容易に利用し得ることは、当業者であれば十分理解できるであろう。また、上記のような同等の構成は本発明の精神および添付の特許請求の範囲において説明している範囲に含まれるということは、当業者であれば明確に理解することができるであろう。
添付図面を参照した以下の説明によって、本発明およびその利点についてより十分に理解されるであろう。
〔実施の形態〕
各図面において対応する番号や記号は、特に指定する場合を除いて、通常、同じ部材を表している。図面は好適な実施形態の該当部分を明確に表すためのものであって、実際の縮尺とは必ずしも一致しない。いくつかの実施形態をさらに明瞭に説明するために、同じ構造、材料、工程の変形については、部材番号の後にアルファベットを付している。
好ましい各実施形態の構成および使用の詳細について、以下に説明する。しかし、本発明は、広範囲にわたる具体的な記載に基づいて具体化され得る、多くの適応可能な発明思想を提供するものであり、ここで例示されている各実施形態に限定されるものではない。
本発明の好ましい各実施形態である、ＣＭＯＳ装置におけるｎチャネルトランジスタおよびｐチャネルトランジスタについて、以下に具体的に説明する。チャネルチャネル本発明の各実施形態は、また、一つ以上のリセスゲートトランジスタを用いた他の半導体アプリケーション、または集積回路アプリケーションに適応してもよい。なお、各実施形態は、ＰＭＯＳ装置およびＮＭＯＳ装置を、それぞれ一つずつ備える構成として説明されているが、通常、各製造プロセスにおいて、多くの（例えば、何千または何百万）のＰＭＯＳ装置およびＮＭＯＳ装置が半導体基板上に形成される。
図１に示す本発明の一実施形態は、シリコンまたは他の半導体材料からなる基板１０１を備えている。基板１０１は、他の半導体（例えば、Ｓｉ、ＳｉＧｅおよびＳｉＣ）または絶縁体（例えば、絶縁体上に形成されたシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板）上に形成された単結晶シリコンまたは単結晶シリコン層から構成されてもよい。シリコンの代わりに、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＧｅまたはＳｉＣのような半導体化合物または半導体合金を用いることができる。半導体材料の特徴から、通常、基板１０１に対して加えられえる応力が存在しないということはない。よって、圧縮性または伸張性の固有の応力が、基板１０１に加えられている状態であってもよい。
基板１０１の上には、パッド酸化物層１１０が形成されている。パッド酸化物層１１０は、厚さ約５ナノメートル（ｎｍ）（５０オングストローム）のシリコン二酸化物であることが好ましく、パッド酸化物層１１０は、熱酸化によって形成されていてもよい。
パッド酸化物層１１０の形成後、基板１０１の一部はアモルファス層１０５に転換換される。アモルファス層１０５は、基板１０１の表面領域（パッド酸化層１１０に隣接した領域）の近傍にある基板１０１の結晶格子の一部を崩壊させることによって形成されることが好ましい。この工程は、アモルファス化とも呼ばれ、イオンインプラント１１５を用いて行われ、イオンインプラント１１５は、厚さ約１Ｅ１４ｃｍ２から１Ｅ１５ｃｍ２のゲルマニウムを用いて、約２０〜４０ｋｅＶで行われることが好ましい。アモルファス層１０５は、２０〜５０ｎｍの厚さを有することが好ましい。また、アモルファス層１０５は、応力伝達層とも呼ばれる。後述する本発明の好ましい実施形態に関する記載から明らかになるように、これは、アモルファス層１０５が、応力層１２０（図２を参照のこと）から基板１０１へ固有の応力を伝達する機能を有しているためである。
図２に示すように、パッド酸化物層１１０上に応力層１２０が形成され、同時に、応力層１２０はパッド窒化物として用いられることが好ましい。また、応力層１２０は、窒化シリコンから構成されることが好ましく、応力層１２０材料および/または膜が堆積される工程条件の化学量論を調節することによって、応力層１２０は、固有の伸張性または圧縮性の応力を有するよう堆積されてもよい。さらに、応力層１２０は、プラズマ助長化学蒸着法（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて形成された、約５０〜１５０ｎｍ（５００〜１５００オングストローム）の厚さを有する窒化シリコン層であることが好ましい。しかし、応力層１２０は、窒化シリコン以外の物質から構成され、上記厚さ異なる厚さを有していてもよい。
図３に示すように、第１領域１３０および第２領域１３５を形成するために、レジスト１２５を用いて、図２の構造をマスクする。応力層１２０の応力を調節するために、緩和インプラント１４０が行なわれる。緩和インプラント１４０は、応力層１２０の化学結合の切断および／または組成の調節によって、第２領域において選択的に応力層１２０の応力を緩和する。緩和インプラント１４０のインプラントは、アモルファス化インプラント（例えば、ゲルマニウムインプラント）に用いた上記条件と同様の条件で行われてもよい。緩和インプラント１４０によって、応力層１２０内の応力が緩和されることが好ましいが、緩和インプラント１４０によって、応力層１２０内の応力が増大することも、本発明の実施形態の範囲に含まれる。
上述したように、図３の構造は、第１領域１３０および第２領域１３５を有している。緩和インプラント１４０によって、第２領域１３５内の応力の大きさは、第１領域１３０内の応力の大きさと比較して変化（例えば、減少）する。例えば、当初、均一な伸張性応力の分布を有していた応力層１２０は、緩和インプラント１４０によって、第２領域１３５における伸張性応力が弱小さくなる（圧縮性応力が大きくなる）。同様に、当初、均一な圧縮性応力の分布有していた応力層１２０は、緩和インプラント１４０によって、第２領域１３５における圧縮性応力が小さくなる（伸張性応力が大きくなる）。
本発明の実施形態では、応力層１２０は、堆積時において約３ＧＰａ以上の固有の応力を有していてもよいが、応力層１２０の緩和された応力は、堆積時における応力よりもはるかに小さいことが好ましい。堆積時における応力層１２０が有する応力は、伸張性応力層において約１〜１．６ＧＰａであることが好ましく、堆積時における応力層１２０が有する応力は、約２〜３ＧＰａであることが好ましい。緩和インプラント１４０後において、応力層１２０が有する固有の応力は、約１００ＭＰａ未満であることが好ましい。だたし、本発明の実施形態に含まれる応力の大きさは、上記の範囲に限定されるものではない。
次に、図４に示すように、レジスト１２５を除去した後、複数の分離溝１４５は、応力層１２０、パッド酸化層１１０、およびアモルファス層１０５を貫通し、基板１０１に到達するように形成される。なお、分離溝１４５は、浅い溝状の分離領域として形成されることが好ましく、約３００〜５００ｎｍの深さを有することが好ましい。
分離溝１４５は、溝充填材料１５０にて充填され、該溝充填物質１５０は、二酸化珪素のような酸化物から構成されていてもよい。一形態において、上記酸化物は高密度プラズマ（ＨＤＰ：ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）処理を用いて堆積される。他の形態において、上記酸化物はテトラエチルオキシシランを用いた処理によって堆積させてもよい。また、他の形態において、溝充填材料１５０として、他の材料を用いてもよい。例えば、溝充填材料１５０は、アモルファスまたは多結晶性の（ドープまたは非ドープの）シリコン、または窒化シリコンのような窒化物であってもよい。また、他の形態において（図示せず）、分離溝１４５の側壁には、ライナーが形成されていてもよい。たとえば、酸化物および／または窒化物のライナー（図示せず）が、溝充填材料１５０と、基板１０１を構成する材料との間に形成されてもよい。他の分離技術（例えば、フィールド酸化膜を形成する方法またはディープ・トレンチ・アイソレーション法）を適応することも可能である。
本発明の実施形態において、応力は、応力層１２０からその下に形成されている各層、パッド酸化層１１０、アモルファス層１０５、および基板１０１へと伝達される。本発明の実施形態において、アモルファス層１０５内の応力は、応力層１２０における応力とは反対の型の応力である。例えば、伸張性応力を有する応力層１２０は下層のアモルファス層１０５に圧縮性の歪みを生じさせる傾向にある。また、圧縮性応力を有する応力層１２０は、下層のアモルファス層１０５に伸張性の歪みを生じさせる。
本発明の実施形態としては、緩和インプラント１４０後、アモルファス層１０５を再結晶化する工程が行われることが好ましい。この工程により、図５に示すように、アモルファス層１０５を再結晶化する工程を経て再結晶化層１０１ａが形成される。再結晶化において、結晶粒成長は、基板１０１の内側から外側へ向かって進行することが好ましい。よって、再結晶化層１０１ａの結晶は基板１０１の結晶と同じ方向へ配向しており、かつ、再結晶化層１０１ａは基板１０１と同じ結晶配向を有する、つまり、完全に整列していることが最も好ましいが、再結晶化層１０１ａと基板１０１とが同じ結晶配向を有していることは、本発明のすべての実施形態において必ずしも必要ではない。また、再結晶化層１０１ａは高い応力条件下で形成されるため、応力層１２０が除去された後でさえ、上記固有の応力は、再結晶化層１０１ａにおいて高い状態に維持される。アモルファス層１０５を再結晶化する工程は、約１０００度から１１００度で約１秒間またはそれ以上行われる、高速熱処理スパイクアニールのような熱処理にて完了する。
アモルファス層１０５を再結晶化する上記工程および化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を含む浅い溝を充填する工程の終了後、応力層１２０およびパッド酸化層１１０は、ウエットエッチングによって除去されることが好ましい。これにより、図６に示される構造を形成することができる。さらに、図６には、基板１０１の再結晶化された部分（再結晶化層１０１ａ）が示されている。図６の構造の形成後、さらに処理を行うことによって、装置の性能を高める応力および歪分布を有する最適な半導体装置を製造することができる。
実施形態の一例として、図７は、図６の構造からＣＭＯＳ装置を形成するためにさらに処理を行った構造を示している。第１領域１３０にはＮＦＥＴ（ｎ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）３０１が、前記第２領域１３５にはＰＦＥＴ(ｐ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ)３０２が形成される。ＮＦＥＴ３０１およびＰＦＥＴ３０２を形成することによって、基板１０１内に第１アクティブ領域２０４および第２アクティブ領域２０６が形成される。以下に示すＣＭＯＳ装置の一例には、ｐチャネルトランジスタ（ＰＭＯＳ）が第１アクティブ領域２０４に、ｎチャネルトランジスタ（ＮＭＯＳ）が第２アクティブ領域２０６に形成される。よって、第１アクティブ領域２０４はｎ型ドーパントが低濃度にてドープされ、第２アクティブ領域２０６はｐ型ドーパントが低濃度にてドープされる。他の形態において、他の装置を形成してもよい。例えば、他のＮＭＯＳトランジスタ、他のＰＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、コンデンサ、抵抗器および他の装置などを、アクティブ領域２０４および２０６と同様の領域に形成してもよい。
図７に示すように、第１アクティブ領域２０４と第２アクティブ領域２０６とは、基板１０１に形成されたＳＴＩ領域１４５のような分離領域によって分離されている。ＳＴＩ分離領域１４５は、溝充填物質にて充填されており、二酸化珪素のような酸化物から構成されている。一形態において、上記酸化物は、高密度プラズマ（ＨＤＰ）処理を用いて堆積されている。また、他の形態において、上記酸化物は、テトラエチルオキシシラン（ＴＥＯＳ：ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）の分解によって堆積されていてもよい。さらに、他の形態において、上記酸化物として、異なる材料を用いてもよい。例えば、溝充填材料は、アモルファスまたは多結晶性の（ドープまたは非ドープの）シリコン、または窒化シリコンのような窒化物であってもよい。また、他の形態において（図示せず）、ＳＴＩ領域１４５の側壁にはライナーが形成されていてもよい。例えば、酸化物および／または窒化物ライナー（図示せず）が、溝充填物質１４５と、基板１０１を構成する材料との間に形成されてもよい。また、他の分離技術（例えば、フィールド酸化膜を形成する方法またはディープ・トレンチ・アイソレーション法）を適応することも可能である。
ＮＦＥＴ３０１およびＰＦＥＴ３０２の２つの装置は、それぞれ、酸化物（例えばＳｉＯ２）、窒化物（例えば、Ｓｉ３Ｎ４）または酸化物と窒化物との組み合わせ（例えば、ＳｉＮ、酸化物−窒化物−酸化物が連続するもの）を含むゲート誘電体２２０から構成されている。他の形態において、約５．０以上の誘電率をもつ高誘電率（ｈｉｇｈ−ｋ）誘電材料が、ゲート誘電体２０２として用いられる。好適な高誘電率誘電材料としては、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２，ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３またはこれらの窒化物が挙げられ、また、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡＬＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙなどであり、さらに列挙したすべての組み合わせ、またはＳｉＯ２と列挙したものとの組み合わせを採用し得る。他に採用し得る形態として、ゲート誘電体２２０は、他の高誘電絶縁材料や他の誘電体材料から構成されていてもよい。ゲート誘電体２２０は、単一のから形成される単層から構成されていても、２つ以上の層から構成されもよい。
例えば、ゲート誘電体２２０は熱成長させたゲート酸化物であってもよい。また、ゲート誘電体２２０は、例えば、化学気相堆積（ＣＶＤ）、有機金属気相堆積法（ＭＯＣＶＤ：ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉａｌ ｖａｐｏｒ ｄｅｐｏｓｔｉｏｎ）、物理的気相堆積（ＰＶＤ）、またはジェット気相堆積法（ＪＶＤ）を用いて堆積されてもよい。一形態として、ゲート誘電体２２０は、厚さ約１ｎｍから約６ｎｍ（約１０Aから約６０A）を有していることが好ましいが、例えば、８ｎｍ（８０オングストローム）未満のような範囲であってもよい。
さらに、ｐチャネルトランジスタ２１６およびｎチャネルトランジスタ２１８は、さらにゲート電極２２２から構成されることが好ましい。ゲート電極２２２は、ポリシリコンまたはアモルファスシリコンのような半導体物質をから構成されることが好ましいが、他の半導体物質から構成されてもよい。他の形態としてゲート電極２２２は、（１）ポリシリコン、ＴｉＮ、ＨｆＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、ＲｅまたはＲｈから構成されていてもよい。また、ゲート電極２２２は、（２）Ｔｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮまたはＴｉＷのホウ化物、リン化物またはアンチモン化合物から構成されていてもよい。さらに、ゲート電極２２２は、（３）部分的にシリサイド化したゲート物質、完全にシリサイド化したゲート物質（ＦＵＳＩ）または他の金属から構成されていてもよい。なお、ゲート電極２２２は、（１）から（３）に含まれる材料を組み合わせたものから構成されてもよい。一形態において、ゲート電極２２２は、シリサイド層（例えば、チタンシリサイド、ニッケルシリサイド、タンタルシリサイド、コバルトシリサイド、プラチナシリサイド）の下層に形成されたドープされたポリシリコン層から構成される。１００〜２００ｎｍ（約１０００〜２０００オングストローム）の厚さを有するゲート電極２２２は、ＣＶＤ、ＰＶＤ、原子相堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｔｉｏｎ）または他の堆積技術を用いて、堆積されてもよい。
ゲート電極２２２の形成後、ゲート電極２２２をマスクとして用い、低濃度のドーパントにてドープされたソース／ドレイン領域２２４は、インプラントされてもよい。また、必要に応じて、他のインプラント（例えば、ポケットインプラント、ハロインプラント、または二重拡散領域のインプラント）を行ってもよい。
酸化物および／または窒化物のような絶縁材料から構成されるスペーサ２２６は、ゲート電極２２２の両側の側壁に形成される。通常、スペーサ２２６は、異方性エッチングされた後、等角の層を堆積させることによって形成される。スペーサ２６６形成する上記工程は、必要に応じて、複数の層を形成するために繰り返し行ってもよい。ソース／ドレイン領域２２８は、ｎウェルおよびｐウェルの露出した面に形成されてもよい。従来の方法従って、イオン（例えば、ＰＭＯＳトランジスタ２１６にはホウ素、ＮＭＯＳトランジスタ２１８には砒素および／またはリンをインプラントすることが好ましい。
また、図示していないが、トランジスタ２１６および２１８の上には中間誘電（ＩＬＤ）層が形成されてもよい。好適に用い得る上記ＩＬＤ層の材料としては、ドープされたガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ−ｓｌｉｃａｔｅ Ｇｌａｓｓ、ＢＳＧ：Ｂｏｒｏ−ｓｉｌｉｃａｔｅ Ｇｌａｓｓ、ＢＰＳＧ：Ｂｏｒｏｎ ｄｏｐｅｄ ＰＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、フッ素加工されたケイ酸ガラス（ＦＳＧ）、スピンオンガラス（ＳＯＧ）、窒化シリコン、およびＰＥプラズマ助長されたテトラエチルオキシシラン（ＴＥＯＳ）のような材料を挙げることができる。通常、上記ＩＬＤ層を貫通して、ゲート電極２２２およびソース／ドレインのコンタクト部（図示せず）が形成される。また、半導体装置には様々な構成を内部接続する金属層が形成されているが、図の単純化のため、図示していない。
本発明の好ましい形態に従って、ここでは、歪チャネル領域３０１が、ｐチャネルトランジスタ２１６のソース領域２２８とドレイン領域２２８との間、およびｎチャネルトランジスタ２１８のソース領域２２８とドレイン領域２２８との間に形成される。上述のように、ＮＭＯＳ装置と、ＰＭＯＳ装置とは、性能を向上するために必要な応力および歪みが異なる。ＮＭＯＳ装置には伸張性のチャネル応力が最も効果的であり、ＰＭＯＳ装置には圧縮性のチャネル応力が最も効果的である。よって、ｐチャネルトランジスタ２１６の歪チャネル領域３０１は、圧縮性応力を有することが好ましい。しかし、ここで提供される形態において、ＮＭＯＳ装置の性能を低下させないために、ｎチャネルトランジスタ２１８の歪チャネル領域３０１は、圧縮性応力がより小さい（伸張性応力がより大きい）ことが好ましい。さらに、好ましい形態に従って、チャネル領域３０１の応力は、ソース／ドレイン領域２２８間において、実質的に平行になるよう揃えられている。
まとめると、本発明の実施形態は、半導体装置に歪チャネル領域３０１を形成する方法を提供する。上記方法は半導体装置製造の中間段階において、半導体装置のアモルファス部の上に応力層を形成する工程を包含する。上記半導体装置はマスクされ、上記応力層の一部の歪みが緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。
説明に用いた上述の実施形態において、単一の応力層を備える構成であった。しかし、好ましい形態として、複数の応力層および／または複数の応力調整工程を含んでいてもよい。複数のマスク工程、堆積工程および応力調整工程を用いることによって、ＮＭＯＳ装置およびＰＭＯＳ装置が有する応力／歪特性は、より独立的および選択的に最適化される。より詳細な採用し得る好ましい形態として、複数の応力層および／または複数の応力調整工程を含むことによって、伸張性チャネル領域３０１を有するＮＭＯＳ装置を好適に提供することができ、同時に圧縮性チャネル領域３０１を有するＰＭＯＳ装置を提供できる。
図８には歪半導体装置を形成するための他の形態について示されている。図８の構造は、要約した上記形態に基づき形成されている。簡単に説明すると、基板１０１の一部は、パッド酸化物層１１０を用いて覆われたアモルファス層１０５に変換され、ここで、パッド酸化物層１１０は、応力層１２０ａに覆われている。図８に示すように、レジスト１２５ａ、従来のマスキングおよびパターニング法を用いて、応力層１２０ａの一部をパッド酸化層１１０にいたるまでエッチングする。これにより、第１領域１３０ａおよび第２領域１３５ａから構成される図８の構造が形成される。上述した形態において、応力層１２０ａの歪みは緩和インプラント用いて調節されている。しかし、図８に要約した形態において、図９に示すように第２応力層は応力調節する手段として用いられる。
図９は、図８の構造を備え、第１領域１３０ａおよび第２領域１３５ａにわたって形成されたエッチング停止層４０５を、さらに備えている。エッチング停止層４０５上には、第２応力層４１０が形成されている。本発明の好ましい形態として、第１応力層１２０ａおよび第２応力層４１０は、反対の型の応力を有している。例えば、図７を参照して説明したように、ＣＭＯＳ装置を形成するために、第１応力層１２０aは大きな伸張性応力を有し、第２応力層４１０は大きな圧縮性応力を有することが好ましい。これにより、第２領域１３５ａに含まれる基板１０１の一部は、大きな圧縮性応力を有する第２応力層４１０によって生じる伸張性歪みの影響を受ける。
図１０に示すように、第２レジスト層４１５を用いて、第２応力層４１０の一部は第１領域１３０ａから除去される。第１領域１３０ａから第２応力層４１０が除去されたので、第１領域１３０ａ内の基板１０１が有する応力は、積み重ねた応力層によって生じる複合的な作用（ｆｕｎｃｔｉｏｎ）を有してない。すなわち、大きな伸張性応力を有する第１応力層１２０ａは、基板１０１における第１応力層１２０ａの下層にある部分に対して圧縮性歪みを引き起こす。同様に、大きな圧縮性応力を有する第２応力層４１０aは、基板１０１における第２応力層４１０aの下層にある部分に対して伸張性歪みを引き起こす。
図１０の構造は、浅い溝の形成、アモルファス層の再結晶化および平坦化を含む工程によって、さらに処理されることが好ましく、これにより、図１１の構造が形成される。
図１１に示すように、第１応力層１２０ａは、第１領域１３０ａに含まれ、かつアモルファス層１０５の第１部分の上に形成されている。第１応力層１２０ａは、圧縮性または伸張性の固有の第１応力を有している。また、第２応力層４１０ａ、第２領域１３５ａに含まれ、アモルファス層１０５の第２部分の上に形成されている。第２応力層４１０aは、第１固有の応力とは異る固有の第２応力を有していることが好ましい。また、固有の第２応力と、固有の第１応力とは反対の応力、すなわち、圧縮性応力および伸張性応力のうち固有の第１応力が有する応力とは異なる性質の応力を有することがより好ましい。一形態において、応力／歪分布をさらに調節する緩和工程を、さらに包含してもよい。さらに、図１１の構造は、上述の形態、例えば、図７に示されている形態、と同様にＣＭＯＳ装置を形成するための工程によって、さらに処理されてもよい。
本発明は上述した実施形態限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲において適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。本発明の範囲内含まれる材料や方法の変更については当業者であれば充分に理解可能であり、本発明は、好適な実施形態を説明するために用いた特定の文脈以外の発明概念を示すものであることも明らかであろう。また、請求項の記載は、そのような過程、装置、製造、組成、手段、方法、工程を、本発明の範囲内に含むことを目的としている。
本発明の一実施形態における、半導体基板の一部をアモルファス層に変換する工程を示す断面図である。 アモルファス層の上へ応力層の形成する工程を示す断面図である。 応力層の一部に対する応力を緩和する工程を示す断面図である。 図３の構造に、ＳＴＩを形成する工程を示す断面図である。 アモルファス層を再結晶化する工程を示す断面図である。 図５の構造を平坦化する工程を示す断面図である。 本発明の実施形態に係るＣＭＯＳ装置を示す断面図である。 半導体装置に対して伸張性および圧縮性の応力を形成するために２つの応力層を用いることを含む、本発明の他の実施形態について示す断面図である。 図８の工程に続いて、第２応力層を形成す工程を示す断面図である。 図９の工程に続いて、第１領域内の第２応力層を除去する工程を示す断面図である。 図１０の構造を、浅い溝を形成、アモルファス層の再結晶化および平坦化した構造を示す断面図である。
符号の説明
１０１ 基板
１０１ａ 再結晶化層（再結晶化アモルファス層）
１０５ アモルファス層
１２０ 応力層
１２０ａ 第１応力層
１４０ イオンインプラント
２１６ ＰＭＯＳトランジスタ
２１８ ＮＭＯＮトランジスタ
２２４ ソース領域、ドレイン領域
３０１ チャネル領域
４１０、４１０ａ 第２応力層

Claims (11)

  1. 基板を覆うアモルファス層を形成する工程と；
    該アモルファス層を覆う応力層を形成する工程と；
    該応力層の一部における応力を、第１応力から第２応力まで緩和する工程と；
    該アモルファス層を再結晶化する工程と；
    該応力層を除去する工程と
    を包含する半導体装置の製造方法。
  2. アモルファス層を形成する工程が、イオンインプラント処理を用いて上記基板の表面領域を上記アモルファス層に転換することを含んでいる請求項１に記載の半導体装置の製造方法。
  3. 上記イオンインプラント処理が、約２０〜４０ｋｅＶで、厚さ約１Ｅ１４ｃｍ２から１Ｅ１５ｃｍ２のゲルマニウムを埋め込むことを含んでいる請求項２に記載の半導体装置の製造方法。
  4. 上記応力層が窒化シリコンから構成されている請求項１に記載の半導体装置の製造方法。
  5. 応力層を形成する上記工程が、プラズマ助長化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）処理を含んでいる請求項１に記載の半導体装置の製造方法。
  6. 応力層の一部における応力を、第１応力から第２応力まで緩和する上記工程が、ゲルマニウムイオンのインプラント処理を含んでいる請求項１に記載の半導体装置の製造方法。
  7. アモルファス層を再結晶化する上記工程が、約１０００度から１１００度で約一秒間またはそれ以上行う、高速熱処理（ＲＴＰ：ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）スパイクアニールを含んでいる請求項１に記載の半導体装置の製造方法。
  8. 第１応力が伸張性であり、かつ再結晶化アモルファス層にＮＭＯＳトランジスタを形成する工程をさらに包含する請求項１に記載の半導体装置の製造方法。
  9. 第１応力が圧縮性であり、かつ再結晶化アモルファス層にＰＭＯＳトランジスタを形成する工程をさらに包含する請求項１に記載の半導体装置の製造方法。
  10. 基板を覆うアモルファス層を形成する工程と；
    上記アモルファス層の一部を覆う第１応力層を形成する工程であって、圧縮性または伸張性である固有の第１応力を有する第１応力層を形成する工程と；
    上記アモルファス層の一部を覆う第２応力層を形成する工程であって、固有の第１応力とは異なる固有の第２応力を有する第１応力層を形成する工程と；
    該アモルファス層を再結晶化する工程と；
    第１応力層および第２応力層を除去する工程と
    を包含し、
    第１応力層および第２応力層が窒化シリコン層から構成されている半導体装置の製造方法。
  11. 基板を覆うアモルファス層を形成する工程と；
    上記アモルファス層の一部を覆う第１応力層を形成する工程であって、圧縮性または伸張性である固有の第１応力を有する第１応力層を形成する工程と；
    上記アモルファス層の一部を覆う第２応力層を形成する工程であって、固有の第１応力とは異なる固有の第２応力を有する第１応力層を形成する工程と；
    該アモルファス層を再結晶化する工程と；
    第１応力層および第２応力層を除去する工程と；
    固有の第１応力および固有の第２応力のうち少なくとも１つを緩和する工程と
    を包含する半導体装置の製造方法。
JP2006193321A 2005-07-13 2006-07-13 直接チャネル応力 Expired - Fee Related JP4700569B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/180,432 US7488670B2 (en) 2005-07-13 2005-07-13 Direct channel stress
US11/180,432 2005-07-13

Publications (2)

Publication Number Publication Date
JP2007027747A JP2007027747A (ja) 2007-02-01
JP4700569B2 true JP4700569B2 (ja) 2011-06-15

Family

ID=37650510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006193321A Expired - Fee Related JP4700569B2 (ja) 2005-07-13 2006-07-13 直接チャネル応力

Country Status (4)

Country Link
US (2) US7488670B2 (ja)
JP (1) JP4700569B2 (ja)
DE (1) DE102006030647B4 (ja)
TW (1) TWI306309B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US20070085129A1 (en) * 2005-10-14 2007-04-19 Macronix International Co., Ltd. Nitride read only memory device with buried diffusion spacers and method for making the same
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
DE102006051494B4 (de) * 2006-10-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Feldeffekt-Transistor mit verspanntem Kanalgebiet umfasst
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US20080217700A1 (en) * 2007-03-11 2008-09-11 Doris Bruce B Mobility Enhanced FET Devices
US8110890B2 (en) 2007-06-05 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device isolation structure
US7932542B2 (en) * 2007-09-24 2011-04-26 Infineon Technologies Ag Method of fabricating an integrated circuit with stress enhancement
US20090142891A1 (en) * 2007-11-30 2009-06-04 International Business Machines Corporation Maskless stress memorization technique for cmos devices
US20090166675A1 (en) * 2007-12-31 2009-07-02 Texas Instruments Incorporated Strain engineering in semiconductor components
US20090179308A1 (en) * 2008-01-14 2009-07-16 Chris Stapelmann Method of Manufacturing a Semiconductor Device
JP5117883B2 (ja) * 2008-02-25 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090227099A1 (en) * 2008-03-06 2009-09-10 Stefan Zollner Method of forming a semiconductor device having a stressed electrode and silicide regions
US7851328B2 (en) * 2008-09-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. STI stress modulation with additional implantation and natural pad sin mask
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US8551845B2 (en) 2010-09-21 2013-10-08 International Business Machines Corporation Structure and method for increasing strain in a device
US8828816B2 (en) * 2011-05-25 2014-09-09 Globalfoundries Inc. PMOS threshold voltage control by germanium implantation
US8697523B2 (en) 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
FR3015769B1 (fr) 2013-12-23 2017-08-11 Commissariat Energie Atomique Procede ameliore de realisation de blocs semi-conducteurs contraints sur la couche isolante d'un substrat semi-conducteur sur isolant
FR3023411B1 (fr) * 2014-07-07 2017-12-22 Commissariat Energie Atomique Generation localisee de contrainte dans un substrat soi
US9472671B1 (en) * 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
CN116666499B (zh) * 2023-07-24 2023-10-20 上海铭锟半导体有限公司 锗光电探测器及通过应力记忆提高其长波响应的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219524A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007513511A (ja) * 2003-12-05 2007-05-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体基板を作製する方法
JP2008520110A (ja) * 2004-11-11 2008-06-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ゲート及びチャネル内に歪を誘起させてｃｍｏｓトランジスタの性能を向上させる方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792679A (en) * 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6399976B1 (en) * 1995-06-06 2002-06-04 International Business Machines Corporation Shrink-wrap collar for DRAM deep trenches
KR0146202B1 (ko) * 1995-06-12 1998-11-02 김광호 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디 구조를 형성하는 제조 방법
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5972761A (en) * 1997-12-29 1999-10-26 Texas Instruments - Acer Incorporated Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
US5939814A (en) * 1998-01-26 1999-08-17 Siemens Westinghouse Power Corporation Clamping apparatus for turbine generator coil windings
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
EP1109396A4 (en) * 1998-07-31 2002-03-13 Rohm Co Ltd INTEGRATED IMAGE READING / WRITING HEAD, AND IMAGE PROCESSOR WITH WRITING READING HEAD
US6730583B2 (en) * 2000-10-26 2004-05-04 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US6544854B1 (en) * 2000-11-28 2003-04-08 Lsi Logic Corporation Silicon germanium CMOS channel
US6271068B1 (en) * 2001-01-08 2001-08-07 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
DE10261307B4 (de) * 2002-12-27 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Spannungsoberflächenschicht in einem Halbleiterelement
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US7081395B2 (en) * 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6939814B2 (en) 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US6943391B2 (en) * 2003-11-21 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Modification of carrier mobility in a semiconductor device
US20050196925A1 (en) * 2003-12-22 2005-09-08 Kim Sang H. Method of forming stress-relaxed SiGe buffer layer
US20050136583A1 (en) * 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7023018B2 (en) * 2004-04-06 2006-04-04 Texas Instruments Incorporated SiGe transistor with strained layers
US7528051B2 (en) * 2004-05-14 2009-05-05 Applied Materials, Inc. Method of inducing stresses in the channel region of a transistor
US7119404B2 (en) * 2004-05-19 2006-10-10 Taiwan Semiconductor Manufacturing Co. Ltd. High performance strained channel MOSFETs by coupled stress effects
US7169659B2 (en) * 2004-08-31 2007-01-30 Texas Instruments Incorporated Method to selectively recess ETCH regions on a wafer surface using capoly as a mask
US7488670B2 (en) * 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
US7678630B2 (en) * 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
JP2009219524A (ja) 2008-03-13 2009-10-01 Chiho Sugitani 女性用靴のヒールを保護するシューズ・アクセサリーキャップ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219524A (ja) * 1996-02-09 1997-08-19 Toshiba Corp 半導体装置及びその製造方法
JP2003273240A (ja) * 2002-03-19 2003-09-26 Hitachi Ltd 半導体装置及びその製造方法
JP2005005633A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007513511A (ja) * 2003-12-05 2007-05-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体基板を作製する方法
JP2008520110A (ja) * 2004-11-11 2008-06-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ゲート及びチャネル内に歪を誘起させてｃｍｏｓトランジスタの性能を向上させる方法

Also Published As

Publication number Publication date
TWI306309B (en) 2009-02-11
US7488670B2 (en) 2009-02-10
TW200735345A (en) 2007-09-16
JP2007027747A (ja) 2007-02-01
DE102006030647B4 (de) 2011-11-10
US20090146146A1 (en) 2009-06-11
US7858964B2 (en) 2010-12-28
US20070012960A1 (en) 2007-01-18
DE102006030647A1 (de) 2007-02-01

Similar Documents

Publication Publication Date Title
JP4700569B2 (ja) 直接チャネル応力
US9647111B2 (en) Advanced forming method and structure of local mechanical strained transistor
KR100992036B1 (ko) 응력이 가해진 게이트 금속 실리사이드층을 포함하는고성능 ｍｏｓｆｅｔ 및 그 제조 방법
US7173312B2 (en) Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US8482042B2 (en) Strained semiconductor device and method of making same
US7888214B2 (en) Selective stress relaxation of contact etch stop layer through layout design
US7772676B2 (en) Strained semiconductor device and method of making same
US20050110082A1 (en) Semiconductor device having high drive current and method of manufacture therefor
US20130178024A1 (en) In Situ Doping and Diffusionless Annealing of Embedded Stressor Regions in PMOS and NMOS Devices
US7566609B2 (en) Method of manufacturing a semiconductor structure
US20110108928A1 (en) Method for forming high-k metal gate device
US8343827B2 (en) Semiconductor device and manufacturing method of the same
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
US20080119025A1 (en) Method of making a strained semiconductor device
JP2013534052A (ja) 埋め込みストレッサ要素を含む半導体構造およびその製造方法
US20060094196A1 (en) Method of fabricating semiconductor device, and semiconductor device
WO2008147433A2 (en) Methods and devices employing metal layers in gates to introduce channel strain
US20150243526A1 (en) Re-crystallization for boosting stress in mos device
US7514317B2 (en) Strained semiconductor device and method of making same
US11621350B2 (en) Transistor structure and method with strain effect
US7960280B2 (en) Process method to fully salicide (FUSI) both N-poly and P-poly on a CMOS flow

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110304

R150 Certificate of patent or registration of utility model

Ref document number: 4700569

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees