CN106549016B

CN106549016B - 半导体器件及其制作方法

Info

Publication number: CN106549016B
Application number: CN201510605350.5A
Authority: CN
Inventors: 朱正勇; 毛淑娟; 殷华湘
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2015-09-21
Filing date: 2015-09-21
Publication date: 2019-09-24
Anticipated expiration: 2035-09-21
Also published as: CN106549016A

Abstract

一种半导体器件，包括：第一外延层，在衬底上；第二外延层，在第一外延层上；第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；第一沟道，由第一源/漏区之间的第二外延层构成；第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；第二沟道，由第二源漏区之间的第一外延层构成；第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。依照本发明的半导体及其制作方法，通过选择性刻蚀去除衬底上叠置的两个外延层之一，针对NMOS和PMOS形成不同材料的沟道，简单有效地提高了载流子迁移率和CMOS驱动能力。

Description

半导体器件及其制作方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种CMOS器件及其制造方法。

背景技术

提高器件性能一直是CMOS技术关注焦点，现有的成熟方案包括应变工程、高--k金属栅技术及非平面的多栅器件结构等。

传统应变技术主要通过外延形成源漏进而在沟道引入希望的应力(nMOSFET引入张应力，pMOSFET引入压应力)。因为n型和p型MOSFET器件需要引入不同应力，因此外延只能分步进行，带来工艺上的复杂性。通过简单工艺在两种器件的沟道同步引入或进一步增加所需类型的应变将很有价值。

另一方面，在现有平面CMOS器件中电子迁移率明显高于空穴迁移率，一般是通过调整pMOSFET的尺寸来实现pMOSFET和nMOSFET性能的匹配，进而综合改善电路的性能，但这样会增加pMOSFET的面积，提高成本。锗硅(Si_xGe_1--x)合金材料的空穴迁移率明显高于硅材料，因此将Si_xGe_1--x引入pMOSFET非常有意义。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种能简单有效提高CMOS驱动能力的半导体器件及其制造方法。

为此，本发明提供了一种半导体器件，包括：第一外延层，在衬底上；第二外延层，在第一外延层上；第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；第一沟道，由第一源/漏区之间的第二外延层构成；第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；第二沟道，由第二源漏区之间的第一外延层构成；第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。

其中，第一外延层和/或第二外延层为载流子迁移率大于衬底的高迁移率材料；任选地，高迁移材料包括选自SiGe、SiC、SiGeC、Ge、GeSn、GaN、GaP、GaAs、InN、InP、InAs、InSb的高迁移率材料或它们的组分配比材料，如SiGeSn，InGaAs。

其中，第一沟道的厚度大于等于5nm。

其中，第一源/漏区和/或第二源/漏区包括源漏延伸区、源漏重掺杂区以及任选地晕状源漏区、任选地抬升源漏区。

其中，第一器件与第二器件之间具有隔离区；任选地，第一和/或第二源/漏区上具有应力层和/或金属硅化物。

其中，第一和/或第二栅极堆叠包括高k材料的栅介质层以及金属材料的栅导电层；任选地，栅介质层与第一和/或第二沟道之间包括过渡层。

本发明还提供了一种半导体器件制造方法，包括：在衬底上依次形成第一外延层和第二外延层；在第二外延层上，形成在第一区域中的第一伪栅极堆叠和在第二区域中的第二伪栅极堆叠；在第二外延层和第一外延层中，形成在第一区域中的第一源/漏区和在第二区域中的第二源/漏区；在衬底上形成层间介质层；去除第一和第二伪栅极堆叠，在层间介质层中留下第一栅极开口和第二栅极开口；选择性去除第二栅极开口中的第二外延层的至少一部分；分别在第一和第二栅极开口中形成第一和第二栅极堆叠，第二栅极堆叠直接接触第一外延层，第二栅极堆叠下的第一外延层用作第二沟道，第一栅极堆叠直接接触第二外延层，第一栅极堆叠下的第二外延层用作第一沟道。

其中，调节原料气配比以在相同腔室中形成载流子迁移率高于衬底的第一外延层和第二外延层。

其中，选择性去除第二外延层的至少一部分之后，第二外延层残留的厚度为1～2nm。

其中，形成第一源/漏区和第二源/漏区之后进一步包括，外延生长抬升源漏区，任选地形成应力层。

依照本申请的CMOS沟道材料工艺集成方案，其中nMOSFET仍采用硅作沟道，pMOSFET采用SiGe做沟道。在nMOSFET硅沟道下方由于存在SiGe(Ge原子半径大于Si原子半径)，这样会在Si沟道中引入双轴张应变，增加电子的迁移率。在pMOSFET器件沟道区，通过减薄SiGe上面的Si层(做牺牲层)，最后会得到以SiGe为沟道的P型器件，从而提高pMOSFET的性能。其中Si牺牲层一方面可以降低集成工艺对SiGe沟道的损伤，另一方面氧化形成SiOx用作高--k介质与SiGe之间的过渡层。由于Si_xGe_1--x层是生长在Si衬底上，因此会在Si_xGe_1--x中增加压应变，这样也会进一步提高空穴迁移率。该CMOS沟道集成方案与现有CMOS工艺完全兼容，且较容易实现。

依照本发明的半导体及其制作方法，通过选择性刻蚀去除衬底上叠置的两个外延层之一，针对NMOS和PMOS形成不同材料的沟道，简单有效地提高了载流子迁移率和CMOS驱动能力。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图5为依照本发明的CMOS制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高CMOS驱动能力的器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

参照图1，在衬底1S上形成层叠的至少两个外延层1E和1C。提供衬底1S，依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC等等。出于与CMOS工艺兼容的考虑，衬底1S优选地为体Si。通过MOCVD、PECVD、UHVCVD、HDPCVD、MBE、ALD等沉积工艺，依次在衬底1S形成第一外延层1E和第二外延层1C。优选地，外延层1E和1C的材质至少包括高迁移率材料，例如相对于衬底1S的Si材质而言，两个外延层的至少一个(也可两者均)包括选自SiGe、SiC、SiGeC、Ge、GeSn、GaN、GaP、GaAs、InN、InP、InAs、InSb的高迁移率材料或它们的组合材料例如组分配比材料，如SiGeSn，InGaAs。

在本发明一个优选实施例中，外延层1E材质为Si_xGe_1--x，外延层1C材质为Si，例如通过控制MOCVD工艺中原料气(Si₂H₂Cl₂与GeH₄)的组分配比而调节SiGe中Ge含量的变化(外延层1C可视作Ge含量为0的SiGe)，从而在一个工艺腔中实现连续两个外延层的沉积。其中，外延层1E的厚度为10～100nm并优选30～70nm，Ge含量根据外延层1E的薄膜质量而确定，例如为20～50％并优选30％。优选地，外延层1C的厚度大于等于10nm，例如10～50nm，以保证经过一系列氧化、刻蚀工艺之后还有一定厚度的Si残留。

在本发明的其他优选实施例中，当衬底1S为Si时，外延层1E材质为SiC而外延层1C材质为Si，或者层1E材质为SiGe而层1C材质为Ge，或者层1E为SiGe而层1C为SiGeC，或者层1E为SiC而层1C为SiGeC，材料选择的目的或标准为调整各个组分配比使得各个层1S、1E、1C之间尽可能晶格常数接近以减小界面缺陷并保证尽可能提升器件特性。当衬底1S为Ge、GaN、GaAs等其他材质时，选择的标准也为相同。同理，这些不同材料的层的厚度关系类似于Si+SiGe+Si的上述情况。

参照图2，在外延层1C上形成伪栅堆叠。

首先，在衬底1S中形成隔离区2。例如通过各向异性的干法刻蚀工艺依次刻蚀外延层1C、外延层1E，直至形成暴露并深入衬底1S中的开口(未示出)，然后在开口中沉积或氧化填充形成隔离层2，材质例如氧化硅或氮氧化硅，用作器件的隔离区，或称作浅沟槽隔离(STI)。STI 2包围的区域构成有源区，图2中左侧对应于例如NMOS的多个第一区域，右侧对应于例如PMOS的多个第二区域，但是两个区域之间并非仅靠STI 2隔离而是可以存在多个***元件。进一步优选地，利用光刻胶图形(未示出)为掩模，对第一区域和第二区域分别进行轻掺杂离子注入，形成不同的阱区(未单独示出，例如在NMOS的第一区域中形成p阱，而在PMOS的第二区域中形成n阱)，从而增强器件之间绝缘隔离的效果。进一步优选地，STI 2的隔离氧化物为负热膨胀介质材料或正热膨胀介质材料，以通过STI提供的应力进一步提高未来沟道区的载流子迁移率。其中，负热膨胀介质材料为钙钛矿型氧化物，包括Bi_0..95La_0..05NiO₃、BiNiO₃、ZrW₂O₈；正热膨胀介质材料包括Ag₃[Co(CN)₆]。优选地，STI 2的隔离氧化物采用100K的温度下线性体积膨胀系数的绝对值大于10^-4/K。

其次，在整个晶片上通过LPCVD、PECVD、热氧化、热分解等工艺形成垫层3A，然后通过CVD、PVD等工艺形成伪栅极层3B，刻蚀层3B和3A形成伪栅极堆叠。垫层3A材质例如氧化硅。伪栅极3B材质例如多晶硅、非晶硅、微晶硅等硅基材质，也可以是非晶碳、类金刚石无定形碳(DLC)、无定形碳氮、多晶硼氮、非晶氟化氢化碳、非晶氟化碳、氟化四面体碳等非硅基材质。在垫层3A形成过程中，如果采用热氧化工艺，则需要外延层1C的厚度大于等于5nm，以确保形成氧化物之后仍有足够的外延层1C存留以用于后续处理。

接着，形成源漏区。在第二区域(例如图中右侧)上形成光刻胶(未示出)，再以伪栅极堆叠3B/3A和光刻胶图形为掩模，对外延层1C和1E进行第一离子注入，在第一区域中(至少在第二外延层1C中，也可以继续深入第一外延层1E)形成轻掺杂漏(LDD)结构的源漏延伸区。任选地，进行倾斜离子注入，在源漏延伸区与后续沟道区界面处形成轻掺杂的袋状或晕状区(halo区)1HN以用于精细控制沟道导电。随后在伪栅极堆叠3B/3A侧面沉积并刻蚀形成隔离侧墙3S，其材质例如氮化硅或氮氧化硅。以隔离侧墙为掩模，进行第二离子注入，在第一区域中(主要在第一外延层1E中)形成源漏重掺杂区。源漏重掺杂区和源漏延伸区共同构成图2所示的源区1SN和漏区1DN，源漏区之间的外延层1CN(以及外延层1E的顶部部分，取决于源漏区结深的控制)将稍后用作NMOS器件的导电沟道。然后，以类似的工艺选择性沉积光刻胶、沉积、注入等工艺，在第二区域也形成源区1SP、漏区1NP、Halo区1HP，源漏区之间留有外延层1CP和1EP。任选地，形成源漏区之后，在源漏区表面形成金属硅化物以降低源漏接触电阻。

此外，虽然图2中所示源漏区为离子注入得到，但是也可以进一步在第二外延层1C之上形成同质或异质的第三外延层(未示出)并原位掺杂从而构成抬升源漏区(未示出)，进一步增大沟道中的应力和降低源漏寄生电阻。

任选地，形成源漏区及任选的硅化物接触之后，在整个晶片上沉积氮化硅或DLC材料的接触刻蚀停止层(CESL，未示出)以用作应力层，以进一步增强沟道区应力。

然后，形成层间介质层(ILD)4。例如通过丝网印刷、喷涂、旋涂、CVD沉积等工艺形成低K材料的ILD，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。随后进行CMP平坦化工艺，直至暴露伪栅极3B。

参照图3，去除伪栅极3B和垫层3A的伪栅极堆叠，在ILD层4中留下第一栅极开口4GN和第二栅极开口4GP，暴露外延层1CN和1CP。针对不同的伪栅极材料选用各向异性的刻蚀工艺，例如TMAH湿法腐蚀针对Si材质的伪栅极3B，HF湿法腐蚀针对氧化硅材质的垫层3A，碳氟基(C_xH_yF_z，xyz数值选择使得构成饱和或不饱和的氟代烃)等离子刻蚀一步刻蚀层3B和3A，氧等离子干法刻蚀针对C材质的伪栅极3B等等。

参照图4，选择性去除第二区域中的第二外延层1CP的至少一部分。例如在整个晶片上涂覆光刻胶并曝光显影，在第一区域中留下光刻胶图形5，覆盖了ILD 4并且完全填充了第一栅极开口4GN。透过第二栅极开口4GP，通过例如碳氟基等离子干法刻蚀各向异性地去除第二外延层1CP地至少一部分。在本发明一个实施例中，第二外延层1CP被完全去除，暴露了下方的第一外延层1E。在本发明另一个实施例中，第二外延层1CP的厚度(例如从10～50nm)减薄至1～2nm，残留的第二外延层一方面可以保护第二区域中第一外延层1EP沟道不受后续工艺破坏，另一方面还可以部分氧化用作沟道区1EP与后续高--k栅介质之间的过渡层，降低界面态及界面散射对器件性能的退化。

参照图5，在第一栅极开口4GN和第二栅极开口4GP中形成第一栅极堆叠6AN/6BN和第二栅极堆叠6AP/6BP。通过PECVD、UHVCVD、HDPCVD、MOCVD、MBE、ALD等工艺，在第一区域(NMOS区域)的第一栅极开口4GN中和第二区域(PMOS区域)的第二栅极开口4GP中形成高k材料的第一栅介质层6AN和第二栅介质层6AP。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。随后在第一栅极开口和第二栅极开口中采用MOCVD、MBE、ALD、磁控溅射等工艺同时沉积第一栅极导电层6BN，优选完全填充第一栅极开口4GN。栅导电层6BN则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅导电层6BN中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅导电层6BN与栅介质层6AN之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅导电层6BN与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅导电层6BN与阻挡层的材料同时沉积在栅介质层6AN上，因此栅极导电层包括上述阻挡层的材料。沉积了第一栅导电层6BN之后，在第一区域覆盖光刻胶或硬掩模，执行选择性刻蚀工艺去除第二区域的第二栅极开口中的第一栅极导电层6BN，随后采用类似的工艺在第一区域和第二栅极开口中同时沉积第二栅极导电层6BP(由于之前第一栅极导电层6BN已经完全填充了第一栅极开口，因此层6BP在第一区域上将不会进入栅极开口而仅覆盖在ILD上)，之后执行CMP平坦化直至暴露ILD。如图5所示，其中第二栅极介质层6AP直接接触第一外延层1EP，因此外延层1EP的顶部用作第二区域的PMOS的沟道。

最后，刻蚀ILD 4形成暴露源漏区的接触孔，在接触孔中沉积金属氮化物的阻挡层和金属或合金的填充层以形成接触插塞，完成器件的互连。

最终制造得到的CMOS器件如图5所示，包括衬底1S，在衬底1S上的第一外延层1E，在第一外延层1E上的第二外延层1C，在第一外延层1E和第二外延层1C中的第一源/漏区1SN/1DN、和第二源漏区1SP/1DP，第一源/漏区之间的第二外延层1C构成第一沟道，第二源漏区之间的第一外延层1E构成第二沟道，第一栅极堆叠6AN/6BN位于第一沟道上，第二栅极堆叠6AP/6BP位于第二沟道上，第一源漏区、第一沟道、第一栅极堆叠构成第一器件(例如NMOS)，第二源漏区、第二沟道和第二栅极堆叠构成第二器件(例如PMOS)。

虽然图1～图5示出了左侧的NMOS和右侧的PMOS，但是实际上也可以依照外延层1E、1C材质不同而选择左侧第一器件为PMOS、右侧第二器件为NMOS，并且相应地调整掺杂类型和功函数。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件，包括：

第一外延层，在衬底上；

第二外延层，在第一外延层上；

第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；

第一沟道，由第一源/漏区之间的第二外延层构成；

第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；

第二沟道，由第二源/漏区之间的第一外延层构成，第二沟道上还具有残留的第二外延层；

第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。

2.如权利要求1的半导体器件，其中，第一外延层和/或第二外延层为载流子迁移率大于衬底的高迁移率材料。

3.如权利要求2的半导体器件，其中，所述高迁移率材料包括选自SiGe、SiC、SiGeC、Ge、GeSn、GaN、GaP、GaAs、InN、InP、InAs、InSb的高迁移率材料或它们的组合材料。

4.如权利要求1的半导体器件，其中，第一沟道的厚度大于等于5nm。

5.如权利要求1的半导体器件，其中，第一源/漏区和/或第二源/漏区包括源漏延伸区、源漏重掺杂区、晕状源漏区、或抬升源漏区。

6.如权利要求1的半导体器件，其中，第一器件与第二器件之间具有隔离区。

7.如权利要求1的半导体器件，其中，第一和/或第二源/漏区上具有应力层和/或金属硅化物。

8.如权利要求1的半导体器件，其中，第一和/或第二栅极堆叠包括高k材料的栅介质层以及金属材料的栅导电层。

9.如权利要求1的半导体器件，其中，栅介质层与第一和/或第二沟道之间包括过渡层。

10.一种半导体器件制造方法，包括：

在衬底上依次形成第一外延层和第二外延层；

在第二外延层上，形成在第一区域中的第一伪栅极堆叠和在第二区域中的第二伪栅极堆叠；

在第二外延层和第一外延层中，形成在第一区域中的第一源/漏区和在第二区域中的第二源/漏区；

在衬底上形成层间介质层；

去除第一和第二伪栅极堆叠，在层间介质层中留下第一栅极开口和第二栅极开口；

选择性去除第二栅极开口中的第二外延层的至少一部分；

分别在第一和第二栅极开口中形成第一和第二栅极堆叠，第二栅极堆叠直接接触第一外延层，第二栅极堆叠下的第一外延层用作第二沟道，第一栅极堆叠直接接触第二外延层，第一栅极堆叠下的第二外延层用作第一沟道。

11.如权利要求10的半导体器件制造方法，其中，调节原料气配比以在相同腔室中形成载流子迁移率高于衬底的第一外延层和第二外延层。

12.如权利要求10的半导体器件制造方法，其中，选择性去除第二外延层的至少一部分之后，第二外延层残留的厚度为1～2nm。

13.如权利要求10的半导体器件制造方法，其中，形成第一源/漏区和第二源/漏区之后进一步包括，外延生长抬升源漏区和/或形成应力层。