JP2007116858A - モータ駆動装置およびそれを用いた電子機器 - Google Patents

Abstract

【課題】回路規模を抑えた構成によりモータコイルの通電時間を制御する。
【解決手段】モータ駆動装置１００は、パルス列生成部３８と、クロック信号生成部１８と、通電信号生成部２０と、を備える。パルス列生成部３８は、方形波信号Ｖｒｃｔのエッジを検出するごとにパルスを発生し、パルス列Ｖｐｌｓを生成する。クロック信号生成部１８は、パルス列Ｖｐｌｓの周波数をＮ倍した周波数を有するクロック信号Ｖｃｌｋを生成する。通電信号生成部２０は、クロック信号ＶｃｌｋをＭ回カウントする間、モータ１０２のコイルに対して通電を指示するレベルとなり、その後、クロック信号Ｖｃｌｋを（Ｎ−Ｍ）回カウントする期間、コイル対して不通電を指示するレベルとなる通電信号を生成する。
【選択図】図１

Description

本発明は、モータの駆動技術に関し、特に、単相モータを駆動するモータ駆動装置およびそれを用いた電子機器に関する。

一般に、単相ブラシレスモータを駆動する場合、ホール素子などのセンサにより検出したロータの位置をもとに、モータコイルに供給する電流の向きを切り換えるタイミング（以下、「電流切換タイミング」という。）を検出する。モータをより小型化するために、ホール素子などのセンサを利用せずに電流切換タイミングを検出する単相ブラシレスモータの駆動装置が提案されている（特許文献１）。単相モータの場合、モータコイルに発生する誘起電圧のゼロクロスを検出することにより、電流切換タイミングを検出できる。
特開昭６３−１１０８５号公報

特許文献１の技術は、誘起電圧のゼロクロスを検出するために、誘起電圧の前回のゼロクロスから今回のゼロクロスまでのロータの１／２回転周期を計測し、この計測値により、モータコイルに発生する誘起電圧のゼロ点から通電開始までの待機時間とモータコイルの通電時間とを演算設定することにより、ゼロクロス付近においてモータコイルの通電を遮断する。

ところで、モータコイルの通電時間を演算設定する場合、演算回路が必須となり、回路規模が大きくなるという問題がある。

本発明者はこうした状況を認識して本発明をなしたものであり、その目的は回路規模を抑えた構成によりモータコイルの通電時間を制御できるモータ駆動装置およびそれを用いた電子機器を提供することにある。

上記課題を解決するために、本発明のある態様のモータ駆動装置は、単相モータのコイルの両端に現れる電圧を比較し、方形波信号を出力するコンパレータと、方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するパルス列生成部と、単相モータの回転数に比例した周波数を有するクロック信号のクロック数をカウントすることによってパルス列の周期を所定の比率で前半と後半に分割し、前半においてはコイルに対する通電を指示する第１レベルとなり、後半においてはコイルに対する不通電を指示する第２レベルとなる通電信号を生成する通電信号生成部と、を備える。方形波信号および通電信号にもとづきコイルに駆動電流を供給する出力回路をさらに備えてもよい。

この態様によると、通電信号生成部は、単相モータの回転数に比例した周波数を有するクロック信号のクロック数をカウントすることによってコイルに対する通電を切り換える通電信号を生成するので、回路規模を抑えた構成によりコイルに対する通電時間を制御できる。

パルス列の周波数をＮ倍（Ｎは２以上の自然数）した周波数を有するクロック信号を生成するクロック信号生成部をさらに備えてもよい。通電信号生成部は、パルスが発生してからクロック信号をＭ回（Ｍは、Ｍ＜Ｎを満たす自然数）カウントする期間、第１レベルとなり、その後、クロック信号を（Ｎ−Ｍ）回カウントする期間、第２レベルとなる通電信号を生成してもよい。

この場合、通電信号生成部は、パルスが発生してからパルス列の周波数をＮ倍した周波数を有するクロック信号をＭ回カウントする期間、第１レベルとなり、その後、クロック信号を（Ｎ−Ｍ）回カウントする期間、第２レベルとなる通電信号を生成するので、モータの回転数が変化した場合でも、通電時間を自動的に制御できる。

パルス列生成部は、方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するエッジ検出回路と、所定のノイズ除去期間、パルスをマスクするマスク処理部と、を含んでもよい。
この場合、マスク処理部は、ノイズ除去期間におけるエッジを検出して発生したパルスをマスクするので、ノイズによる誤動作を低減できる。

Ｎは３以上の自然数であり、マスク処理部は、通電信号が第１レベルから第２レベルに遷移してから、クロック信号をＬ回（Ｌは、Ｌ＜（Ｎ−Ｍ）を満たす自然数）カウントする期間、パルスをマスクしてもよい。
この場合、モータの回転数が変化しても、ノイズ除去期間を自動的に制御できる。また、通電信号が第１レベルから第２レベルに遷移することにより発生するノイズによる誤動作を低減できる。

パルス列生成部は、所定のノイズ除去期間、方形波信号のレベル遷移を無効化するマスク処理部と、マスク処理部から出力される方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するエッジ検出回路と、を含んでもよい。
この場合、エッジ検出回路は、ノイズ除去期間におけるレベル遷移が無効化された方形波信号のエッジを検出するごとにパルスを発生するので、ノイズにより生じたエッジを検出してしまうリスクが低減される。

Ｎは３以上の自然数であり、マスク処理部は、通電信号が第１レベルから第２レベルに遷移してから、クロック信号をＬ回（Ｌは、Ｌ＜（Ｎ−Ｍ）を満たす自然数）カウントする期間、方形波信号のレベル遷移を無効化してもよい。
この場合、モータの回転数が変化しても、方形波信号のレベル遷移を無効化する期間を自動的に制御できる。

通電信号のレベル遷移を契機としてゆるやかに電位が変化する傾斜信号を出力する傾斜信号生成部と、傾斜信号にもとづき単相モータのコイルに供給する駆動電流をゆるやかに変化させる出力回路と、をさらに備えてもよい。
この場合、出力回路は、傾斜信号にもとづき単相モータのコイルに供給する駆動電流をゆるやかに変化させるので、ノイズを低減できる。

傾斜信号生成部は、通電信号が第１レベルおよび第２レベルの間で遷移したときに、その遷移の方向に応じてカウントアップまたはカウントダウンするアップダウンカウンタと、アップダウンカウンタのカウント値をアナログ信号に変換するデジタルアナログ変換回路と、を含んでもよい。デジタルアナログ変換回路の出力信号を傾斜信号として出力してもよい。

クロック信号生成部は、位相同期回路を含んでもよい。傾斜信号生成部は、一端の電位が固定されたキャパシタと、位相同期回路に含まれる電圧制御発振器に入力される電圧に応じた電流を生成し、生成した電流によりキャパシタを充放電する充放電部と、を含んでもよい。充放電部は、通電信号のレベルに応じて充電と放電を切り換えてもよい。

モータ駆動装置は、ひとつの基板に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。モータ駆動装置を１つのＬＳＩとして集積化することにより、回路面積を削減できる。

本発明の別の態様は、電子機器である。この電子機器は、単相モータと、該単相モータを駆動するモータ駆動装置と、を備える。この態様によると、コイルに対する通電時間を簡易な構成により制御できるので、電子機器を小型化できる。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システム、コンピュータプログラム、記録媒体などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、回路規模を抑えた構成によりモータコイルの通電時間を制御できる。

（第１の実施の形態）
実施の形態は、たとえば携帯電話などの電子機器に関する。
図１は、第１の実施の形態にかかる電子機器２００の構成を示す。電子機器２００は、モータ駆動装置１００と、モータ１０２とを備える。

モータ１０２は、たとえば携帯電話のバイブレータなどの負荷に接続される。
モータ駆動装置１００は、モータ１０２を駆動するための駆動電流Ｉｏｕｔの出入り口となる第１出力端子１０４、第２出力端子１０６を備える。
モータ駆動装置１００は、第１出力端子１０４および第２出力端子１０６に現れる逆起電圧Ｖｂｅｍ１およびＶｂｅｍ２にもとづき、モータ１０２に駆動電流Ｉｏｕｔを供給する。モータ駆動装置１００は、１つの半導体基板上に一体集積化された機能ＩＣである。

モータ駆動装置１００は、ヒステリシスコンパレータ１２と、パルス列生成部３８と、クロック信号生成部１８と、通電信号生成部２０と、出力回路４２と、を備える。

ヒステリシスコンパレータ１２は、逆起電圧Ｖｂｅｍ１およびＶｂｅｍ２を比較し、Ｖｂｅｍ１＞Ｖｂｅｍ２である場合にハイレベルとなり、Ｖｂｅｍ１＜Ｖｂｅｍ２である場合にローレベルとなる方形波信号Ｖｒｃｔを出力する。

パルス列生成部３８は、方形波信号Ｖｒｃｔのエッジを検出するごとにパルスを発生し、パルス列Ｖｐｌｓを生成する。パルス列Ｖｐｌｓは、方形波信号Ｖｒｃｔのエッジが検出されたときにパルスを生じる信号である。
パルス列生成部３８は、図１には明示されないが、エッジ検出回路１４を含んで構成される。図２（ａ）は、図１のパルス列生成部３８に含まれるエッジ検出回路１４の構成を示す。第１の実施の形態では、パルス列Ｖｐｌｓは、エッジ検出回路１４の出力するエッジ検出信号Ｖｅｄｇそのものである。
エッジ検出回路１４は、Ｄｅｌａｙ ｆｌｉｐ−ｆｌｏｐ（以下、「Ｄフリップフロップ」という）５２および５４と、ＮＡＮＤゲート５６および５８と、ＡＮＤゲート６２と、を含む。

Ｄフリップフロップ５２およびＤフリップフロップ５４のクロック端子には外部クロックＣＬＫが入力される。Ｄフリップフロップ５２のデータ端子には、方形波信号Ｖｒｃｔが入力される。Ｄフリップフロップ５４のデータ端子には、Ｄフリップフロップ５２の反転出力端子が接続される。ＮＡＮＤゲート５６の２つの入力端子にはＤフリップフロップ５２の出力端子およびＤフリップフロップ５４の出力端子が接続される。ＮＡＮＤゲート５８の２つの入力端子には、Ｄフリップフロップ５２の反転出力端子およびＤフリップフロップ５４の反転出力端子が接続される。ＮＡＮＤゲート５６および５８の出力端子は、ＡＮＤゲート６２の２つの入力端子に接続される。

Ｄフリップフロップ５２の出力端子の電圧をＱ１１、Ｄフリップフロップ５４の出力端子の電圧をＱ２２、Ｄフリップフロップ５２の反転出力端子の電圧を＊Ｑ１１、Ｄフリップフロップ５４の反転出力端子の電圧を＊Ｑ２２、ＮＡＮＤゲート５６の出力電圧をＡ、ＮＡＮＤゲート５８の出力電圧をＢ、エッジ検出回路１４の出力電圧をエッジ検出信号Ｖｅｄｇとおく。

図２（ｂ）は、図２（ａ）のエッジ検出回路１４の動作を示すタイムチャートである。図２（ｂ）のタイムチャートは、上から順に外部クロックＣＬＫ、方形波信号Ｖｒｃｔ、Ｑ１１、＊Ｑ１１、Ｑ２２、＊Ｑ２２、Ａ、Ｂ、エッジ検出信号Ｖｅｄｇを示す。同図において、縦軸および横軸は適宜拡大、縮小して示される。
方形波信号Ｖｒｃｔの立ち上がりエッジおよび立ち下がりエッジの後、最初に現れる外部クロックＣＬＫの立ち上がりエッジから１クロックの間、エッジ検出信号Ｖｅｄｇはローレベルを示している。
図１にもどる。

クロック信号生成部１８は、たとえばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などで構成され、パルス列Ｖｐｌｓの周波数をＮ倍（Ｎは２以上の自然数）した周波数を有するクロック信号Ｖｃｌｋを生成する。つまり、モータ１０２の回転数に比例した周波数を有するクロック信号Ｖｃｌｋを生成する。以下の説明において、Ｎ＝１０００とする。

通電信号生成部２０は、パルス列生成部３８がパルスを発生してからクロック信号ＶｃｌｋをＭ回（Ｍは、Ｍ＜Ｎを満たす自然数）カウントする期間（以下、「通電期間」という）ハイレベルとなり、その後、クロック信号Ｖｃｌｋを（Ｎ−Ｍ）回カウントする期間、ローレベルとなる通電信号Ｖｒｕｎを生成する。以下の説明において、Ｍ＝８００とする。すなわち、通電信号生成部２０は、パルス列の周期４：１で前半と後半に分割する。

出力回路４２は、方形波信号Ｖｒｃｔおよび通電信号Ｖｒｕｎにもとづき、モータ１０２に駆動電流Ｉｏｕｔを出力する。
出力回路４２は、ＡＮＤゲート２４および２６と、プリドライバ４４と、パワートランジスタ回路３６と、を含む。

ＡＮＤゲート２４は、ＮＯＴゲート２８およびＮＯＴゲート３０により反転された方形波信号Ｖｒｃｔおよび通電信号Ｖｒｕｎの論理積を演算し、第１ゲート制御信号Ｖｇｔ１として出力する。ＡＮＤゲート２６は、ＮＯＴゲート２８により反転された方形波信号Ｖｒｃｔおよび通電信号Ｖｒｕｎの論理積を演算し、第２ゲート制御信号Ｖｇｔ２として出力する。プリドライバ４４は、第１ゲート制御信号Ｖｇｔ１にもとづき第１ローサイドスイッチＭＬ１および第２ハイサイドスイッチＭＨ２をオンオフ制御する。
プリドライバ４４は、第２ゲート制御信号Ｖｇｔ２にもとづき、第１ハイサイドスイッチＭＨ１および第２ローサイドスイッチＭＬ２をオンオフ制御する。

パワートランジスタ回路３６は、第１ハイサイドスイッチＭＨ１、第２ハイサイドスイッチＭＨ２、第１ローサイドスイッチＭＬ１、第２ローサイドスイッチＭＬ２を含む。第１ハイサイドスイッチＭＨ１、第２ハイサイドスイッチＭＨ２は、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、第１ローサイドスイッチＭＬ１、第２ローサイドスイッチＭＬ２は、ＮチャンネルＭＯＳＦＥＴである。

第１ハイサイドスイッチＭＨ１および第１ローサイドスイッチＭＬ１は電源電圧Ｖｄｄが印加される電源ラインと接地間に直列に接続される。第１ハイサイドスイッチＭＨ１、第１ローサイドスイッチＭＬ１の接続点の電圧は、第１出力端子１０４を介してモータ１０２の一端に印加される。第１出力端子１０４を介してモータ１０２に印加される電圧は、第１ハイサイドスイッチＭＨ１がオン、第１ローサイドスイッチＭＬ１がオフのとき電源電圧Ｖｄｄとなり、第１ハイサイドスイッチＭＨ１がオフ、第１ローサイドスイッチＭＬ１がオンのとき接地電位０Ｖとなる。

同様に、第２ハイサイドスイッチＭＨ２および第２ローサイドスイッチＭＬ２も電源ラインと接地間に直列に接続される。第２ハイサイドスイッチＭＨ２および第２ローサイドスイッチＭＬ２の接続点の電圧は、第２出力端子１０６を介してモータ１０２の他端に印加される。

第１ハイサイドスイッチＭＨ１、第１ローサイドスイッチＭＬ１、第２ハイサイドスイッチＭＨ２および第２ローサイドスイッチＭＬ２のオンオフ状態は、プリドライバ４４を介してそれぞれのゲートに入力される第１ゲート制御信号Ｖｇｔ１および第２ゲート制御信号Ｖｇｔ２により制御される。すなわち、第１ハイサイドスイッチＭＨ１および第２ローサイドスイッチＭＬ２は、第２ゲート制御信号Ｖｇｔ２がハイレベルのときオン、ローレベルのときオフする。また、第１ローサイドスイッチＭＬ１および第２ハイサイドスイッチＭＨ２は、第１ゲート制御信号Ｖｇｔ１がハイレベルのときオン、ローレベルのときオフする。

上記の構成による電子機器２００の動作を説明する。
図３は、図１の電子機器２００の動作を示すタイムチャートである。図３のタイムチャートは、上から順に、逆起電圧Ｖｂｅｍ１およびＶｂｅｍ２、方形波信号Ｖｒｃｔ、パルス列Ｖｐｌｓ、通電信号Ｖｒｕｎ、第１ゲート制御信号Ｖｇｔ１、第２ゲート制御信号Ｖｇｔ２、駆動電源Ｉｏｕｔを示す。同図において、縦軸および横軸は適宜拡大、縮小して示される。

時刻Ｔ０において、Ｖｂｅｍ１＞Ｖｂｅｍ２となり、方形波信号Ｖｒｃｔはローレベルからハイレベルに遷移する。パルス列生成部３８は、方形波信号Ｖｒｃｔの立ち上がりエッジを検出してパルスｐｌｓ１を出力する。通電信号生成部２０は、パルスｐｌｓ１が発生してからクロック信号ＶｃｌｋをＭ回カウントする間、ハイレベルを示す。Ｍ回カウントし終えた時刻Ｔ１において、通電信号Ｖｒｕｎはローレベルに遷移する。

第１ゲート制御信号Ｖｇｔ１は、方形波信号Ｖｒｃｔおよび通電信号Ｖｒｕｎがともにハイレベルである時刻Ｔ０〜Ｔ１の期間ハイレベルとなり、第１ローサイドスイッチＭＬ１および第２ハイサイドスイッチＭＨ２がオンとなる。したがって、駆動電流Ｉｏｕｔは第２出力端子１０６から第１出力端子１０４に向かって流れる。時刻Ｔ１〜Ｔ２の期間、通電信号Ｖｒｕｎはローレベルであり、第１ゲート制御信号Ｖｇｔ１および第２ゲート制御信号Ｖｇｔ２はともにローレベルである。よって、第１ハイサイドスイッチＭＨ１、第１ローサイドスイッチＭＬ１、第２ハイサイドスイッチＭＨ２、第２ローサイドスイッチＭＬ２は、すべてオフとなり、駆動電流Ｉｏｕｔは０Ａである。

時刻Ｔ２において、Ｖｂｅｍ１＜Ｖｂｅｍ２となり、方形波信号Ｖｒｃｔはハイレベルからローレベルに遷移する。パルス列生成部３８は、方形波信号Ｖｒｃｔの立ち下がりエッジを検出してパルスｐｌｓ２を出力する。通電信号生成部２０は、パルスｐｌｓ２が発生してからクロック信号ＶｃｌｋをＭ回カウントする間、ハイレベルを示す。Ｍ回カウントし終えた時刻Ｔ３において、通電信号Ｖｒｕｎはローレベルに遷移する。

第２ゲート制御信号Ｖｇｔ２は、方形波信号Ｖｒｃｔがローレベルで通電信号Ｖｒｕｎがハイレベルである時刻Ｔ２〜Ｔ３の期間ハイレベルとなり、第１ハイサイドスイッチＭＨ１および第２ローサイドスイッチＭＬ２がオンとなる。したがって、駆動電流Ｉｏｕｔは、第１出力端子１０４から第２出力端子１０６に向かって流れる。時刻Ｔ３〜Ｔ４の期間、通電信号Ｖｒｕｎはローレベルであり、第１ゲート制御信号Ｖｇｔ１および第２ゲート制御信号Ｖｇｔ２はともにローレベルである。よって、第１ハイサイドスイッチＭＨ１、第１ローサイドスイッチＭＬ１、第２ハイサイドスイッチＭＨ２、第２ローサイドスイッチＭＬ２は、すべてオフとなり、駆動電流Ｉｏｕｔは０Ａである。

このように本実施の形態の電子機器２００によれば、クロック信号生成部１８は、パルス列Ｖｐｌｓの周波数をＮ倍した周波数を有するクロック信号Ｖｃｌｋを生成し、通電信号生成部２０は、パルス列生成部３８がパルスを発生してからクロック信号ＶｃｌｋをＭ回カウントする期間ハイレベルとなり、その後、クロック信号Ｖｃｌｋを（Ｎ−Ｍ）回カウントする期間、ローレベルとなる通電信号Ｖｒｕｎを生成するので、演算回路を用いて通電時間を制御する場合と比較して、回路規模を小さくできる。また、モータ１０２の回転数が変化すると、方形波信号Ｖｒｃｔのエッジの出現周波数、すなわち、パルス列Ｖｐｌｓの周波数もそれに比例して変化するので、クロック信号Ｖｃｌｋの周波数も比例して変化する。したがって、モータ１０２に対する通電時間が自動的に制御される。

（第２の実施の形態）
第１の実施の形態においては、パルス列生成部３８は、その内部に含まれるエッジ検出回路１４から出力されるエッジ検出信号Ｖｅｄｇをそのままパルス列Ｖｐｌｓとして出力したが、第２の実施の形態では、パルス列生成部３８が、ノイズ対策用にマスク処理機能を有する場合について説明する。なお、第２の実施の形態の場合、Ｎは３以上の自然数とする。

図４は、第２の実施の形態にかかる電子機器２００の構成を示す。図４において、図１の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
パルス列生成部３８は、エッジ検出回路１４と、マスク処理部４０とを含む。
エッジ検出回路１４は、方形波信号Ｖｒｃｔのエッジを検出するごとにパルスを発生し、エッジ検出信号Ｖｅｄｇを生成する。エッジ検出信号Ｖｅｄｇは、方形波信号Ｖｒｃｔのエッジが検出されたときにパルスを生じる信号である。
マスク処理部４０は、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移してからクロック信号ＶｃｌｋをＬ回（Ｌは、Ｌ＜（Ｎ−Ｍ）を満たす自然数）カウントする期間（以下、「マスク処理期間」という）、エッジ検出信号Ｖｅｄｇのパルスをマスクする。以下の説明において、Ｌ＝１５０とする。

マスク処理部４０は、マスク回路１６と、マスク信号生成部２２とを含む。
マスク信号生成部２２は、マスク処理期間、ハイレベルとなるマスク信号Ｖｍｓｋを出力する。マスク回路１６は、エッジ検出信号Ｖｅｄｇおよびマスク信号Ｖｍｓｋを論理演算することにより、マスク処理期間におけるエッジ検出信号Ｖｅｄｇのパルスをマスクする。すなわち、マスク処理期間におけるエッジ検出信号Ｖｅｄｇを除去する。

図５は、図４パルス列生成部３８におけるマスク処理動作のタイムチャートを示す。図５のタイムチャートは、上から順に、逆起電圧Ｖｂｅｍ１、方形波信号Ｖｒｃｔ、エッジ検出信号Ｖｅｄｇ、パルス列Ｖｐｌｓ、通電信号Ｖｒｕｎ、マスク信号Ｖｍｓｋを示す。同図において、縦軸および横軸は適宜拡大、縮小して示される。

時刻Ｔ０において、Ｖｂｅｍ１＞Ｖｂｅｍ２となり、方形波信号Ｖｒｃｔはローレベルからハイレベルに遷移する。エッジ検出回路１４は、方形波信号Ｖｒｃｔの立ち上がりエッジを検出してパルスｅｄｇ１を出力する。このとき、マスク信号Ｖｍｓｋはローレベルなので、パルスｅｄｇ１はマスクされることなくパルスｐｌｓ１として出力される。通電信号生成部２０は、パルスｐｌｓ１が発生してからクロック信号ＶｃｌｋをＭ回カウントする間、ハイレベルを示す。Ｍ回カウントし終えた時刻Ｔ１において、通電信号Ｖｒｕｎはローレベルに遷移する。このとき、逆起電圧Ｖｂｅｍ１には、スパイク状の電圧パルスｓｐ１が発生する。エッジ検出回路１４は、電圧パルスｓｐ１により方形波信号Ｖｒｃｔに発生したエッジを検出し、パルスｅｄｇ２およびｅｄｇ３を出力する。一方、マスク信号生成部２２は、通電信号Ｖｒｕｎがローレベルに遷移した後のマスク処理期間、ハイレベルのマスク信号Ｖｍｓｋを出力するので、マスク回路１６は、論理演算により、マスク処理期間におけるパルスｅｄｇ２およびｅｄｇ３を除去する。その結果、パルス列Ｖｐｌｓにはパルスｅｄｇ２およびｅｄｇ３は含まれない。時刻Ｔ３における電圧パルスに伴うエッジ検出信号Ｖｅｄｇの変動も同様にマスク回路１６により除去される。

以上のように構成された第２の実施の形態にかかる電子機器２００は、第１の実施の形態において述べたのと同様の作用効果を奏する。さらに、第２の実施の形態の電子機器２００によれば、マスク処理部４０は、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移してからのマスク処理期間、エッジ検出信号Ｖｅｄｇのパルスをマスクするので、逆起電圧にスパイク状のパルスなどのノイズが入った場合でも、誤動作するリスクを低減できる。また、第１の実施の形態と同様、モータ１０２の回転数が変化すると、クロック信号Ｖｃｌｋの周波数もそれに比例して変化するので、エッジ検出信号Ｖｅｄｇに対するマスク処理期間が自動的に制御される。

（第３の実施の形態）
第３の実施の形態では、ノイズ対策や静音化のために、モータ１０２に対する通電の開始および停止時に、駆動電流Ｉｏｕｔの変動をゆるやかにする機能を付加した場合について説明する。なお、第３の実施の形態の場合、Ｎは２以上の自然数とする。

図６は、第３の実施の形態にかかる電子機器２００の構成を示す。図６において、図１の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
第３の実施の形態にかかる電子機器２００は、主に、傾斜信号生成部３２と、分配器３４とをさらに含んでいる点において第１の実施の形態のものと相違する。

傾斜信号生成部３２は、通電信号Ｖｒｕｎの立ち上がりを契機としてゆるやかに電位が上昇し、その後、一定の電位を保ち、通電信号Ｖｒｕｎの立ち下がりを契機としてゆるやかに電位が下降する傾斜信号Ｖｓｌｐを出力する。
分配器３４は、パルス列生成部３８がパルスを発生するごとに、傾斜信号Ｖｓｌｐを第１ゲート制御信号Ｖｇｔ１または第２ゲート制御信号Ｖｇｔ２の一方として交互に切り換えて出力する。たとえば、いま、分配器３４が傾斜信号Ｖｓｌｐを第１ゲート制御信号Ｖｇｔ１として出力しているとする。この状態で、傾斜信号Ｖｓｌｐのパルスが発生すると、その後、分配器３４は、傾斜信号Ｖｓｌｐを第２ゲート制御信号Ｖｇｔ２として出力する。

第１ゲート制御信号Ｖｇｔ１および第２ゲート制御信号Ｖｇｔ２がゆるやかに変化している期間、第１ハイサイドスイッチＭＨ１、第１ローサイドスイッチＭＬ１、第２ハイサイドスイッチＭＨ２および第２ローサイドスイッチＭＬ２は、可変抵抗として機能する。たとえば、第２ゲート制御信号Ｖｇｔ２がゆるやかに立ち上がる場合、駆動電流Ｉｏｕｔは、第１出力端子１０４から第２出力端子１０６に向かう方向にゆるやかに立ち上がりながら流れる。逆に、第２ゲート制御信号Ｖｇｔ２がゆるやかに低下する場合、駆動電流Ｉｏｕｔは、第１出力端子１０４から第２出力端子１０６に向かう方向にゆるやかにその電流が小さくなりながら流れる。

図７は、図６の傾斜信号生成部３２の構成を示す。
傾斜信号生成部３２は、アップダウンカウンタ８２と、ＤＡ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ）コンバータ８４とを含む。アップダウンカウンタ８２は、通電信号Ｖｒｕｎがローレベルからハイレベルに遷移した後、クロック信号Ｖｃｌｋをカウントアップする。アップダウンカウンタ８２は、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移した後、クロック信号Ｖｃｌｋをカウントダウンする。傾斜信号生成部３２は、各クロックにおけるアップダウンカウンタ８２のカウント値をＤＡ変換して傾斜信号Ｖｓｌｐを出力する。カウントアップおよびカウントダウンの回数はたとえばＮ＝１０００なら１５０回程度に設定する。最適値は実験で定めればよい。

図８は、図６の電子機器２００の動作を示すタイムチャートである。図８のタイムチャートは、上から順に、逆起電圧Ｖｂｅｍ１、方形波信号Ｖｒｃｔ、パルス列Ｖｐｌｓ、通電信号Ｖｒｕｎ、傾斜信号Ｖｓｌｐ、第１ゲート制御信号Ｖｇｔ１、第２ゲート制御信号Ｖｇｔ２、駆動電流Ｉｏｕｔを示す。同図において、縦軸および横軸は適宜拡大、縮小して示される。

時刻Ｔ０において通電信号Ｖｒｕｎが立ち上がると、アップダウンカウンタ８２は、カウントアップを開始し、時刻Ｔ１に至るまでカウントアップ継続する。したがって、時刻Ｔ０〜Ｔ１の期間、ＤＡコンバータ８４から出力される傾斜信号Ｖｓｌｐはゆるやかに立ち上がる。分配器３４は、傾斜信号Ｖｓｌｐを第１ゲート制御信号Ｖｇｔ１として出力し、駆動電流Ｉｏｕｔは第２出力端子１０６から第１出力端子１０４に向かってゆるやかに立ち上がりながら流れる。時刻Ｔ１〜Ｔ２の期間は、アップダウンカウンタ８２はカウント値を保持しており、傾斜信号Ｖｓｌｐは一定レベルを保つ。したがって、この間、駆動電流Ｉｏｕｔは一定レベルを保つ。時刻Ｔ２において、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移すると、アップダウンカウンタ８２はカウントダウンを開始し、時刻Ｔ３まで継続する。したがって、傾斜信号Ｖｓｌｐはゆるやかに低下し、第１ゲート制御信号Ｖｇｔ１も同様にゆるやかに低下する。したがって、駆動電流Ｉｏｕｔは第２出力端子１０６から第１出力端子１０４に向かってゆるやかにその電流が小さくなりながら流れる。

時刻Ｔ３〜Ｔ４の期間、傾斜信号Ｖｓｌｐは０Ｖであるから時刻Ｔ４において通電信号Ｖｒｕｎが立ち上がるまで、駆動電流Ｉｏｕｔは０Ａである。時刻Ｔ４において通電信号Ｖｒｕｎが立ち上がると、アップダウンカウンタ８２はカウントアップを開始する。したがって、傾斜信号Ｖｓｌｐはゆるやかに立ち上がる。ここで、分配器３４は、時刻Ｔ４においてパルス列Ｖｐｌｓのパルスを受け、傾斜信号Ｖｓｌｐを今度は第２ゲート制御信号Ｖｇｔ２として出力する。したがって、駆動電流Ｉｏｕｔは、第１出力端子１０４から第２出力端子１０６に向かってゆるやかに立ち上がりながら流れる。時刻Ｔ４〜Ｔ５の期間、アップダウンカウンタ８２はカウント値を保持しており、傾斜信号Ｖｓｌｐは一定レベルを保つ。したがって、この間、駆動電流Ｉｏｕｔは一定レベルを保つ。時刻Ｔ５において、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移すると、アップダウンカウンタ８２はカウントダウンを開始し、時刻Ｔ６まで継続する。したがって、時刻Ｔ５〜Ｔ６の期間、傾斜信号Ｖｓｌｐはゆるやかに低下するので、駆動電流Ｉｏｕｔは第１出力端子１０４から第２出力端子１０６に向かってゆるやかにその電流が小さくなりながら流れる。時刻Ｔ６〜Ｔ７の期間は、時刻Ｔ３〜Ｔ４の期間と同様に、駆動電流Ｉｏｕｔは０Ａである。

以上のように構成された第３の実施の形態にかかる電子機器２００は、第１の実施の形態において述べたのと同様の効果を奏する。さらに、第３の実施の形態の電子機器２００によれば、傾斜信号生成部３２は、通電信号Ｖｒｕｎの立ち上がりを契機としてゆるやかに電位が上昇し、その後、一定の電位を保ち、通電信号Ｖｒｕｎの立ち下がりを契機としてゆるやかに電位が下降する傾斜信号Ｖｓｌｐを出力し、出力回路４２は、その傾斜信号Ｖｓｌｐにもとづき駆動電流Ｉｏｕｔを通電開始および停止時にゆるやかに変化させるので、ノイズの発生を低減でき、モータ１０２を静音化できる。

（第４の実施の形態）
第４の実施の形態では、第２の実施の形態におけるマスク処理機能および第３の実施の形態における駆動電流Ｉｏｕｔの変動をゆるやかにする機能を両方備える電子機器２００について説明する。なお、第４の実施の形態の場合、Ｎは３以上の自然数とする。

図９は、第４の実施の形態にかかる電子機器２００の構成を示す。図９において、図１、図４、図６の構成要素と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
ＡＮＤゲート２４および２６の出力は、ＯＲゲート９６および９８においてマスク信号Ｖｍｓｋとの論理和演算され、第１分配制御信号Ｖｃｎｔ１および第２分配制御信号Ｖｃｎｔ２として分配器３４に出力される。

分配器３４は、第１分配制御信号Ｖｃｎｔ１がハイレベルのとき、傾斜信号Ｖｓｌｐを第１ゲート制御信号Ｖｇｔ１として出力する。分配器３４は、第２分配制御信号Ｖｃｎｔ２がハイレベルのとき、傾斜信号Ｖｓｌｐを第２ゲート制御信号Ｖｇｔ２として出力する。

図１０は、図９の分配器３４の構成を示す。
分配器３４は、ＮＯＴゲート６４および６６と、第１トランスファゲート６８と、第２トランスファゲート７２と、を含む。第１トランスファゲート６８および第２トランスファゲート７２は第１分配制御信号Ｖｃｎｔ１および第２分配制御信号Ｖｃｎｔ２がハイレベルのときオン、ローレベルのときオフとなる。

第１分配制御信号Ｖｃｎｔ１がハイレベルである期間、第１トランスファゲート６８はオンであり、傾斜信号Ｖｓｌｐを通過させて第１ゲート制御信号Ｖｇｔ１として出力する。一方、第２トランスファゲート７２はオフであり、第２ゲート制御信号Ｖｇｔ２はローレベルとなる。第２分配制御信号Ｖｃｎｔ２がハイレベルである期間、第２トランスファゲート７２はオンであり、傾斜信号Ｖｓｌｐを通過させて第２ゲート制御信号Ｖｇｔ２として出力する。一方、第１トランスファゲート６８はオフであり、第１ゲート制御信号Ｖｇｔ１はローレベルとなる。

第４の実施の形態の電子機器２００は、第１〜第３の実施の形態において述べたのと同様の効果を奏する。さらに、第４の実施の形態の電子機器２００によれば、第１分配制御信号Ｖｃｎｔ１および第２分配制御信号Ｖｃｎｔ２を生成する際にマスク信号Ｖｍｓｋを利用するので、分配器３４を制御するために別の信号を作る場合と比較して回路規模を低減できる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第２の実施の形態において、パルス列生成部３８は、エッジ検出回路１４により方形波信号Ｖｒｃｔのエッジを検出したエッジ検出信号Ｖｅｄｇに対し、マスク処理部４０においてマスク処理をしたが、本発明はこれには限定されない。パルス列生成部３８は、マスク処理部４０により方形波信号Ｖｒｃｔのノイズ成分を除去したうえで、エッジ検出回路１４により方形波信号Ｖｒｃｔのエッジを検出してもよい。つまり、結果としてコイルの両端に現れる逆記電圧が０Ｖとなるタイミングを検出できればよい。

図１１は、変形例にかかるパルス列生成部３８の構成を示す。
パルス列生成部３８は、ノイズマスク処理部１１６と、エッジ検出回路１４とを含む。ノイズマスク処理部１１６は、マスク回路１６と、マスク信号生成部２２とを含む。ノイズマスク処理部１１６は、通電信号Ｖｒｕｎがハイレベルからローレベルに遷移してからクロック信号ＶｃｌｋをＬ回カウントするマスク処理期間、方形波信号Ｖｒｃｔのレベル遷移を無効化する。エッジ検出回路１４は、ノイズマスク処理部１１６から出力される方形波信号のエッジを検出するごとにパルスを発生し、エッジ検出信号Ｖｅｄｇを生成する。生成されたエッジ検出信号Ｖｅｄｇは、パルス列Ｖｐｌｓとして出力される。

本変形例によれば、エッジ検出回路１４は、マスク処理期間におけるレベル遷移が無効化された方形波信号Ｖｒｃｔのエッジを検出するので、ノイズにより生じたエッジを検出することによる誤作動のリスクが低減される。また、第２の実施の形態と同様、モータ１０２の回転数が変化すると、クロック信号Ｖｃｌｋの周波数もそれに比例して変化するので、方形波信号Ｖｒｃｔのレベル遷移を無効化する期間が自動的に制御される。

第３の実施の形態において、傾斜信号生成部３２は、アップダウンカウンタ８２と、ＤＡコンバータ８４とにより構成されたが、本発明はこれに限定されない。
図１２は、変形例にかかる傾斜信号生成部３２およびクロック信号生成部１８の構成を示す。クロック信号生成部１８の構成は周知であるので概略のみにとどめる。クロック信号生成部１８は、位相比較器８６と、ローパスフィルタ８８と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）９２と、１／Ｎ分周器９４と、を含む。位相比較器８６は、パルス列Ｖｐｌｓおよび１／Ｎに分周されたクロック信号Ｖｃｌｋの位相差に応じた大きさの信号を出力する。ローパスフィルタ８８は、その信号の高周波成分を除去して直流信号Ｖｄｃを出力する。

傾斜信号生成部３２は、基準電圧源１１０と、コンダクタンスアンプ１１２と、第１トランジスタＱ１と、第２トランジスタＱ２と、第３トランジスタＱ３と、第４トランジスタＱ４と、第５トランジスタＱ５と、第６トランジスタＭ６と、キャパシタＣ１１と、バッファ１１４と、を含む。コンダクタンスアンプ１１２と、第１トランジスタＱ１〜第６トランジスタＭ６は、キャパシタＣ１１を充放電する充放電部を構成する。第１トランジスタＱ１〜第３トランジスタＱ３は、ＰＮＰ型バイポーラトランジスタ、第４トランジスタＱ４、第５トランジスタＱ５は、ＮＰＮ型バイポーラトランジスタである。また、第６トランジスタＭ６は、ＮチャンネルのＭＯＳＦＥＴである。

コンダクタンスアンプ１１２の反転入力端子は基準電圧源１１０に接続される。コンダクタンスアンプ１１２の非反転入力端子はローパスフィルタ８８およびＶＣＯ９２の接続点に接続される。コンダクタンスアンプ１１２は、基準電圧Ｖｒｅｆと直流信号Ｖｄｃとの差を電流に変換する。ＶｄｃがＶｒｅｆと比較して大きいほど、大きな電流に変換される。コンダクタンスアンプ１１２から出力される電流を、変換電流Ｉｔｒｎｓという。

第１トランジスタＱ１は、変換電流Ｉｔｒｎｓの電流経路上に設けられる。第１トランジスタＱ１〜第３トランジスタＱ３は、ベースおよびエミッタ端子が共通に接続されており、カレントミラー回路を構成する。第１トランジスタＱ１〜第３トランジスタＱ３のトランジスタサイズは等しく設定されており、第２トランジスタＱ２、第３トランジスタＱ３には、変換電流Ｉｔｒｎｓと同量の電流が流れる。

第５トランジスタＱ５および、第４トランジスタＱ４は、それぞれ、第２トランジスタＱ２、第３トランジスタＱ３の電流経路上に設けられる。第５トランジスタＱ５、第４トランジスタＱ４はベースおよびエミッタが共通に接続され、カレントミラー回路を構成している。第４トランジスタＱ４のトランジスタサイズは、第５トランジスタＱ５のトランジスタサイズの２倍に設定される。

第６トランジスタＭ６は、そのドレインが、第５トランジスタＱ５のベース、コレクタおよび第４トランジスタＱ４のベースに接続される。第６トランジスタＭ６の制御端子であるゲートには、通電信号Ｖｒｕｎが入力される。

第３トランジスタＱ３および第４トランジスタＱ４のコレクタ端子は、キャパシタＣ１１の一端に接続される。キャパシタＣ１１の他端は接地される。キャパシタＣ１１に現れる電圧は、バッファ１１４を介して、傾斜信号Ｖｓｌｐとして出力される。

通電信号Ｖｒｕｎがハイレベルのとき、第６トランジスタＭ６はオンし、第５トランジスタＱ５および第４トランジスタＱ４はオフとなる。このとき、第１トランジスタＱ１、第２トランジスタＱ２および第３トランジスタＱ３はカレントミラーを構成しているので、変換電流Ｉｔｒｎｓと同じ大きさの電流が第３トランジスタＱ３に流れる。このとき、第４トランジスタＱ４に電流は流れないため、キャパシタＣ１１は、第３トランジスタＱ３に流れる電流Ｉｔｒｎｓで充電され、傾斜信号Ｖｓｌｐは一定の傾きでゆるやかに上昇する。

通電信号Ｖｒｕｎがローレベルの場合、第６トランジスタＭ６はオフとなる。このとき、第５トランジスタＱ５および第４トランジスタＱ４は、ミラー比が１：２のカレントミラーを構成しているので、第５トランジスタＱ５には変換電流Ｉｔｒｎｓと同じ大きさの電流が流れ、第４トランジスタＱ４には２倍の大きさの電流が流れる。第３トランジスタＱ３に流れる電流も変換電流Ｉｔｒｎｓと同じ大きさとなる。通電信号Ｖｒｕｎがローレベルのとき、キャパシタＣ１１は、第３トランジスタＱ３に流れる電流Ｉｔｒｎｓにより充電され、同時に、第４トランジスタＱ４に流れる電流２×Ｉｔｒｎｓにより放電される。その結果、キャパシタＣ１１に蓄えられた電荷は、電流Ｉｔｒｎｓ（＝２×Ｉｔｒｎｓ−Ｉｔｒｎｓ）で放電されることになり、傾斜信号Ｖｓｌｐは、先程と同じ傾きでゆるやかに低下していく。

本変形例によれば、充放電部は、キャパシタＣ１１を充電する電流を、ＶＣＯ９２に入力される直流信号Ｖｄｃにより調節するので、モータ１０２の回転数が変化した場合、その変化に対応した充電電流をキャパシタＣ１１に供給できる。また、傾斜信号生成部３２の回路規模を低減できる。

第１の実施の形態にかかる電子機器の構成を示す回路図である。 図２（ａ）は、図１のパルス列生成部に含まれるエッジ検出回路の構成を示す回路図、図２（ｂ）は、図２（ａ）のエッジ検出回路の動作を示すタイムチャートである。 図１の電子機器の動作を示すタイムチャートである。 第２の実施の形態にかかる電子機器の構成を示す回路図である。 図４パルス列生成部におけるマスク処理動作のタイムチャートである。 第３の実施の形態にかかる電子機器の構成を示す回路図である。 図６の傾斜信号生成部の構成を示す回路図である。 図６の電子機器の動作を示すタイムチャートである。 第４の実施の形態にかかる電子機器の構成を示す回路図である。 図９の分配器の構成を示す回路図である。 変形例にかかるパルス列生成部の構成を示す回路図である。 変形例にかかる傾斜信号生成部およびクロック信号生成部の構成を示す回路図である。

符号の説明

１２ ヒステリシスコンパレータ、 １４ エッジ検出回路、 １６ マスク回路、 １８ クロック信号生成部、 ２０ 通電信号生成部、 ２２ マスク信号生成部、 ３２ 傾斜信号生成部、 ３４ 分配器、 ３６ パワートランジスタ回路、 ３８ パルス列生成部、 ４０ マスク処理部、 ４２ 出力回路、 ４４ プリドライバ、 １００ モータ駆動装置、 １０２ モータ、 ２００ 電子機器、 Ｖｃｎｔ１ 第１分配制御信号、 Ｖｃｎｔ２ 第２分配制御信号、 Ｉｏｕｔ 駆動電流、 Ｖｃｌｋ クロック信号、 Ｖｅｄｇ エッジ検出信号、 Ｖｇｔ１ 第１ゲート制御信号、 Ｖｇｔ２ 第２ゲート制御信号、 Ｖｍｓｋ マスク信号、 Ｖｐｌｓ パルス列、 Ｖｒｃｔ 方形波信号、 Ｖｂｅｍ１ 逆起電圧、 Ｖｂｅｍ２ 逆起電圧、 Ｖｒｕｎ 通電信号、 Ｖｓｌｐ 傾斜信号。

Claims (10)

1. 単相モータのコイルの両端に現れる電圧を比較し、方形波信号を出力するコンパレータと、
   前記方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するパルス列生成部と、
   前記単相モータの回転数に比例した周波数を有するクロック信号のクロック数をカウントすることによって前記パルス列の周期を所定の比率で前半と後半に分割し、前半においては前記コイルに対する通電を指示する第１レベルとなり、後半においては前記コイルに対する不通電を指示する第２レベルとなる通電信号を生成する通電信号生成部と、
   を備えることを特徴とするモータ駆動装置。
2. 前記パルス列の周波数をＮ倍（Ｎは２以上の自然数）した周波数を有するクロック信号を生成するクロック信号生成部をさらに備え、
   前記通電信号生成部は、前記パルスが発生してから前記クロック信号をＭ回（Ｍは、Ｍ＜Ｎを満たす自然数）カウントする期間、前記第１レベルとなり、その後、前記クロック信号を（Ｎ−Ｍ）回カウントする期間、前記第２レベルとなる通電信号を生成することを特徴とする請求項１に記載のモータ駆動装置。
3. 前記パルス列生成部は、
   前記方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するエッジ検出回路と、
   所定のノイズ除去期間、前記パルスをマスクするマスク処理部と、
   を含むことを特徴とする請求項１または２に記載のモータ駆動装置。
4. 前記Ｎは３以上の自然数であり、
   前記マスク処理部は、前記通電信号が前記第１レベルから前記第２レベルに遷移してから、前記クロック信号をＬ回（Ｌは、Ｌ＜（Ｎ−Ｍ）を満たす自然数）カウントする期間、前記パルスをマスクすることを特徴とする請求項３に記載のモータ駆動装置。
5. 前記パルス列生成部は、
   所定のノイズ除去期間、前記方形波信号のレベル遷移を無効化するマスク処理部と、
   前記マスク処理部から出力される方形波信号のエッジを検出するごとにパルスを発生し、パルス列を生成するエッジ検出回路と、
   を含むことを特徴とする請求項１または２に記載のモータ駆動装置。
6. 前記Ｎは３以上の自然数であり、
   前記マスク処理部は、前記通電信号が前記第１レベルから前記第２レベルに遷移してから、前記クロック信号をＬ回（Ｌは、Ｌ＜（Ｎ−Ｍ）を満たす自然数）カウントする期間、前記方形波信号のレベル遷移を無効化することを特徴とする請求項５に記載のモータ駆動装置。
7. 前記通電信号のレベル遷移を契機としてゆるやかに電位が変化する傾斜信号を出力する傾斜信号生成部と、
   前記傾斜信号にもとづき前記単相モータのコイルに供給する駆動電流をゆるやかに変化させる出力回路と、
   をさらに備えることを特徴とする請求項１から６のいずれかに記載のモータ駆動装置。
8. 前記傾斜信号生成部は、
   前記通電信号が前記第１レベルおよび前記第２レベルの間で遷移したときに、その遷移の方向に応じてカウントアップまたはカウントダウンするアップダウンカウンタと、
   前記アップダウンカウンタのカウント値をアナログ信号に変換するデジタルアナログ変換回路と、を含み、
   前記デジタルアナログ変換回路の出力信号を前記傾斜信号として出力することを特徴とする請求項７に記載のモータ駆動装置。
9. ひとつの基板に一体集積化されたことを特徴とする請求項１から８のいずれかに記載のモータ駆動装置。
10. 単相モータと、該単相モータを駆動する請求項１から９のいずれかに記載のモータ駆動装置と、を備えることを特徴とする電子機器。

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