JP3780143B2 - Dllシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、特にトリガ信号によって不連続に位相が変化するクロック信号を入力して、各々のクロック位相が制御された状態の多相クロック信号を出力することができるDLL(ディレー・ロックド・ループ)回路に関するものである。
【0002】
【従来の技術】
PLL回路の説明
DLL回路と似た回路にPLL(フェーズ・ロックド・ループ)回路がある。DLL回路を説明する前にPLL回路を説明する。図12はPLL回路の構成例を示すものである。X’tal発振回路8からは水晶振動子のみで容易に発生できる30MHz以下の基準クロック信号が出力され、位相比較回路9の基準信号入力R2に入力される。制御電圧VD2によって制御される可変周波数発振回路13はシステムに使用される基準クロックKを出力する。基準クロックKは分周回路12に入力されN分周クロック信号を出力して位相比較回路9の比較入力V2に入力される。位相比較回路9は比較信号V2が基準信号R2に対して位相が遅れている(位相が進んでいる)とアップパルスU2(ダウンパルスD2)を出力するものである。比較信号V2と基準信号R2の位相が一致しているとアップパルスU2及びダウンパルスD2ともに出力しない。これらアップパルスU2及びダウンパルスD2はチャージポンプ回路10に入力され誤差電圧VC2を発生する。
【0003】
誤差電圧VC2はは制御信号発生回路11に入力される。制御信号発生回路11は可変周波数発振回路13の出力周波数を決定する制御電流を発生する為の制御電圧VD2を作成するものである。そして制御電圧VD2は可変周波数発振路13入力されている。チャージポンプ回路10の出力には抵抗Rd及び容量Coが接続され、交流変換ゲインを所定の有限値に設定し制御位相誤差が可変周波数発振回路13で積分されることにより阻害されるループ安定性を確保している。
【0004】
また位相比較回路9は現在では一般にデジタル位相比較回路が採用されている。このデジタル位相比較回路9は位相差検出能力に加えて周波数検出能力を備えているためPLL回路は誤動作条件が無い安定した構成が実現できる。出力される基準クロックKとして、X’taI発振回路8が発生したクロック信号のN倍周波数の、X’taI発振回路では不可能な高い周波数の安定なクロック信号を発生できるものである。PLL回路は高精度化が進むデジタル回路(LSI)では一般的に使用されているものである。
【0005】
従来のDLL回路の説明
デジタルシステムではトリガ信号によって不連続に位相が変化するクロック信号を使ってより高精度な信号処理をする場合がある。この不連続に位相が変化するクロック信号を基準信号R2とした場合、PLL回路では位相変化が起こる度に平衡状態が崩れ再度引き込み動作を行わなければならずシステム的に使用できない。この場合に用いられるのがDLL回路である。
【0006】
図10は従来のDLL回路の構成例を示すものである。前述の不連続に位相が変化するクロック信号SCKは、遅延時間が制御可能な遅延回路を複数縦続に接続したディレーチェーン回路7に入力され、順次位相が遅れたN個の多相クロック信号群P0〜PNを出力する。クロックP0及びPNは基準信号R1及び比較信号V1として位相比較回路4に入力される。出力されるアップパルスU1及びダウンパルスDlはチャージポンプ回路5に入力され誤差電圧VClを出力する。誤差電圧VC1は制御信号発生回路6によって制御電圧VD1を発生してディレーチェーン回路7に入力され内部の遅延回路における遅延時間を制御する。DLL回路においては制御位相誤差がディレーチェーン回路7で積分されることがなくループ安定性が阻害されることがないのでPLL回路と異なり、チャージポンプ回路5の出力に交流ゲインを有限値に押さえるフィルタ回路は必要ない。
【0007】
したがって、図11aに示す様にクロック信号PNはP0に対してクロック信号周期だけ位相が遅れたクロック信号になる状態で平衡するように制御される。クロック信号P0〜P(N−1)はクロック周期内の制御されたタイミング信号であり、これらクロック信号を使用して高精度なデジタル信号処理が可能になる。
【0008】
以上説明した様に、デジタル信号処理は、連続クロック(絶対時間軸)の高精度化が計れるPLL回路と、位相が不連続に変化するクロック(非同期時時間軸)の高精度化が計れるDLL回路を併用して高精度な信号処理を実現しようとしている。
【0009】
【発明が解決しようとする課題】
しかしながら、従来のDLL回路には以下に示す誤動作の課題をもっている。
【0010】
(課題1)図11bに示す様に比較信号V1(PN)が基準信号Rl(P0)に対して2周期遅れた場合、図からわかるように、アップパルスU1及びダウンパルスD1はl周期遅延の場合と全く同じく両方とも発生せずこのまま平衡してしまう。この状態は2倍以上の整数倍周期遅延でこの現象が発生してしまう。この誤動作を避けるためには制御信号発生回路6における制御電圧発生範囲を限定する様にすればよいが、特にCMOS回路で構成する場合(一般的)、大きな素子特性バラツキに対処する為不可能である。
【0011】
(課題2)図11cの様に比較信号V1(PN)が基準信号R1(P0)に対して所望の所望の1周期遅延より進んだ場合、アップパルスU1が出力されないでダウンパルスD1が出力されて比較信号V1(PN)を遅らせ所望の1周期遅延に平衡させる。しかしこの動作は位相比較回路において保証されるものでは無い。
【0012】
図11dに示す様に、反対にダウンパルスDlが発生しないでアップパルスU1が発生して更に比較信号V1(PN)の位相が制御信号発生回路6の制御能力限界までさらに進んでしまいこの状態から脱出できない。
【0013】
以上説明したDLL回路の誤動作に対して、PLL回路では効果があるデジタル位相比較回路の周波数検出機能は全く効果が無い。DLL回路は非常に有効な回路であるがこの誤動作問題を根本的に解決しないとデジタル信号処理システムにおいて広く使用できる回路とはならない。
【0014】
本発明は、このような状況のもとでなされたもので、誤動作の平衡(収束)のないDLLシステムを提供することを目的とするものである。
【0015】
【課題を解決するための手段】
本発明は、前記目的を達成するためDLLシステムを次の(1)、(2)のとおりに構成する。
【0016】
(1)可変周波数発振回路の出力信号である第1のクロック信号が入力される、第1の制御遅延回路を縦続に接続したディレーチエーン回路を有し、このディレーチエーン回路の信号遅延時間を制御するDLLシステムにおいて、
第2の制御遅延回路を複数含む前記可変周波数発振回路の出力信号を、入力される第2のクロック信号周波数の係数倍に制御するPLL回路と、前記第1の制御遅延回路を制御する第1の制御信号と前記第2の制御遅延回路を制御する第2の制御信号を比較する比較回路と、この比較回路の比較結果をもとに前記DLL回路に含まれる位相比較回路の動作を停止させるとともに、前記DLL回路に含まれるチャージポンプ回路の出力電圧を前記比較結果をもとに所望の電圧方向に遷移させる制御回路とを備えたDLLシステム。
【0017】
(2)前記(1)記載のDLLシステムにおいて、前記比較回路に、各々の設定値が互いに異なる第1及び第2の比較回路を設けるとともに、前記第1又は第2の比較回路の比較結果で位相比較回路の動作を停止させ、前記第1及び第2比較回路の比較結果に基づき互いに異なる所望の電圧方向に遷移させる制御回路を設けたDLLシステム。
【0018】
【発明の実施の形態】
以下本発明の実施の形態をDLLシステムの実施例により詳しく説明する。
【0019】
【実施例】
図1は、実施例であるDLLシステムの構成を示す図である。本実施例は、概略、DLL回路2、DLL誤動作防止回路1、PLL回路3及び同期クロック信号発生回路14から構成される。
【0020】
多相クロック群を発生するPLL回路3の説明
PLL回路3は図12の構成と基本的には同じであるので差異についてのみ説明する。可変周波数発振回路13が多相クロック群K0〜Km(mは整数)を発生できる様になっている。m=7とした場合の可変周波数発振回路13の構成例を図2に示す。差動信号を遅延する遅延回路15aの正極出力Po及び負極出力Noは、同じ構成の遅延回路15bの正極入力Pi及び負極入力Niに入力される。遅延回路15bの正極出力Po及び負極出力Noは同様に同じ構成の遅延回路15cに入力される。遅延回路15dに関しても同じく入力されるが、正極出力Po及び負極出力Noは遅延回路15aの負極入力Ni及び正極入力Piに入力され発振回路を構成する。遅延回路15a〜15dの各差動出力Po及びNoは差動バッファ16a〜16dを介してて多相クロック群K0〜K7を出力する。また遅延回路15a〜15dの制御端子Vdには制御電圧VD2が入力され、各遅延回路の遅延時間を制御することによって発振周波数を制御する。
【0021】
差動信号を遅延する遅延回路15a〜15dの説明
図3は遅延回路15a〜15dのCMOS回路による構成例を示すものである。駆動電圧VdはMN1/G、MN3/Gに入力される。MN3のドレイン電流I1はソースカップルMN2、MN4の各ソースに接続される。MN2/G及びMN4/Gには正極信号Pi、負極信号Niが入力される。MN1/Dはゲートードレイン短絡MPl/D、MP2/G及びMP3/Gに入力されている。ともに電流I2を出力するMP2/D及びMP3/Dは各々MN2/D及びMN4/Dに結線されるとともにゲートードレイン短絡MN5/S及びMN6/Sが接続され、正極信号Po及び負極信号Noを出力する。I2=I1/2にしておくと、Po及びNoの各遷移期間では電流I2によって充放電が行われる。電流I2は駆動電圧VDによって決定されるため、入出力遅延時間が制御できることになる。
【0022】
同期クロック信号発生回路14の説明
多相クロック群K0〜Kmは高精度絶対時間軸を必要とするデジタル信号処理部(図示されていない)に出力されるともに同期クロック信号発生回路14に入力される。図9は同期クロック信号発生回路14の動作を説明するタイムチャートである。a図は同期トリガ信号SYNCであり、b図は同期クロック信号SCKを示すものである。時刻tsにおいて同期トリガ信号SYNCの有効タイミングが発生すると一定期間T1遅れて(同期して)クロック群K0〜Kmと同じ周期のクロック信号を直ちに発生するものである。クロック群K0〜Kmと同期トリガ信号SYNCは全く非同期な関係にあるため、同期トリガ信号SYNCの有効タイミングが発生する時刻tsを境に出力クロック信号の位相がジャンプする(不連続になる)。つまり同期クロック信号SCKは非同期時間軸を司るものである。また、同期クロック信号SCKの同期トリガ信号SYNCに対する同期精度Jsは多相クロック群K0〜Kmの各位相差で決定される。
【0023】
多相クロックを発生するDLL回路の説明
同期クロック信号SCKはDLL回路2内のディレーチェーン回路7に入力される。DLL回路2と図10の従来例との差異について説明する。ディレーチェーン回路7の構成例を図4に示す。ここではN=8の場合で説明する。同期クロック信号SCKは差動化バッファ17に入力され差動信号に変換される。この差動信号は縦続に接続された各同じ構成の9個の遅延回路群15e〜15nに入力される。各々の遅延時間を制御する制御電圧VD1が制御端子Vdに入力されるともに、各々遅延回路の差動出力Po、Noは単相化バッファ18a〜18hを介して多相クロック群P0〜P8を出力する。なお出力差動信号が使用されていない遅延回路15nは他の遅延回路15e〜15mにおけると同じ動作を得るためのものである。ディレーチェーン回路7における遅延回路15e〜15nと、PLL回路3における可変周波数発振回路13における遅延回路15a〜15dの遅延時間は等しくできるため制御電圧VDl及びVD2により制御される制御電流は使用素子の相対バラツキによる差だけになる。しかしPLL回路3の制御電圧VD2でディレーチェーン回路7を兼用して駆動することはできない。この相対バラツキは素子の絶対バラツキの大きなCMOSプロセスにおいても10%以下に押さえることは十分に可能である。
【0024】
チャージポンプ回路の説明
PLL回路3及びDLL回路2に使用されるチャージポンプ回路の一般的構成を図5に示す。負極アップパルスNU及び正極ダウンパルすPDは各々MP1/G及びMN1/Gに入力され、MP1/D、MN1/D及び容量Clは接続され誤差電圧VCを出力する。MN1/Sにはダウン電流I1をMN2によって発生し、MP1/Sにはアップ電流I2をMP2、MP3、MN3によって発生する。
【0025】
MN2/G及びMN3/Gには同一のバイアスVB1が入力され電流I1及びI2の相関性を確保する。通常、ダウン電流I1とアップ電流I2は等しくなるように関係するトランジスタの(W/L)比を設定しておく。しかしこのチャージポンプ回路には2つの問題点を抱えている。MN2とMN3及びMP2とMP3の各ドレインーソース間電圧を概ね等しく設計することは不可能であり、素子絶対バラツキ(特に電流駆動能力)及び対環境(動作温度、電源電圧)に対して変動する為、アーリー効果によってダウン電流I1とアップ電流I2をバランスできない。これは定常的に考えた時、入力されるアップパルス幅とダウンパルス幅がズレている状態で平衡状態になることを意味し、比較信号Vが基準信号Rに対して位相がずれた状態で収束することになる。またアップパルス及びダウンパルスによってMP1及びMN1がOFFしている時、MP1/S及びMN1/Sは各々電源及びGNDに向かって移動しMP2及びMN2の電流駆動能力は無くなっている。この状態からMPl、MN1がONに変化すると、まずMPl/S(MN1/S)を下降(上昇)させてからMP2(MN2)の電流駆動能力を復帰させてアップ電流I2(ダウン電流I1)を発生させることによってチャージポンプ端子に電流を供給して誤差電圧VCを変化させる。
【0026】
この様に図2のチャージポンプ回路では過渡的な特性が理想的に行われず高速動作のみならず、やはり平衡状態における比較信号Vが基準信号Rに対して位相がずれた状態で収束する要因を持っている。以上の動作はDLL回路2では致命的である。
【0027】
そこで本発明者は図6の構成例からなるチャージポンプ回路を提唱している。
【0028】
差動信号化された差動アップパルス(NU,PU)は各々MP1/G及びMP4/Gに入力されるとともに、同じく差動信号化された差動ダウンパルス(PD,ND)は各々MN1/G及びMN4/Gに入力される。MP1/S及びMP4Sは接続されるとともにアップ電流I2を供給するMP2/Dに接続され、一方MN1/S及びMN4/Sは接続されるとともにダウン電流を供給するMN2/Dに接続される。MP1/DとMlN1/D及びMP4/DとMN4/Dは各々接続され、MP1/DとMN1/Dの接続点は、電源及びGNDに接続されている容量CI及びC2が接続され誤差電圧VCとして出力される。誤差電圧VCは電圧バッファ21に入力され、その出力はMP4/DとMN4/Dの接続点に接続される。MN2と同じバイアスVB1で駆動されるMN3はダウン電流I1の係数電流を発生しMP3/Dに接続される。MP3/GとMP2/Gは接続されているためMP3/Dにはアップ電流の係数電流が発生する。そしてMP3/Dの電流値がMN3/Dの電流値と等しくなるようにMN5、MN6、MN7、MP5、MP6及び抵抗R1、R2からなる制御回路でアップ電流I2及びダウン電流Ilの電流バランスを制御する。電流バランスにおける電圧は抵抗R1及びR2で決定され、通常は誤差電圧VCの使用電圧範囲が最も広く得られる電源電圧の半分にする(つまりRl=R2)にしておく。
【0029】
図6のチャージポンプ回路はアップ電流とダウン電流のバランスが飛躍的に向上するだけでなく、チャージポンプ動作に関連するMPlまたはMN1がOFFしている時、MP4またはMN4がONしMP1/S及びMNl/S電圧を保持することによってアップ電流源MP2及びダウン電流源MN2を常に動作状態できる。しかもMP4/DとMN4/Dの接続点には誤差電圧VCが電圧バッファ21を介して入力されているため、MP1とMP4及びMN1とMN4の各トランジスタのON及びOFF時のドレインーソース問電圧が一致するため、アップパルス及びダウンパルスの変化に対するチャージポンプ動作が飛躍的に迅速になる。
【0030】
誤差電圧VC端子に接続される容量C1及びC2の素子値に関しては、抵抗比(R1/R2)と容量比(C2/Cl)を満たすように設定しておくと電源ノイズに対して強くなる。図6の構成のチャージポンプ回路はPLL回路2においても使用できるものである。
【0031】
DLL誤動作防止回路の構成説明
DLL回路2に含まれているDLL誤動作防止回路1について説明する。制御電圧VD1はMN1/G及びMN2/Gに入力され、各々ディレーチェーン回路7内の遅延回路15e〜15nの遅延時間を決定している制御電流の係数電流を各ドレイン端子に発生する。一方PLL回路3で発生する制御電圧VD2はMPl/G及びMP2/Gに入力され、各々可変周波数発振回路13内の遅延回路15a〜15dの遅延時間を決定している制御電流の係数電流を各ドレイン端子に発生する。またMP1/DとMN1/D及びMP2/DとMN2/Dは接続され、各々の接続点をHERRB及びLERRと名付ける。なおN型トランジスタを駆動する制御電圧VD1及びP型トランジスタを駆動する制御電圧VD2は、逆に各々P型トランジスタ及びN型トランジスタを駆動するように回路構成して接続するトランジスタのタイプを変えても良い。MP1及びMN1の各トランジスタのゲート幅W及びゲート長Lの比(W/L)を設定して電流比〔I(MP1/D)/I(MN1/D)〕>1に設定しておく。以下の説明では電流比〔I(MP1/D)/I(MN1/D)〕=4/3にしておく。MP2及びMN2の各トランジスタのゲート幅W及びゲート長Lの比(W/L)を設定して電流比〔I(MP2/D)/I(MN2/D)〕1に設定しておく。以下の説明では電比〔I(MP2/D)/I(MN2/D)〕=3/4にしておく。
【0032】
端子HERRB及びLERRは各々INV2とINV1及びINV3を介してDFF1及びDFF2のりセット端子(Lレベルで非同期リセット)に入力される。INV2出力及びINV3の出力はMN3/G及びMP3/Gに入力され、MP3/S及びMN3/Sは各々電源及びGNDに接続される。またMP3/D及びMN3/Dはともにチャージポンプ回路5の出力である誤差電圧VC1に接続される。DFF1及びDFF2のデータ入力はともに電源に接続されるとともに、各々のクロック入力には基準信号R1(P0)及び比較信号V1(Pn)が接続される。DFF1及びDFF2の各Q出力はAND1に入力され、AND1の出力は位相比較回路4のリセット入力(Lレベルでリセット動作)に入力される。位相比較回路4はリセットされるとアップパルス及びダウンパルスの出力を停止する。このリセット動作が解除されると最初に基準信号R(比較信号V)の有効エッジが到達するとアップパルス(ダウンパルス)を発生して次に来る比較信号V(基準信号R)の有効エッジでアップパルス(ダウンパルス)をリセットする通常動作になる。
【0033】
DLL誤動作防止回路の動作説明
DLL回路2及びPLL回路3が所望動作状態になっていると、DLL回路2における制御電流が過大(遅延回路15e〜15nの遅延時間が小さい)なことを検出するHERRB点はHレベルなる。DLL回路2における制御電流が過小(遅延回路15e〜15nの遅延時間が大きい)なことを検出するLERR点はLレベルになる。この場合、MP3及びMN3はOFF状態であるともに、DFF1及びDFF2のQ出力はともにHレベルである。したがってAND1の出力はHレベルになり、位相比較回路4は通常動作状態であり、所望動作状態ではDLL誤動作防止回路1はDLL回路2の主動作に何ら影響しない。今もしDLL回路2の制御電流が所望電流より3/4未満の異常に小さくなったとすると、LERR点はHレベルに変化し、直ちにDFF2をリセットしてANDl出力をLレベルにして位相比較回路4出力のアップパルス及びダウンパルスのチャージポンプ回路5への入力を遮断する。これに加えてMP3をONさせて誤差電圧VClを強制的に上昇させてLERR点がLレベルに変化するまで制御電流を上昇させる。
【0034】
LERR点がLレベル変化してからDLL回路2を正常制御に復帰させる動作を図7で示すタイムチャートを使用して説明する。この時制御電流はまだ所望制御電流値より小さいため、図示するように比較信号V(Pn)はは基準信号R(P0)より1周期以上遅れている。例えば時刻tx1においてLERR点がLレベルに変化した時、図7aに示すように最初に到達するのが基準信号Rlの有効エッジなのでアップパルスUlを発生して次に到達する比較信号Vlの有効エッジでアップパルスUl発生を終了する。このアップパルスによってチャージポンプ回路5出力の誤差電圧VC1を上昇させて制御電流を増大させて遅延回路15e〜15nの遅延時間を減少させて所望遅延時間に収束させる。しかし、もし時刻tx2の時にLERRがLレベルに変化した場合、直ちに位相比較回路4の動作を復帰すると図7bに示すように最初に比較信号V1の有効エッジが到達するためダウンパルスD1が発生して次に到達する基準信号R1の有効エッジでダウンパルスDlの発生を終了する。この場合逆に誤差電圧VC1は下降させて制御電流を減少させて遅延回路15e〜15nの遅延時間を増大させ正常な復帰動作に入れない。この為に比較信号VlをクロックとしたDFF2がある。DFF2のQ出力がHレベルに変化できるのは比較信号Vlの有効エッジの到達後であり、図7cに示すように必ず位相比較回路4は基準信号R1の有効エッジから動作を開始し、必ずアップパルスU1を発生して正常制御動作に復帰させる。次にDLL回路2の制御電流が所望電流より4/3を超える異常に大きくなったとすると、HERRB点はLレベルに変化し、直ちにDFFIをリセットしてANDl出力をLレベルにして位相比較回路4出力のアップパルス及びダウンパルスのチャージポンプ回路5への入力を遮断する。これに加えてMN3をONさせて誤差電圧VClを強制的に下降させてHERRB点がHレベルに変化するまで制御電流を下降させる。HERRB点がHレベルに変化してからDLL回路2を正常制御に復帰させる動作を図8で示すタイムチャートを使用して説明する。この時制御電流はまだ所望制御電流値より大きいため、図示するように比較信号V(Pn)はは基準信号R(P0)より所望1周期遅延より進んでいる。例えば時刻tx1においてHERRb点がHレベルに変化した時、図8aに示すように最初に到達するのが比較信号V1の有効エッジなのでダウンパルスD1を発生して次に到達する基準信号R1の有効エッジでダウンパルスD1発生を終了する。このダウンパルスによってチャージポンプ回路5出力の誤差電圧VC1を下降させて制御電流を減少させて遅延回路15e〜15nの遅延時間を増大させて所望遅延時間に収束させる。しかし、もし時刻tx2の時にHERRBがHレベルに変化した場合、直ちに位相比較回路4の動作を復帰すると図8bに示すように最初に基準信号R1の有効エッジが到達するためアップパルスU1が発生して次に到達す比較信号V1の有効エッジでアップパルスU1の発生を終了する。この場合逆に誤差電圧VC1を上昇させて制御電流を増大させて遅延回路15e〜15nの遅延時間を減少させ正常な復帰動作に入れない。この為に基準信号R1をクロックとしたDFFlがある。DFF1のQ出力がHレベルに変化できるのは基準信号R1の有効エッジの到達後であり、図8cに示すように必ず位相比較回路4は比較信号V1の有効エッジから動作を開始し、必ずダウンパルスD1を発生して正常制御動作に復帰せせる。よって本実施例のDLL回路の誤動作を防止できる。
【0035】
本実施例では説明を簡単にするためにDLL回路2とPLL回路内に含まれる遅延回路を等しい動作状態(遅延時間=1/8周期)にしたが互いの制御電流の相対値が概ね管理できる構成にすれば本発明のDLL回路が実施できるのは明確である。
【0036】
【発明の効果】
以上説明した様に、本発明には以下の効果がある。
【0037】
従来のDLL回路にあった誤動作の平衡(収束)状態が全く無い。これは電源起動時等の限定された条件だけでなく常に実現される。つまり、一度異常状態に陥っても自動的に復帰することができるとともに、またこの復帰動作も短い時間で行うことができる。このため、PLL回路と同様に広く一般のデジタル信号理システムに応用することができる。したがって、PLL回路による絶対時間軸の精度アップとともにDLL回路による非同期時間軸の精度アップが可能になり、デジタル信号処理多彩な高精度化が可能なり、CMOSプロセスによるLSI技術で容易に実現できる。
【図面の簡単な説明】
【図1】 実施例の構成を示すブロック図
【図2】 可変周波数発振回路13の構成を示すブロック図
【図3】 制御遅延回路15aないし15dの構成を示すブロック図
【図4】 ディレーチェーン回路7の構成を示すブロック図
【図5】 一般のチャージポンプ回路を示す図
【図6】 使用するチャージポンプ回路を示す図
【図7】 DLL回路2の復帰のタイムチャート
【図8】 DLL回路2の復帰のタイムチャート
【図9】 同期クロック発生回路14のタイムチャート
【図10】 従来のDLL回路を示す図
【図11】 従来のDLL回路の動作を示すタイムチャート
【図12】 一般的なPLL回路を示す図
【符号の説明】
1 DLL誤動作防止回路
2 DLL回路
3 PLL回路
4 位相比較回路
5 チャージポンプ回路
6 制御信号発生回路
7 ディレーチェーン回路
8 水晶発振回路
12 分周回路
13 可変周波数発振回路
15a〜15n 制御遅延回路
Claims (2)
- 可変周波数発振回路の出力信号である第1のクロック信号が入力される、第1の制御遅延回路を縦続に接続したディレーチエーン回路を有し、このディレーチエーン回路の信号遅延時間を制御するDLLシステムにおいて、
第2の制御遅延回路を複数含む前記可変周波数発振回路の出力信号を、入力される第2のクロック信号周波数の係数倍に制御するPLL回路と、前記第1の制御遅延回路を制御する第1の制御信号と前記第2の制御遅延回路を制御する第2の制御信号を比較する比較回路と、この比較回路の比較結果をもとに前記DLL回路に含まれる位相比較回路の動作を停止させるとともに、前記DLL回路に含まれるチャージポンプ回路の出力電圧を前記比較結果をもとに所望の電圧方向に遷移させる制御回路とを備えたことを特徴とするDLLシステム。 - 請求項1記載のDLLシステムにおいて、前記比較回路に、各々の設定値が互いに異なる第1及び第2の比較回路を設けるとともに、前記第1又は第2の比較回路の比較結果で位相比較回路の動作を停止させ、前記第1及び第2比較回路の比較結果に基づき互いに異なる所望の電圧方向に遷移させる制御回路を設けたことを特徴とするDLLシステム。
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