JP2001185567A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スタンドオフのマージンを十分に確保するこ
とができ、またリード端子部に封止材の回り込みを防止
することができる半導体装置の製造方法を提供する。 【解決手段】 ＱＦＮ構造の表面実装型パッケージであ
って、タブ上に搭載された半導体チップと、この半導体
チップ上のパッドにワイヤを介して電気的に接続された
複数のリードと、これらのリードの下面側を露出するよ
うにタブ、半導体チップ、ワイヤおよびリードを封止す
る封止材などから構成され、この封止材にｊｓより封止
する際に用いる金型のうち、特に下型１１は、リードが
嵌合される部分は凹状に形成され、かつタブの下面側の
部分はリードが嵌合される部分を除き、封止材により封
止される範囲で凸状に形成された構造からなり、またタ
ブの下面側の凸状の部分の高さはリードの厚さに基づい
て設定される。
とができ、またリード端子部に封止材の回り込みを防止
することができる半導体装置の製造方法を提供する。 【解決手段】 ＱＦＮ構造の表面実装型パッケージであ
って、タブ上に搭載された半導体チップと、この半導体
チップ上のパッドにワイヤを介して電気的に接続された
複数のリードと、これらのリードの下面側を露出するよ
うにタブ、半導体チップ、ワイヤおよびリードを封止す
る封止材などから構成され、この封止材にｊｓより封止
する際に用いる金型のうち、特に下型１１は、リードが
嵌合される部分は凹状に形成され、かつタブの下面側の
部分はリードが嵌合される部分を除き、封止材により封
止される範囲で凸状に形成された構造からなり、またタ
ブの下面側の凸状の部分の高さはリードの厚さに基づい
て設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の組み
立て技術に関し、たとえばＱＦＮ構造などの表面実装型
パッケージにおいて、このパッケージ下面と実装基板と
の間のスタンドオフの確保に好適な半導体装置およびそ
の製造方法に適用して有効な技術に関する。
立て技術に関し、たとえばＱＦＮ構造などの表面実装型
パッケージにおいて、このパッケージ下面と実装基板と
の間のスタンドオフの確保に好適な半導体装置およびそ
の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＱＦＮ構造の表面実装型パッケージにおいては、基
板実装性を考慮して、パッケージ下面と実装基板との間
に所定範囲の距離、いわゆるスタンドオフを確保する方
法などが考えられる。すなわち、表面実装型パッケージ
におけるスタンドオフの確保を実施することにより、基
板実装性の歩留まり向上を図ることができる。
て、ＱＦＮ構造の表面実装型パッケージにおいては、基
板実装性を考慮して、パッケージ下面と実装基板との間
に所定範囲の距離、いわゆるスタンドオフを確保する方
法などが考えられる。すなわち、表面実装型パッケージ
におけるスタンドオフの確保を実施することにより、基
板実装性の歩留まり向上を図ることができる。
【０００３】なお、このようなＱＦＮ構造の表面実装型
パッケージなどに関する技術としては、たとえば１９９
３年８月２日、日経ＢＰ社発行の「日経エレクトロニク
スｎｏ．５８７」Ｐ１０４〜Ｐ１１８に記載される技術
などが挙げられる。
パッケージなどに関する技術としては、たとえば１９９
３年８月２日、日経ＢＰ社発行の「日経エレクトロニク
スｎｏ．５８７」Ｐ１０４〜Ｐ１１８に記載される技術
などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＱＦＮ構造の表面実装型パッケージの技術について、
本発明者が検討した結果、以下のようなことが明らかと
なった。たとえば、ＱＦＮ構造のパッケージは、図５に
示すように、タブ１上に搭載された半導体チップ２と、
この半導体チップ２上のパッドにワイヤ３を介して電気
的に接続された複数のリード４と、これらの複数のリー
ド４の下面側を露出するようにタブ１、半導体チップ
２、ワイヤ３および複数のリード４を封止する封止材５
などから構成されている。
なＱＦＮ構造の表面実装型パッケージの技術について、
本発明者が検討した結果、以下のようなことが明らかと
なった。たとえば、ＱＦＮ構造のパッケージは、図５に
示すように、タブ１上に搭載された半導体チップ２と、
この半導体チップ２上のパッドにワイヤ３を介して電気
的に接続された複数のリード４と、これらの複数のリー
ド４の下面側を露出するようにタブ１、半導体チップ
２、ワイヤ３および複数のリード４を封止する封止材５
などから構成されている。
【０００５】このＱＦＮ構造のパッケージを封止材によ
り封止する際は、たとえば図６（後述する図４（ａ）に
対応）に示すように、リード４が嵌合される部分、タブ
１の下面側の部分が凹状に形成されている構造の下型１
１と、逆凹状に形成されている上型１２とからなる金型
を用いて封止することにより、タブ１の下面側が覆わ
れ、リード４の下面側が露出されたパッケージ構造とな
る。この露出されたリード４の下面側に半田メッキ６の
メッキ処理が施され、この半田メッキ６の厚さ分だけス
タンドオフが確保できる。
り封止する際は、たとえば図６（後述する図４（ａ）に
対応）に示すように、リード４が嵌合される部分、タブ
１の下面側の部分が凹状に形成されている構造の下型１
１と、逆凹状に形成されている上型１２とからなる金型
を用いて封止することにより、タブ１の下面側が覆わ
れ、リード４の下面側が露出されたパッケージ構造とな
る。この露出されたリード４の下面側に半田メッキ６の
メッキ処理が施され、この半田メッキ６の厚さ分だけス
タンドオフが確保できる。
【０００６】ところが、図６のような構造の金型を用い
た封止処理においては、封止材５がリード４の下面側に
回り込み、リード端子部が封止材５により覆われて隠れ
てしまう恐れがある。このようにリード端子部が封止材
５に覆われると、実装基板との接合性に問題が生じるこ
とが考えられる。
た封止処理においては、封止材５がリード４の下面側に
回り込み、リード端子部が封止材５により覆われて隠れ
てしまう恐れがある。このようにリード端子部が封止材
５に覆われると、実装基板との接合性に問題が生じるこ
とが考えられる。
【０００７】そこで、本発明の目的は、ＱＦＮ構造など
の表面実装型パッケージにおいて、封止金型の構造を工
夫することで、スタンドオフのマージンを十分に確保す
ることができ、またリード端子部に封止材の回り込みを
防止することができる半導体装置およびその製造方法を
提供するものである。
の表面実装型パッケージにおいて、封止金型の構造を工
夫することで、スタンドオフのマージンを十分に確保す
ることができ、またリード端子部に封止材の回り込みを
防止することができる半導体装置およびその製造方法を
提供するものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体装置は、タ
ブ上に搭載された半導体チップ上のパッドに、ワイヤを
介して電気的に接続された複数のリードの下面側を露出
するように、タブ、半導体チップ、ワイヤおよびリード
を封止する封止材とからなる表面実装型の半導体装置に
おいて、封止材から露出される各リードの厚さ方向が所
定の寸法で露出されているものである。
ブ上に搭載された半導体チップ上のパッドに、ワイヤを
介して電気的に接続された複数のリードの下面側を露出
するように、タブ、半導体チップ、ワイヤおよびリード
を封止する封止材とからなる表面実装型の半導体装置に
おいて、封止材から露出される各リードの厚さ方向が所
定の寸法で露出されているものである。
【００１１】また、本発明による半導体装置の製造方法
は、前記のような表面実装型の半導体装置において、封
止材により封止する際に、リードが嵌合される部分は凹
状に形成され、かつタブの下面側の部分は凸状に形成さ
れた構造の下型を含む金型を用いて封止するものであ
る。これにより、パッケージ下面と実装基板との間のス
タンドオフのマージンを十分に確保することができる。
は、前記のような表面実装型の半導体装置において、封
止材により封止する際に、リードが嵌合される部分は凹
状に形成され、かつタブの下面側の部分は凸状に形成さ
れた構造の下型を含む金型を用いて封止するものであ
る。これにより、パッケージ下面と実装基板との間のス
タンドオフのマージンを十分に確保することができる。
【００１２】この製造方法において、タブの下面側の凸
状の部分は、リードが嵌合される部分を除き、封止材に
より封止される範囲で凸状に形成することにより、リー
ドの下面側への封止材の回り込みを防止することがで
き、さらにタブの下面側の凸状の部分の高さは、リード
の厚さに基づいて設定することにより、タブおよびリー
ドの厚さ方向の加工に対応することができるようにした
ものである。
状の部分は、リードが嵌合される部分を除き、封止材に
より封止される範囲で凸状に形成することにより、リー
ドの下面側への封止材の回り込みを防止することがで
き、さらにタブの下面側の凸状の部分の高さは、リード
の厚さに基づいて設定することにより、タブおよびリー
ドの厚さ方向の加工に対応することができるようにした
ものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置を示す断面図、図２は本実施の形態の半
導体装置において、組み立て方法を示すフロー図、図３
および図４は封止金型を示す平面図および断面図であ
る。
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置を示す断面図、図２は本実施の形態の半
導体装置において、組み立て方法を示すフロー図、図３
および図４は封止金型を示す平面図および断面図であ
る。
【００１４】まず、図１により、本実施の形態の半導体
装置の構成の一例を説明する。本実施の形態の半導体装
置は、たとえばＱＦＮ構造の表面実装型パッケージとさ
れ、タブ１上に搭載された半導体チップ２と、この半導
体チップ２上のパッドにワイヤ３を介して電気的に接続
された複数のリード４と、これらのリード４の下面側を
露出するようにタブ１、半導体チップ２、ワイヤ３およ
びリード４を封止する封止材５などからなり、封止材５
から露出される各リード４の厚さ方向が所定の寸法で露
出されて構成されている。
装置の構成の一例を説明する。本実施の形態の半導体装
置は、たとえばＱＦＮ構造の表面実装型パッケージとさ
れ、タブ１上に搭載された半導体チップ２と、この半導
体チップ２上のパッドにワイヤ３を介して電気的に接続
された複数のリード４と、これらのリード４の下面側を
露出するようにタブ１、半導体チップ２、ワイヤ３およ
びリード４を封止する封止材５などからなり、封止材５
から露出される各リード４の厚さ方向が所定の寸法で露
出されて構成されている。
【００１５】タブ１およびリード４は、たとえばＣｕな
どの短冊状のリードフレームからなり、その１個の半導
体チップ２に対応する各部分の中央部に４本のタブ吊り
リードにより支持されたタブ１が設けられ、このタブ１
の周縁近傍にタブ１を囲むように複数のリード４が設け
られ、これらのリード４の露出された下面に半田メッキ
６が被着されて外部端子となる。このタブ１の下面側
は、たとえばハーフエッチング加工が施されてリード４
の部分の約半分の厚さとなっている。
どの短冊状のリードフレームからなり、その１個の半導
体チップ２に対応する各部分の中央部に４本のタブ吊り
リードにより支持されたタブ１が設けられ、このタブ１
の周縁近傍にタブ１を囲むように複数のリード４が設け
られ、これらのリード４の露出された下面に半田メッキ
６が被着されて外部端子となる。このタブ１の下面側
は、たとえばハーフエッチング加工が施されてリード４
の部分の約半分の厚さとなっている。
【００１６】半導体チップ２には、たとえばマイコン、
ＡＳＩＣ、ゲートアレイ、システムＬＳＩ、メモリなど
の所定の集積回路が形成され、この集積回路の外部端子
となる複数のパッド７が主面上に設けられている。この
半導体チップ２は、たとえば非導電性ペーストなどの接
着剤によりタブ１上に固定される。
ＡＳＩＣ、ゲートアレイ、システムＬＳＩ、メモリなど
の所定の集積回路が形成され、この集積回路の外部端子
となる複数のパッド７が主面上に設けられている。この
半導体チップ２は、たとえば非導電性ペーストなどの接
着剤によりタブ１上に固定される。
【００１７】ワイヤ３は、たとえばＡｕなどの金属線か
らなり、このワイヤ３を介して半導体チップ２上のパッ
ド７とリード４の一端部とが電気的に接続される。
らなり、このワイヤ３を介して半導体チップ２上のパッ
ド７とリード４の一端部とが電気的に接続される。
【００１８】封止材５は、たとえばエポキシ樹脂などの
樹脂材料からなり、この封止材５によりリード４の下面
側を露出するように、タブ１、半導体チップ２、ワイヤ
３およびリード４が保護、耐湿性向上のために封止され
る。
樹脂材料からなり、この封止材５によりリード４の下面
側を露出するように、タブ１、半導体チップ２、ワイヤ
３およびリード４が保護、耐湿性向上のために封止され
る。
【００１９】次に、図２により、本実施の形態の半導体
装置の組み立て方法の一例を簡単に説明する。図２にお
いて、右側の図は各フローに対応する半導体装置の断面
図である。この組み立てに先立って、ウェハからダイシ
ングされて形成された半導体チップ２、短冊状に１０個
などの複数個単位で形成されたリードフレームや、ワイ
ヤ３、封止材５などを用意する。
装置の組み立て方法の一例を簡単に説明する。図２にお
いて、右側の図は各フローに対応する半導体装置の断面
図である。この組み立てに先立って、ウェハからダイシ
ングされて形成された半導体チップ２、短冊状に１０個
などの複数個単位で形成されたリードフレームや、ワイ
ヤ３、封止材５などを用意する。
【００２０】まず、ダイボンディング工程（ステップＳ
１）において、短冊状に形成されたリードフレームの複
数個の各タブ１上に接着剤により複数個の各半導体チッ
プ２をそれぞれ固着する。さらに、ワイヤボンディング
工程（ステップＳ２）において、複数個の各半導体チッ
プ２上の各パッド７とリードフレームの複数個の各リー
ド４の一端部とをそれぞれワイヤ３により接続する。
１）において、短冊状に形成されたリードフレームの複
数個の各タブ１上に接着剤により複数個の各半導体チッ
プ２をそれぞれ固着する。さらに、ワイヤボンディング
工程（ステップＳ２）において、複数個の各半導体チッ
プ２上の各パッド７とリードフレームの複数個の各リー
ド４の一端部とをそれぞれワイヤ３により接続する。
【００２１】続いて、封止工程（ステップＳ３）におい
て、複数個の半導体チップ２が固着された短冊状のリー
ドフレームを、リード４の下面側を露出するように、タ
ブ１、半導体チップ２、ワイヤ３およびリード４を封止
材５により封止する。この封止工程においては、特に図
３および図４に示すような金型が用いられ、以下に詳細
に説明する。図３は下型の平面図、図４（ａ），（ｂ）
はそれぞれ図３のａ−ａ’切断線、ｂ−ｂ’切断線にお
ける断面図（上型も含む）である。なお、この金型は、
簡単化のために２０ピンのパッケージを例に示してい
る。
て、複数個の半導体チップ２が固着された短冊状のリー
ドフレームを、リード４の下面側を露出するように、タ
ブ１、半導体チップ２、ワイヤ３およびリード４を封止
材５により封止する。この封止工程においては、特に図
３および図４に示すような金型が用いられ、以下に詳細
に説明する。図３は下型の平面図、図４（ａ），（ｂ）
はそれぞれ図３のａ−ａ’切断線、ｂ−ｂ’切断線にお
ける断面図（上型も含む）である。なお、この金型は、
簡単化のために２０ピンのパッケージを例に示してい
る。
【００２２】すなわち、下型１１および上型１２からな
る金型のうち、特に下型１１は、リード４が嵌合される
部分は凹状に形成され、かつタブ１の下面側の部分はリ
ード４が嵌合される部分を除き、封止材５により封止さ
れる範囲で凸状に形成された構造からなり、またタブ１
の下面側の凸状の部分の高さはリード４の厚さに基づい
て設定される。たとえば、リード４の厚さ寸法が１５０
μｍ程度の場合に、下型１１の凹状の部分の高さ寸法Ｌ
１は１５０μｍ程度、凸状の部分の高さ寸法Ｌ２は５０
μｍ程度に形成される。
る金型のうち、特に下型１１は、リード４が嵌合される
部分は凹状に形成され、かつタブ１の下面側の部分はリ
ード４が嵌合される部分を除き、封止材５により封止さ
れる範囲で凸状に形成された構造からなり、またタブ１
の下面側の凸状の部分の高さはリード４の厚さに基づい
て設定される。たとえば、リード４の厚さ寸法が１５０
μｍ程度の場合に、下型１１の凹状の部分の高さ寸法Ｌ
１は１５０μｍ程度、凸状の部分の高さ寸法Ｌ２は５０
μｍ程度に形成される。
【００２３】この封止工程においては、まずリードフレ
ームをトランスファーモールド装置の下型１１の所定の
位置に搭載し、上型１２と下型１１とを型締めする。こ
の型締めした両金型の合わせ面には、タブ１、半導体チ
ップ２、ワイヤ３およびリード４が封止材５で封止され
るキャビティ１３が形成され、このキャビティ１３内に
封止材５を充填する。この充填された封止材５は、ハー
フエッチング加工されたタブ１の下面に回り込み、タブ
１、半導体チップ２、ワイヤ３およびリード４を確実に
気密封止する。同時に、下型１１の形状によりリード４
の厚さ方向が十分に露出し、またリード４の下面側へ封
止材５が回り込むことがない。
ームをトランスファーモールド装置の下型１１の所定の
位置に搭載し、上型１２と下型１１とを型締めする。こ
の型締めした両金型の合わせ面には、タブ１、半導体チ
ップ２、ワイヤ３およびリード４が封止材５で封止され
るキャビティ１３が形成され、このキャビティ１３内に
封止材５を充填する。この充填された封止材５は、ハー
フエッチング加工されたタブ１の下面に回り込み、タブ
１、半導体チップ２、ワイヤ３およびリード４を確実に
気密封止する。同時に、下型１１の形状によりリード４
の厚さ方向が十分に露出し、またリード４の下面側へ封
止材５が回り込むことがない。
【００２４】続いて、外装処理工程（ステップＳ４）に
おいて、封止材５から露出されたリード４の部分に半田
メッキ６を被着するためにメッキ処理を施す。これによ
り、たとえば半田メッキ６の厚さが２５μｍ程度の場合
には、下型１１の形状によるタブ１の下面側の凸状の部
分の高さ寸法Ｌ２の５０μｍ程度を加算した７５μｍ程
度の寸法分だけ、パッケージ下面と実装基板との間のス
タンドオフのマージンを確保することができる。
おいて、封止材５から露出されたリード４の部分に半田
メッキ６を被着するためにメッキ処理を施す。これによ
り、たとえば半田メッキ６の厚さが２５μｍ程度の場合
には、下型１１の形状によるタブ１の下面側の凸状の部
分の高さ寸法Ｌ２の５０μｍ程度を加算した７５μｍ程
度の寸法分だけ、パッケージ下面と実装基板との間のス
タンドオフのマージンを確保することができる。
【００２５】最後に、切断工程（ステップＳ５）におい
て、リードフレームをリード４の外側の位置で切断し、
リードフレームから１個ずつパッケージとして切り離
す。これにより、ＱＦＮ構造の表面実装型パッケージが
完成する。この完成後に、パッケージの良品／不良品を
選別するためのテストが行われ、良品のパッケージが製
品として使用される。
て、リードフレームをリード４の外側の位置で切断し、
リードフレームから１個ずつパッケージとして切り離
す。これにより、ＱＦＮ構造の表面実装型パッケージが
完成する。この完成後に、パッケージの良品／不良品を
選別するためのテストが行われ、良品のパッケージが製
品として使用される。
【００２６】従って、本実施の形態の半導体装置によれ
ば、タブ１の下面側の部分が凸状に形成された構造から
なる下型１１を用いることにより、半田メッキ６の厚さ
に凸状の高さ寸法を加えてスタンドオフのマージンを十
分に確保することができるとともに、リード４と下型１
１および上型１２との距離・隙間を狭くすることができ
るので、リード４の下面側への封止材５の回り込みを防
止することができる。また、タブ１と下型１１との距離
が狭くなるので、封止材５の注入時のタブ１の上下変動
を防止することができる。
ば、タブ１の下面側の部分が凸状に形成された構造から
なる下型１１を用いることにより、半田メッキ６の厚さ
に凸状の高さ寸法を加えてスタンドオフのマージンを十
分に確保することができるとともに、リード４と下型１
１および上型１２との距離・隙間を狭くすることができ
るので、リード４の下面側への封止材５の回り込みを防
止することができる。また、タブ１と下型１１との距離
が狭くなるので、封止材５の注入時のタブ１の上下変動
を防止することができる。
【００２７】この結果、封止材５の漏れなどの低減を図
ることによって、半導体装置の基板実装性の歩留まり向
上が期待できる。これは、半導体装置の信頼性の向上に
つながる。すなわち、実装基板と接合するリード４に封
止材５が付着していることによって、半田メッキ６の接
合面積の縮小化の問題があり、剪断強度の確保が厳しく
なるが、本実施の形態においてはこの問題を解決するこ
とができる。
ることによって、半導体装置の基板実装性の歩留まり向
上が期待できる。これは、半導体装置の信頼性の向上に
つながる。すなわち、実装基板と接合するリード４に封
止材５が付着していることによって、半田メッキ６の接
合面積の縮小化の問題があり、剪断強度の確保が厳しく
なるが、本実施の形態においてはこの問題を解決するこ
とができる。
【００２８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００２９】たとえば、前記実施の形態においては、封
止材がタブの下面に回り込むパッケージ構造について説
明したが、タブを露出させた構造とすることも可能であ
る。この場合には、下型の凸状の部分の高さをタブの下
面に接するように形成することで、封止工程においてタ
ブの下面が金型の凸状の部分に接しているので、タブの
上下変動をなくしてタブの変形を防止することができ
る。また、タブから直接外部へ放熱してパッケージの放
熱性を向上させることも可能である。
止材がタブの下面に回り込むパッケージ構造について説
明したが、タブを露出させた構造とすることも可能であ
る。この場合には、下型の凸状の部分の高さをタブの下
面に接するように形成することで、封止工程においてタ
ブの下面が金型の凸状の部分に接しているので、タブの
上下変動をなくしてタブの変形を防止することができ
る。また、タブから直接外部へ放熱してパッケージの放
熱性を向上させることも可能である。
【００３０】また、ＱＦＮ構造の表面実装型パッケージ
について説明したが、これに限定されるものではなく、
複数のリードの下面側を露出するように、タブ、半導体
チップ、ワイヤおよびリードを封止するような同様の構
造のパッケージについても適用することができる。
について説明したが、これに限定されるものではなく、
複数のリードの下面側を露出するように、タブ、半導体
チップ、ワイヤおよびリードを封止するような同様の構
造のパッケージについても適用することができる。
【００３１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３２】（１）封止材により封止する際に、リード
が嵌合される部分は凹状に形成され、かつタブの下面側
の部分は凸状に形成されている構造の下型を含む金型を
用いて封止することで、各リードの厚さ方向を所定の寸
法で露出することができるので、パッケージ下面と実装
基板との間のスタンドオフのマージンを十分に確保する
ことが可能となる。
が嵌合される部分は凹状に形成され、かつタブの下面側
の部分は凸状に形成されている構造の下型を含む金型を
用いて封止することで、各リードの厚さ方向を所定の寸
法で露出することができるので、パッケージ下面と実装
基板との間のスタンドオフのマージンを十分に確保する
ことが可能となる。
【００３３】（２）タブの下面側の凸状の部分は、リー
ドが嵌合される部分を除き、封止材により封止される範
囲で凸状に形成することで、リードの下面側への封止材
の回り込みを防止することが可能となる。
ドが嵌合される部分を除き、封止材により封止される範
囲で凸状に形成することで、リードの下面側への封止材
の回り込みを防止することが可能となる。
【００３４】（３）タブの下面側の凸状の部分の高さ
は、リードの厚さに基づいて設定することで、タブおよ
びリードの厚さ方向の加工に対応することが可能とな
る。
は、リードの厚さに基づいて設定することで、タブおよ
びリードの厚さ方向の加工に対応することが可能とな
る。
【００３５】（４）前記（１）により、タブと下型との
距離を狭くすることができるので、封止材の注入時にタ
ブの上下変動を防止することが可能となる。
距離を狭くすることができるので、封止材の注入時にタ
ブの上下変動を防止することが可能となる。
【００３６】（５）前記（１）〜（４）により、スタン
ドオフの確保、リード端子部への封止材の漏れなどの低
減、タブの変動防止によって基板実装性の歩留まりを向
上させることができ、この結果、半導体装置の信頼性の
向上が可能となる。
ドオフの確保、リード端子部への封止材の漏れなどの低
減、タブの変動防止によって基板実装性の歩留まりを向
上させることができ、この結果、半導体装置の信頼性の
向上が可能となる。
【図１】本発明の一実施の形態の半導体装置を示す断面
図である。
図である。
【図２】本発明の一実施の形態の半導体装置において、
組み立て方法を示すフロー図である。
組み立て方法を示すフロー図である。
【図３】本発明の一実施の形態の半導体装置において、
封止金型（下型）を示す平面図である。
封止金型（下型）を示す平面図である。
【図４】（ａ），（ｂ）は本発明の一実施の形態の半導
体装置において、封止金型を示す断面図である。
体装置において、封止金型を示す断面図である。
【図５】本発明の前提となる半導体装置を示す断面図で
ある。
ある。
【図６】本発明の前提となる半導体装置において、封止
金型を示す断面図である。
金型を示す断面図である。
１ タブ ２ 半導体チップ ３ ワイヤ ４ リード ５ 封止材 ６ 半田メッキ ７ パッド １１ 下型 １２ 上型 １３ キャビティ
Claims (4)
- 【請求項１】 タブ上に搭載された半導体チップと、前
記半導体チップ上のパッドにワイヤを介して電気的に接
続された複数のリードと、前記複数のリードの下面側を
露出するように前記タブ、前記半導体チップ、前記ワイ
ヤおよび前記複数のリードを封止する封止材とからなる
表面実装型の半導体装置であって、 前記封止材から露出される前記複数のリードは、この各
リードの厚さ方向が所定の寸法で露出されていることを
特徴とする半導体装置。 - 【請求項２】 タブ上に搭載された半導体チップと、前
記半導体チップ上のパッドにワイヤを介して電気的に接
続された複数のリードと、前記複数のリードの下面側を
露出するように前記タブ、前記半導体チップ、前記ワイ
ヤおよび前記複数のリードを封止する封止材とからなる
表面実装型の半導体装置の製造方法であって、 前記封止材により封止する際は、前記リードが嵌合され
る部分は凹状に形成され、かつ前記タブの下面側の部分
は凸状に形成された構造の下型を含む金型を用いて封止
し、パッケージ下面と実装基板との間のスタンドオフの
マージンを確保することを特徴とする半導体装置の製造
方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法で
あって、前記タブの下面側の凸状の部分は、前記リード
が嵌合される部分を除き、前記封止材により封止される
範囲で凸状に形成され、前記リードの下面側への前記封
止材の回り込みを防止することを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法で
あって、前記タブの下面側の凸状の部分の高さは、前記
リードの厚さに基づいて設定され、前記タブおよび前記
リードの厚さ方向の加工に対応することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36363499A JP2001185567A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36363499A JP2001185567A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185567A true JP2001185567A (ja) | 2001-07-06 |
Family
ID=18479804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36363499A Pending JP2001185567A (ja) | 1999-12-22 | 1999-12-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185567A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003243600A (ja) * | 2001-12-14 | 2003-08-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2005057067A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006210941A (ja) * | 2006-03-27 | 2006-08-10 | Renesas Technology Corp | 半導体装置 |
| KR100740358B1 (ko) * | 2005-02-25 | 2007-07-16 | 야마하 가부시키가이샤 | 센서 및 센서 형성 방법 |
| US8481369B2 (en) | 2010-02-04 | 2013-07-09 | Freescale Semiconductor, Inc. | Method of making semiconductor package with improved standoff |
-
1999
- 1999-12-22 JP JP36363499A patent/JP2001185567A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003243600A (ja) * | 2001-12-14 | 2003-08-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2005057067A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100740358B1 (ko) * | 2005-02-25 | 2007-07-16 | 야마하 가부시키가이샤 | 센서 및 센서 형성 방법 |
| JP2006210941A (ja) * | 2006-03-27 | 2006-08-10 | Renesas Technology Corp | 半導体装置 |
| US8481369B2 (en) | 2010-02-04 | 2013-07-09 | Freescale Semiconductor, Inc. | Method of making semiconductor package with improved standoff |
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