KR100244254B1 - 리드 프레임 및 이를 이용한 반도체 패키지 - Google Patents

리드 프레임 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR100244254B1
KR100244254B1 KR1019970033164A KR19970033164A KR100244254B1 KR 100244254 B1 KR100244254 B1 KR 100244254B1 KR 1019970033164 A KR1019970033164 A KR 1019970033164A KR 19970033164 A KR19970033164 A KR 19970033164A KR 100244254 B1 KR100244254 B1 KR 100244254B1
Authority
KR
South Korea
Prior art keywords
inner lead
chip
lead
lead frame
paddle
Prior art date
Application number
KR1019970033164A
Other languages
English (en)
Other versions
KR19990010375A (ko
Inventor
이현일
김수헌
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970033164A priority Critical patent/KR100244254B1/ko
Priority to US09/094,564 priority patent/US6157074A/en
Priority to JP10195372A priority patent/JP2957168B2/ja
Publication of KR19990010375A publication Critical patent/KR19990010375A/ko
Application granted granted Critical
Publication of KR100244254B1 publication Critical patent/KR100244254B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 칩의 본딩패드 수가 이에 대응하는 인너리드부의 수를 넘지 않는 범위에서 칩 사이즈가 패들부보다 작거나, 혹은 인너리드부를 벗어날 정도로 크더라도 이에 구애받지 않고 패키지 공정을 진행할 수 있도록 한 것이다.
이를 위해, 본 발명은 리드 프레임(1) 몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바부(2)와, 상기 타이바부(2)에 연결되어 지지되며 칩(3)이 부착되는 패들부(4)와, 상기 패들부(4) 주위에 위치하며 와이어 본딩시 상기 패들부(4)에 안착된 칩(3)의 본딩패드(5)와 전기적으로 연결되는 복수개의 인너리드부(6)와, 상기 인너리드부(6)에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드부(7)와, 상기 인너리드부(6)들과 아웃터리드부(7)들 사이에 형성되는 댐바부(8)를 구비한 리드 프레임(1)에 있어서, 상기 인너리드부(6)들과 타이바부(2)의 댐바부(8)에 이웃하는 부위를 전체적으로 절곡하여 인너리드부(6)들과 패들부(4)가 동일 평면 상에 위치하도록 하므로써 그 목적이 달성되는 리드 프레임 및 이를 이용한 반도체 패키지이다.

Description

리드 프레임 및 이를 이용한 반도체 패키지{Lead frame and semiconductor package with such lead frame}
본 발명은 리드 프레임 및 이를 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩의 본딩패드 수가 이에 대응하는 인너리드부의 수를 넘지 않는 범위에서 칩 사이즈에 구애받지 않고 하나의 리드 프레임을 범용으로 사용할 수 있도록 한 것이다.
일반적으로, 리드 프레임은 반도체 칩의 패키지 작업에 사용되는 금속 구조물이다.
일반적인(conventional) 리드 프레임(1a)은, 도 1에 나타낸 바와 같이 상·하부 양측에 전체 구조를 스스로 지지하며, 자동으로 이송시킬 때 안내 역할을 하는 가이드레일부(14)를 구비하고 있다.
또한, 상기 리드 프레임(1a)은 중심부에 반도체 칩(3)이 안착되는 패들부(4)를 구비하고 있다.
이 때, 상기 패들부(4)는 리드 프레임(1a)몸체의 모서리 부분으로부터 연장형성된 타이바부(2a)에 연결되어 지지되며, 리드 프레임(1a)의 나머지 영역에 비해 낮은 위치에 자리잡고 있다.
즉, 타이바부(2a)의 일부분이 일정한 경사를 가지도록 절곡되므로써 상기 타이바부(2a)에 연결되어 지지되는 패들부(4)는 다운셋(down set)된 상태이다.
또한, 상기 패들부(4)와 인너리드부(6)들 사이에는 빈 공간이 형성되어 있다.
그리고, 상기 리드 프레임(1a)은 패들부(4) 주위에 위치하는 복수개의 인너리드부(6)를 가지고 있으며, 상기 인너리드부(6)들의 반대편으로는 상기 인너리드부(6)에 각각 대응하도록 형성된 복수개의 아웃터리드부(7)를 가지고 있다.
또한, 상기 각 인너리드부(6)와 아웃터리드부(7) 사이에는 댐바부(8)가 위치하며, 상기 댐바부(8)는 EMC로 몰딩 완료 후, 트리밍 작업시 제거된다.
한편, 이와 같은 리드 프레임(1a)을 사용한 패키지 공정은 다음과 같은 순서로 수행된다.
즉, 웨이퍼에 집적회로를 형성하는 FAB공정(Fabrication Process)을 완료한 후, 웨이퍼 상에 만들어진 각 칩(3)을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩(3)을 리드 프레임(1a)(Lead Frame)의 패들부(4)(paddle)에 안착시키는 칩(3) 본딩(Chip Bonding), 칩(3) 위의 본딩 패드(Bonding pad)와 리드 프레임(1a)의 인너리드부(6)(Inner Lead portion)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한다.
그 후, 칩(3) 및 본딩된 와이어를 감싸 보호하기 위한 몰딩(Molding)을 수행하게 된다.
또한, 몰딩을 수행한 후에는 리드 프레임(1a)의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Triming) 및, 아웃터 ??드부(Out Lead)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 된다.
트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시하므로써 도 2에 나타낸 바와 같은 반도체 패키지의 제조를 완료하게 된다.
그러나, 이와 같은 일반적인 리드 프레임(1a)은 칩(3) 사이즈가 패들부(4)에 비해 큰 경우, 이에 대응하는 새로운 규격의 패들부(4)를 가진 리드 프레임(1a)을 설계 및 제작하여야만 하는 단점이 있었다.
이는, 패들부(4)가 인너리드부(6)보다 하부에 위치하도록 다운셋되어 있으므로, 칩(3)이 인너리드부(6)의 팁들을 이은 영역의 면적 보다 큰 면적을 갖는 경우, 칩(3) 가장자리가 인너리드부(6)의 팁에 가로막혀 패들부(4)에 안착되지 못하게 될 뿐만 아니라, 칩(3)의 가장자리 영역이 2차 와이어 본딩이 이루어지는 금도금된 인너리드부(6)의 본딩영역을 가리게 되어 와이어 본딩이 이루어질 수 없게 되기 때문이다.
요컨데, 칩(3)의 본딩패드(5) 수가 이에 대응하는 인너리드부(6)의 수를 넘지 않는 범위에서 칩(3) 사이즈에 구애받지 않고 하나의 리드 프레임(1a)을 범용으로 사용하는 것이 경제성 및 생산성 측면에서 바람직하나, 종래의 리드 프레임(1a)구조로는 이러한 문제점들을 해결할 수가 없었다.
한편, 도 3 및 도 4에 나타낸 것은 U.S.A 특허공고 제5,554,886호에 나타나 있는 선행 기술(prior art)을 도시한 것으로서, 상기 U.S.A 특허공고 제5,554,886호에는 인너리드부(6)에 칩(3)의 가장자리부분이 위치하도록하여 패들부(4)를 생략하는 기술이 개시되어 있다.
그러나, 이 기술은 DIP(Dual Inline Package)에 적용되는 리드 프레임(1b)에 관한 것으로서, QFP(Quad flat Package)에 적용되는 리드 프레임(1b)과는 달리 패키지의 다핀화가 불가능하다.
또한, 이 기술은 리드 프레임(1b)의 패들부(4)가 없으므로 인해, 패들부(4) 보다 작은 사이즈의 칩(3)을 탑재시킬 수 없다.
즉, 전술한 패들리스 리드 프레임(1b)은 인너리드부(6) 끝단이 이루는 영역 이상의 사이즈를 갖는 칩(3)을 패키지하는데만 사용될 수 있을 뿐, 사이즈가 그 이하인 칩(3)의 경우에는 칩(3)을 패키지하는데 적용시키지 못하게 된다.
따라서, 패키지 공정라인의 운용에 있어서, 단일 사이즈의 칩 패키지에만 적용할 수 있으므로, 칩(3) 사이즈에 따라 인너리드부(6) 사이의 간격이 다른 여러 가지 규격의 리드 프레임(1b)각각 별도로 마련되어야만 하므로 리드 프레임(1b)의 범용성이 결여되는 단점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 칩의 본딩패드 수가 이에 대응하는 인너리드부의 수를 넘지 않는 범위에서 칩 사이즈가 패들부보다 작거나, 혹은 인너리드부를 벗어날 정도로 크더라도 이에 구애받지 않고 하나의 리드 프레임을 이용하여 정상적으로 패키지 공정을 진행할 수 있도록 한 범용 리드 프레임 및 이를 이용한 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 일반적인 리드 프레임을 나타낸 평면도
도 2는 도 1의 리드 프레임을 이용하여 제조된 반도체 패키지를 나타낸 종단면도
도 3은 종래의 패들리스 리드 프레임을 나타낸 평면도
도 4는 도 3의 리드 프레임을 이용하여 제조된 반도체 패키지를 나타낸 종단면도
도 5는 본 발명의 리드 프레임을 나타낸 평면도
도 6은 도 5의 리드 프레임을 이용하여 제조된 반도체 패키지의 일실시예를 나타낸 종단면도
도 7은 도 5의 리드 프레임을 이용하여 제조된 반도체 패키지의 다른 실시예를 나타낸 종단면도
도 8은 도 6의 절연부재 구조를 나타낸 단면도
도면의 주요부분에 대한 부호의 설명
1:리드 프레임 2:타이바부
3:칩 4:패들부
5:본딩패드 6:인너리드부
7:아웃터리드부 8:댐바부
9:다운셋된 부분 10:연결부재
11:절연부재 11a:접착제층
11b:절연필름층 12:접합제
13:몰딩바디
상기한 목적을 달성하기 위한 본발명의 제1형태에 따르면, 본 발명은 리드 프레임 몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바부와, 상기 타이바부에 연결되어 지지되며 칩이 부착되는 패들부와, 상기 패들부 주위에 위치하며 와이어 본딩시 상기 패들부에 안착된 칩의 본딩패드와 전기적으로 연결되는 복수개의 인너리드부와, 상기 인너리드부에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드부와, 상기 인너리드부들과 아웃터리드부들 사이에 형성되는 댐바부를 구비한 리드 프레임에 있어서, 상기 인너리드부들과 타이바부의 댐바부에 이웃하는 부위를 전체적으로 절곡하여 인너리드부들과 패들부가 동일 평면 상에 위치하도록 한 리드 프레임이 제공되는 것을 특징으로 한다.
한편, 상기한 목적을 달성하기 위한 본 발명의 제2형태에 따르면, 아웃터리드부와 상기 아웃터리드부에 비해 다운셋된 인너리드부로 이루어진 복수개의 리드들과; 상기 인너리드부들 내측에 위치하는 패들부와; 상기 패들부 상면에 위치함과 더불어 가장자리가 인너리드부에까지 걸쳐지는 복수개의 본딩패드를 갖는 칩과; 상기 패들부에 칩이 부착되도록 패들부 상면에 도포되는 접합제와, 상기 칩의 본딩패드들과 인너리드부들을 전기적으로 각각 연결하는 복수개의 연결부재와; 상기 아웃터리드부를 제외한 나머지 전체 구조를 실링하는 몰딩바디를 구비한 반도체 패키지가 제공되는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 제3형태에 따르면, 아웃터리드부와 상기 아웃터리드부에 비해 다운셋된 인너리드부로 이루어진 복수개의 리드들과; 상기 인너리드부들 내측에 위치하는 패들부와; 상기 패들부 상면 내에 위치하며 상면에 인너리드부들에 전기적으로 각각 연결되는 복수개의 본딩패드를 갖는 칩과; 상기 패들부에 칩이 부착되도록 하는 접합제와, 상기 칩의 본딩패드들과 인너리드부들을 전기적으로 각각 연결하는 복수개의 연결부재와; 상기 아웃터리드부를 제외한 나머지 전체 구조를 실링하는 몰딩바디를 구비한 반도체 패키지가 제공되는 것을 특징으로 한다.
이하, 본 발명의 실시예들을 첨부도면 도 5 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명의 리드 프레임을 나타낸 평면도로서, 리드 프레임(1)몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바부(2)와, 상기 타이바부(2)에 연결되어 지지되며 상면에 칩(3)이 부착되는 패들부(4)와, 상기 패들부(4) 주위에 위치하며 와이어 본딩시 상기 패들부(4)에 안착된 칩(3)의 본딩패드(5)들과 전기적으로 각각 연결되는 복수개의 인너리드부(6)와, 상기 인너리드부(6)에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드부(7)와, 상기 인너리드부(6)들과 아웃터리드부(7)들 사이에 형성되는 댐바부(8)를 구비한 리드 프레임(1)에 있어서; 상기 인너리드부(6)들과 타이바부(2)의 댐바부(8)에 이웃하는 부위를 전체적으로 절곡하여 상기 인너리드부(6)들과 패들부(4) 상면이 상기 인너리드부(6)와 패들부(4)를 제외한 리드 프레임(1)의 나머지 부분에 비해 하부에 위치함과 더불어, 동일 평면상에 위치하도록 형성하여 구성된다.
또한, 상기 인너리드부(6)의 다운셋된 부분(9)에는 코이닝을 실시하여 인너리드부(6) 상면을 평평하게 하므로써, 상기 칩(3)의 본딩패드(5)와 인너리드부(6)를 전기적으로 연결하는 와이어 본딩시 전기적 연결부재(10)인 와이어 일단과의 접합력이 강화되도록 하는 한편, 패키지 공정시 인너리드부(6)에 부착된 절연부재의 상면과 패들부(4)에 도포되는 에폭시의 상면이 동일한 높이를 이루도록 해주게 된다.
또한, 상기 인너리드부(6)의 코이닝된 부위에는 전기전도성이 우수한 금속박막을 입히게 되는데, 상기 금속박막으로서는 은(Ag)을 도금하는 것이 바람직하다.
즉, 인너리드부(6)의 다운셋 부분부터 팁까지 은도금(Ag-plating)을 실시하며, 타이바부(2)에는 도금을 하지 않는다.
이는 와이어 본딩시 인너리드부(6)와 타이바부(2)를 식별할 수 있도록 하기 위함이다.
한편, 상기 인너리드부(6)들의 다운셋된 부분(9)에는 칩(3)과 인너리드부(6)들와의 전기적 연결을 방지하는 절연부재(11)(Insulating member)가 부착된다.
이 때, 상기 절연부재(11)는 상기 인너리드부(6)에 부착되는 폴리이미드 등으로된 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.
또한, 상기에서 다운셋은 댐바부(8)에서 인너리드부(6) 쪽으로 일정거리 이격된 위치에서부터 이루어지는 것이 바람직하며, 다운셋 위치는 댐바부(8)에서 인너리드부(6) 쪽으로 0.3∼1.5㎜ 이격되는 것이 바람직하며, 그 깊이는 0.2㎜ 정도로 되는 것이 바람직하다.
한편, 상기 인너리드부(6)에 대한 코이닝 깊이는 20㎛정도로 하는 것이 바람직하다.
그리고, 도 8은 도 6의 절연부재 구조를 나타낸 단면도로서, 상기 절연부재(11)는 전체적인 두께를 75㎛이하로 하고, 절연부재(11)의 폭은 1∼1.5㎜로 하는 것이 바람직하며, 상기 절연부재는(11) 접착제층(11a)의 두께를 25㎛ 이하로 하고, 그 위에 부착되는 절연필름층의 두께를 50㎛ 이하로 함이 바람직하다.
이는, 일반적으로 패들부(4)에 도포되는 에폭시의 두께가 8∼35㎛ 범위로 도포되기 때문이다.
따라서, 본 발명에서는 상기한 수치 범위내에서 에폭시의 두께, 절연부재의 두께, 코이닝 깊이 등을 적절히 가변시켜 상기 인너리드부(6)에 부착된 절연부재(11)의 상단면과 상기 패들부(4)에 도포된 접합제(12)의 상단면이 동일 평면상에 위치하도록 조절해주게 된다.
이와 같이 구성된 본 발명의 리드 프레임(1)을 이용하여 반도체 칩(3)에 대한 패키지를 실시할 경우, 패키지 공정은 다음과 같이 수행된다.
먼저, 웨이퍼에 집적회로를 형성하는 FAB공정을 완료한 후, 웨이퍼 상에 만들어진 각 칩(3)을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩(3)을 리드 프레임(1)(Lead Frame)의 패들부(4)(paddle)에 안착시키거나, 상기 패들부(4) 및 인너리드부(6)에 동시에 안착시키는 칩(3) 본딩(Chip Bonding)을 수행하게 된다.
즉, 칩(3)의 크기가 인너리드부(6) 선단을 연결한 영역보다 작은 경우에는 패들부(4) 내에 위치하지만, 상기 인너리드부(6) 선단을 연결한 영역보다 클 경우에는 패들부(4) 및 인너리드부(6) 선단에 걸쳐져 안착된다.
이 때, 상기 인너리드부(6)에는 절연부재(11)가 부착되고, 상기 패들부(4) 상부면에는 접합제(12)인 에폭시(EPOXY)가 도포된다.
이어서, 칩(3) 위의 본딩 패드(Bonding pad)와 리드 프레임(1)의 인너리드부(6)(Inner Lead portion)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한 후, 상기 칩(3) 및 본딩된 와이어를 감싸 보호하기 위한 몰딩(Molding)을 수행하게 된다.
또한, 몰딩을 수행한 후에는 리드 프레임(1)의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Trimming) 및, 아웃터리드부(7)를 소정의 형상으로 성형하는 포밍(Forming)을 차례로 수행하게 된다.
트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시하므로써 반도체소자 패키지 공정을 완료하게 된다.
한편, 상기에서 인너리드부(6)의 다운셋된 영역은 코이닝되며, 이와 같이 된 상태에서 인너리드부(6)의 다운셋된 영역에 절연부재(11)가 부착됨에 따라 상기 인너리드부(6)에 부착된 절연부재(11)의 상단면과 상기 패들부(4)에 도포된 접합제(12)의 상단면은 동일 평면상에 위치하게 된다.
이를 위해, 상기 코이닝된 부분의 인너리드부(6)의 두께 및 절연부재(11)의 두께의 합이 패들부(4)의 두께 및 그 위에 도포되는 접합제(12)의 두께의 합이 같도록 제어되어야 함은 물론이다.
한편, 도 6은 도 5의 리드 프레임(1)을 이용하여 제조된 반도체 패키지의 일실시예를 나타낸 종단면도로서, 아웃터리드부(7)와 상기 아웃터리드부(7)에 비해 다운셋된 인너리드부(6)로 이루어진 복수개의 리드들과; 상기 인너리드부(6)들 내측에 위치하는 패들부(4)와; 상기 패들부(4) 상면에 위치함과 더불어 가장자리가 인너리드부(6)에까지 걸쳐지는 복수개의 본딩패드(5)를 갖는 칩(3)과; 상기 패들부(4)에 칩(3)이 부착되도록 하는 접합제(12)와, 상기 칩(3)의 본딩패드(5)들과 인너리드부(6)들을 전기적으로 각각 연결하는 복수개의 연결부재(10)와; 상기 아웃터리드부(7)를 제외한 나머지 전체 구조를 실링한 몰딩바디(13)가 구비된다.
이 때, 상기 인너리드부(6)들의 다운셋된 부분(9)에는 코이닝을 실시하여, 인너리드부(6) 상면을 평평하게 하므로써 상기 칩(3)의 본딩패드(5)들과 인너리드부(6)들을 각각 전기적으로 연결하는 와이어 본딩시, 와이어들의 일단과 이에 각각 대응하는 인너리드부(6)들의 접합면과의 접합력이 강화되도록 한다.
또한, 상기 다운셋된 인너리드부(6)들의 상면에, 전기전도성이 우수한 금속박막을 입히게 된다.
이 때, 상기 금속박막으로서는 은을 도금하는 것이 바람직하다.
그리고, 상기 인너리드부(6)들의 다운셋된 부분(9)과 칩(3)사이에는, 상기 칩(3)과 인너리드부(6)들과의 전기적 연결을 방지하는 절연부재(11)가 구비된다.
이 때, 상기 절연부재(11)는 상기 인너리드부(6) 상면에 부착되는 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.
한편, 상기 접합제(12)로서는 에폭시가 사용되고, 상기 연결부재(10)로서는 와이어가 사용되는 것이 바람직하다.
이 때, 상기 인너리드부(6)에 부착된 절연부재(11)의 상단면과 상기 패들부(4)에 도포된 접합제(12)의 상단면은 동일 평면상에 위치하게 된다.
한편, 도 7은 도 5의 리드 프레임(1)을 이용하여 제조된 반도체 패키지의 다른 실시예를 나타낸 종단면도로서, 아웃터리드부(7)와 상기 아웃터리드부(7)에 비해 다운셋된 인너리드부(6)로 이루어진 복수개의 리드들과; 상기 인너리드부(6)들 내측에 위치하는 패들부(4)와; 상기 패들부(4) 상면 내에 위치하며 상면에 인너리드부(6)들에 전기적으로 각각 연결되는 복수개의 본딩패드(5)를 갖는 칩(3)과; 상기 패들부(4)에 칩(3)이 부착되도록 하는 접합제(12)와, 상기 칩(3)의 본딩패드(5)들과 인너리드부(6)들을 전기적으로 각각 연결하는 복수개의 연결부재(10)와; 상기 아웃터리드부(7)를 제외한 나머지 전체 구조를 실링한 몰딩바디(13)가 구비되어 구성된다.
즉, 본 발명에 따른 반도체 패키지의 제2실시예에서는 패들부(4)에 부착되는 칩(3)이 패들부(4)의 면적보다 작은 면적을 가지도록 형성된다.
이경우 역시, 전술한 실시예에서와 마찬가지로 상기 인너리드부(6)들의 다운셋된 부분(9)에는 코이닝을 실시하여, 인너리드부(6) 상면을 평평하게 하므로써 상기 칩(3)의 본딩패드(5)들과 인너리드부(6)들을 각각 전기적으로 연결하는 와이어 본딩시, 와이어들의 일단과 인너리드부(6)들 접합면과의 접합력이 강화되도록 한다.
또한, 상기 다운셋된 인너리드부(6)들의 상면에, 전기전도성이 우수한 금속박막을 입히게 되며, 상기 금속박막으로서는 은을 도금하는 것이 바람직하다.
그리고, 상기 인너리드부(6)들의 다운셋된 부분(9)과 칩(3)사이에는, 상기 칩(3)과 인너리드부(6)들과의 전기적 연결을 방지하는 절연부재(11)가 구비되며, 상기 절연부재(11)는 상기 인너리드부(6) 상면에 부착되는 접착제층(11a)과, 상기 접착제층(11a) 상면에 부착되는 절연필름층(11b)으로 이루어지게 된다.
한편, 상기 접합제(12)로서는 에폭시가 사용되고, 상기 연결부재(10)로서는 와이어가 사용되는 것이 바람직하다.
이 때, 상기 인너리드부(6)에 부착된 절연부재(11)의 상단면과 상기 패들부(4)에 도포된 접합제(12)의 상단면이 동일 평면상에 위치하도록 함은 전술한 실시예에서 설명한 바와 같다.
상기한 실시예에서 설명한 바와 같이, 본 발명은 동일 핀수를 가지는 범위 내에서 하나의 리드 프레임을 이용하여 다양한 사이즈를 가진 칩(3)을 패키지할 수 있으므로 인해 리드 프레임의 범용화가 가능하게 되며, 이로써 리드 프레임을 사이즈 별로 제작 및 설계하는데 따른 인적, 물적낭비 요인을 제거할 수 있게 된다.
또한, 본 발명은 사이즈가 큰 칩(3)의 경우, 칩(3) 가장자리가 인너리드부에도 결합되어 패들부(4)와 실리콘 칩(3)의 열팽창 계수 차이로 인한 접합불량 및 이로 인해 발생하는 칩(3)과 패들부(4)간의 경계층 분리(delamination)를 방지할 수 있게 되어 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
이상에서와 같이, 본 발명은 패키지시 동일 핀수 범위내에서 다양한 사이즈의 칩(3)을 적용 가능한 범용 리드 프레임(1)이다.
따라서, 스탬핑 툴(stamping tool)만 확보하면 되므로 리드 프레임(1)의 제조비 절감이라는 측면에서 상당한 효과를 거둘 수 있게 된다.
또한, 일반적으로 새로운 칩(3) 사이즈에 맞는 리드 프레임(1)의 설계 및 제작에 약 5개월이 소요되는데, 이러한 개발 기간이 불필요해지게 된다.
한편, 칩(3) 사이즈가 패들부(4) 사이즈보다 클 경우도 탑재 가능하므로, 신뢰성 측면에서 패들부와 실리콘 칩의 열팽창 계수 차이로 인한 접합불량 및 이로 인해 발생하는 칩과 패들부간의 경계층 분리(delamination)를 방지할 수 있게 된다.

Claims (7)

  1. 리드 프레임 몸체의 가장자리로부터 중심쪽으로 연장형성된 타이바부와, 상기 타이바부에 연결되어 지지되며 상면에 칩이 부착되는 패들부와, 상기 패들부 주위에 위치하며 와이어 본딩시 상기 패들부에 안착된 칩의 본딩패드와 전기적으로 연결되는 복수개의 인너리드부와, 상기 인너리드부에 각각 연결되며 몰딩시 외부로 노출되는 아웃터리드부와, 상기 인너리드부들과 아웃터리드부들 사이에 형성되는 댐바부를 구비한 리드 프레임에 있어서;
    상기 각 인너리드부와 패들부 상면이,
    상기 각 인너리드부와 패들부를 제외한 리드 프레임의 나머지 부분에 비해 하부에 위치함과 더불어, 동일 평면상에 위치하도록 형성되고,
    상기 각 인너리드부의 다운-셋된 부분중 선단부는 충분히 긴 길이를 가지도록 형성되는 한편, 상기 선단부는 칩의 본딩패드와 인너리드부를 전기적으로 연결하는 와이어 본딩시 와이어 일단과의 접합력이 강화되도록 코이닝에 의해 평평하게 됨과 더불어, 상기 선단부에는 전기전도성이 우수한 금속박막이 입혀지며,
    상기 각 인너리드부의 다운-셋된 부분에는 사이즈가 큰 칩이 안착시 상기 칩과 인너리드부들과의 전기적 연결을 방지하는 절연부재가 구비됨을 특징으로 하는 리드 프레임.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 금속박막이 은을 도금하여 된 것임을 특징으로 하는 리드 프레임.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 절연부재가;
    상기 인너리드부에 부착되는 접착제층과,
    상기 접착제층 상면에 부착되는 절연필름층으로 이루어짐을 특징으로 하는 리드 프레임.
  7. 복수개의 아웃터리드와,
    상기 각 아웃터리드로부터 연장형성되는 한편 다운셋되며, 코이닝에 의해 평탄화된 선단부를 가지는 인너리드와,
    상기 인너리드의 선단부의 코이닝면 상에 피복된 금속박막과,
    상기 금속박막상에 접착되는 절연부재와,
    상기 인너리드의 선단을 연결함에 의해 형성되는 선의 내측영역에 위치하고, 상기 인너리드의 선단부와 동일평면상에 위치하는 다이패드와,
    상기 인너리드의 선단을 연결함에 의해 형성되는 선의 내측영역의 면적에 비해 작은 사이즈로서 상기 다이패드의 상면에 탑재되며 인너리드에 전기적으로 각각 연결되는 복수개의 본딩패드를 가지는 칩, 또는 인너리드의 선단을 연결함에 의해 형성되는 선의 내측영역의 면적에 비해 큰 사이즈로서 가장자리가 적어도 인너리드의 일부영역을 덮도록 상기 다이패드의 상면에 탑재되며 인너리드에 전기적으로 각각 연결되는 복수개의 본딩패드를 가지는 칩중의 어느 하나의 사이즈의 칩과,
    상기 칩의 본딩패드와 인너리드의 선단부의 금속박막과를 전기적으로 각각 연결하는 연결부재와,
    상기 아웃터리드를 제외한 전체구조를 실링하는 몰드바디를 구비한 것을 특징으로 하는 반도체 패키지.
KR1019970033164A 1997-07-16 1997-07-16 리드 프레임 및 이를 이용한 반도체 패키지 KR100244254B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970033164A KR100244254B1 (ko) 1997-07-16 1997-07-16 리드 프레임 및 이를 이용한 반도체 패키지
US09/094,564 US6157074A (en) 1997-07-16 1998-06-15 Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
JP10195372A JP2957168B2 (ja) 1997-07-16 1998-07-10 リードフレーム及びこれを用いた半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970033164A KR100244254B1 (ko) 1997-07-16 1997-07-16 리드 프레임 및 이를 이용한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR19990010375A KR19990010375A (ko) 1999-02-18
KR100244254B1 true KR100244254B1 (ko) 2000-02-01

Family

ID=19514696

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970033164A KR100244254B1 (ko) 1997-07-16 1997-07-16 리드 프레임 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100244254B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102026314B1 (ko) * 2017-09-27 2019-11-04 주식회사 유니칩스 소량 생산용 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315511A (ja) * 1991-12-25 1993-11-26 Nikko Kinzoku Kk リードフレーム材およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315511A (ja) * 1991-12-25 1993-11-26 Nikko Kinzoku Kk リードフレーム材およびその製造方法

Also Published As

Publication number Publication date
KR19990010375A (ko) 1999-02-18

Similar Documents

Publication Publication Date Title
JP4917112B2 (ja) 半導体装置
JP2957168B2 (ja) リードフレーム及びこれを用いた半導体パッケージ
JP2522524B2 (ja) 半導体装置の製造方法
US20020192874A1 (en) Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
JP2569400B2 (ja) 樹脂封止型半導体装置の製造方法
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR100268925B1 (ko) 리드프레임및이를이용한반도체패키지
KR100304922B1 (ko) 리드프레임및이를이용한반도체패키지
JP4764608B2 (ja) 半導体装置
JP2001185567A (ja) 半導体装置およびその製造方法
JP2009231322A (ja) 半導体装置の製造方法
KR100281122B1 (ko) 반도체패키지
KR100460072B1 (ko) 반도체패키지
KR100201389B1 (ko) 반도체 패키지
KR100268922B1 (ko) 반도체패키지및그제조방법
JPS61128551A (ja) 半導体装置用リ−ドフレ−ム
JP2005135938A (ja) 半導体装置およびその製造方法
JPS62260349A (ja) 半導体用リ−ドフレ−ム
JPH09213866A (ja) 樹脂封止型半導体装置およびその製造に用いられるリードフレームおよび半導体チップ
KR20000074805A (ko) 반도체 패키지
KR19990040200A (ko) 바텀 리디드 타입의 브이·씨·에이 패키지
KR20000051982A (ko) 멀티 세그먼트 다이 패드를 갖는 리드 프레임 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 18

EXPY Expiration of term