JP4033969B2 - 半導体パッケージ、その製造方法及びウェハキャリア - Google Patents

半導体パッケージ、その製造方法及びウェハキャリア Download PDF

Info

Publication number
JP4033969B2
JP4033969B2 JP11874298A JP11874298A JP4033969B2 JP 4033969 B2 JP4033969 B2 JP 4033969B2 JP 11874298 A JP11874298 A JP 11874298A JP 11874298 A JP11874298 A JP 11874298A JP 4033969 B2 JP4033969 B2 JP 4033969B2
Authority
JP
Japan
Prior art keywords
wafer
base member
chip
sealing resin
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP11874298A
Other languages
English (en)
Other versions
JPH11312754A (ja
Inventor
修 ▲高▼橋
誠 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP11874298A priority Critical patent/JP4033969B2/ja
Publication of JPH11312754A publication Critical patent/JPH11312754A/ja
Application granted granted Critical
Publication of JP4033969B2 publication Critical patent/JP4033969B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体パッケージ、その製造方法及びそれに使用されるウェハキャリアに関するものである。
【0002】
【従来の技術】
従来、半導体パッケージは、半導体チップ(特にICチップ)、金ワイヤ、リードフレーム、モールドパッケージで構成されていた。
【0003】
半導体パッケージの製造方法は、ウェハプロセスで処理を終えたウェハを、粘着フィルムにウェハを貼付けるウェハマウント工程を経て、ウェハ内のチップを個に分割するスクライブ工程後、良品のチップを選別する。
【0004】
その後、リードフレームにチップをボンディングするダイスボンド工程、リードフレームとチップを配線するワイヤボンド工程を経て、配線したワイヤを選別し、この部材を含めて保護するためエポキシ樹脂により封止成形(モールド)する。
【0005】
その後、実装を考慮したアウタリードへの表面処理、アウタリード形状加工を終え、ICの特性を加味した文字がパッケージ表面に捺印され、特性検査を経て完成するというのが一般的である。
【0006】
近年、ICチップの高集積化が進み、チップが大型化する半面、その一方で高密度実装が要求される。そのため半導体パッケージの薄小化が必然となっている。
【0007】
従来のパッケージはチップとリードフレームの配線をパッケージ内部に抱えているため、パッケージの大きさをチップの大きさに近づけることには限界がある。
【0008】
そこで、最近では、ICチップの電極パッドにリードピンを取り付け、ICチップを接着していたダイシングシートを引き伸ばしてICチップ間に上の型枠を設定した後、封止用樹脂液をポッティングし、硬化させ、ダイシングシートを剥がした後、下の型枠を設定して封止用樹脂液をポッティングし、硬化させたチップサイズに近似したICパッケージが提案されている。
【0009】
【発明が解決しようとする課題】
しかしながら、このようなICパッケージ及びその製造方法では、ダイシングシートを引き伸ばしたり、剥がしたりする工程及び上下の枠型を用意して上下別々にモールドする工程を必要とし、工数費等のコストダウンに課題があった。
【0010】
【課題を解決するための手段】
上記課題を解決するため、本発明は、ウェハを搭載し、モールド樹脂がウエハの裏面に行き届くようにするため、ウェハのカッティングラインと辺接触しないように斜めに形成した複数本の溝を設けたベース部材とキャリアフレームとから成るウェハキャリアを使用し、ウェハをベース部材に搭載し、チップ分割した状態でモールドしたものである。
【0011】
【発明の実施の形態】
図1は本発明の半導体パッケージの実施形態を示す断面図、図2は同じくその斜視図である。
【0012】
半導体チップ1は複数のボンディングパッドを有しており、そのパッドに接合してバンプ2が形成され、裏面がベース部材3に接着して搭載されている。ベース部材3の上面にはチップ1を接着するための接着剤が塗布され、液状のモールド樹脂がチップ1の裏面に行き届くようにするための溝31が形成されている。
【0013】
モールド樹脂は溝31内で固化して封止樹脂層4となり、チップ1と封止樹脂層4,5との密着強度を高めている。この封止樹脂層4は、ウェハをベース部材3に搭載してチップ分割し、その状態のままモールド樹脂でモールドして封止樹脂層5を形成するときに同時に形成される。
【0014】
封止樹脂層5はチップ1の外表面及びベース部材3の裏面に形成されて、全体を保護する。
【0015】
バンプ2はチップ1の上面に形成された封止樹脂層5の表面に露出しており、外部への接続端子となる。
【0016】
図3はウェハを搭載した状態の本発明のウェハキャリアの実施形態を示す平面図、図4は同じくその正面図である。
【0017】
ウェハキャリア6はベース部材3と外側の枠であるキャリアフレーム7とで構成され、ウェハ8はベース部材3に接着されてウェハキャリア6に搭載される。
【0018】
ベース部材3は合成樹脂、放熱効果のある材料例えば金属で形成され、硬質の合成樹脂又は金属の場合にはかしめ止め、ねじ止め等でキャリアフレーム7に固定され、軟質の合成樹脂例えばビニール類の場合は厚めにして接着剤でキャリアフレーム7に貼付けている。
【0019】
また、ベース部材3の表面には、ウェハ8の裏面に液状のモールド樹脂が行き届くように流動するための溝31が設けられている。この溝31はウェハ8のカッティングライン81と辺接触しないように斜めに複数本並行に形成される。斜めに形成するのはカッティングライン81と点接触する方向に形成するためである。
【0020】
キャリアフレーム7は例えば金属等で形成され、各製造工程において製造装置への位置決めに使用されるガイドホール71が各コーナーの4個所に形成されている。
【0021】
上記のウェハキャリア6は、ウェハマウント工程の従来のフィルムキャリアの役割をし、スクライブ工程では分割されたチップをバラバラにしないための搬送治具になる。
【0022】
図5はウェハキャリアの一部を拡大した断面図で、ウェハキャリア6のベース部材3には溝31が形成されている。
【0023】
ベース部材3の上面にはウェハ8を搭載するための接着剤が塗布されているが、この接着剤はUV(紫外線)で粘着力を低下されるもの等が使用され、モールド時に熱が加わるため、熱硬化性のものが望ましい。
【0024】
また、この接着剤は溝31を形成した後にスクリーン印刷等で塗布しても、接着剤を塗布した後に溝31を形成しても良い。
【0025】
図6は本発明のウェハキャリアの他の実施形態を示す平面図で、図3とはベース部材に設けた溝が異なるだけで、他は同じである。
【0026】
ウェハキャリア6のベース部材3には、ウェハ8のカッティングライン81と辺接触しないように格子状に形成した溝32が設けられている。辺接触した場合には、その部分でカッティングされ、密着強度に影響するからである。
【0027】
なお、格子状の溝32の場合は並行の場合よりウェハ8と封止樹脂層4,5の密度強度が更に増すことになる。
【0028】
図7〜図12は本発明の半導体パッケージの製造方法の実施形態を示す図で、各図は製造工程を示している。
【0029】
図3に示すように、表面に溝31を有するベース部材3を備えたウェハキャリア6が準備され、ウェハ処理を終えたウェハ8はベース部材3に搭載され、良品が選別される。
【0030】
ウェハ8は表面に溝31を有するベース部材3に搭載された状態で、図7に示したボンディングパッド9にスクリーン印刷等によりボンディング材を塗布し、又はメッキにより図8に示すようにバンプ2を形成する。
【0031】
次にウェハ8は、個に分割するため、図9に示すようにブレード10によりカッティングライン81で精度良く切断され、チップ分割即ち個々のチップ1に分割される。
【0032】
図10に示すように、ウェハ8はチップ1に分割した状態で、ウェハキャリア6のベース部材3に搭載されたままモールド樹脂に封止され、ウェハ8のカッティング部を含めた外表面及びベース部材3の裏面に封止樹脂層5を形成する。このときベース部材3の溝31を通してモールド樹脂を流動させて溝31内に封止樹脂層4を形成させる。封止樹脂層4の形成によって、チップ1の下面は封止樹脂層4と強く密着する。
【0033】
バンプ2は、この際封止樹脂層5の表面に露出させるために、露出するための金型構造を使用するか、又はモールド工程後ウェハ8の表面に形成された封止樹脂層5の表面を研磨してバンプ2を封止樹脂層5の表面に露出させる工程を追加する。
【0034】
バンプ2は封止樹脂層5の表面に露出し、外部端子とするため、従来70〜100μmのバンプ高さを200μm程度又はそれ以上の高さにしている。
【0035】
図11ではこのバンプ2にプローブ針11を接続して電気特性検査を行う。
【0036】
特性検査後、図12に示すパッケージ分割工程において、封止樹脂層5で全体を覆っているウェハ8をウェハキャリア6のベース部材3ごとフルカッティングして個々のパッケージにする。こうして完成した半導体パッケージが図1及び図2に示したものである。
【0037】
以上のように、本発明の実施形態によれば、半導体チップ1のボンディングパッド9に外部端子となるバンプ2を形成するので、リードピンを必要とせず、また金線、銀ペースト、リードフレーム等の高価な部材を使わなくて済み、従来のワイヤボンディング工程、ワイヤ選別工程、ダイスボンド工程を省くことができる。
【0038】
また、ウェハ8をウェハキャリア6のベース部材3に搭載し、チップ分割した状態でモールドするので、ダイシングシートを引き伸ばしたり、剥がしたりする工程や上下の枠型を用意して上下別々にモールドする工程は必要がなくなり、製造プロセスが簡単になり、部材費、工数費のコストダウンに効果がある。
【0039】
また、ウェハキャリア6のベース部材3の表面には溝31や32を設けてモールド樹脂の流動を良くして封止樹脂層4を形成しているので、ウェハ8と封止樹脂層4,5との密着強度が増し、半導体パッケージの品質上の信頼性が向上する。
【0040】
また、ウェハキャリア6のベース部材3を金属等の放熱効果のある材料で形成すれば、ウェハ8をベース部材3ごとモールドするので放熱性を良くすることができる。
【0041】
更にウェハキャリア6のキャリアフレーム7には、各製造工程における位置決めに使用されるガイドホール71が設けられているので、1種類のキャリアフレーム7を用いて全工程をハンドリングすることができる。
【0042】
【発明の効果】
上記したように、本発明はウェハをウェハキャリアのベース部材に搭載し、チップ分割した状態でモールドするので、製造工程の簡略化が図れ、コストダウンに貢献することができる。
【0043】
また、ベース部材の表面に溝を設けて封止樹脂層を形成するので、チップと封止樹脂層との密着強度が増し、半導体パッケージの信頼性が向上する。
【図面の簡単な説明】
【図1】本発明の半導体パッケージの実施形態を示す断面図。
【図2】本発明の実施形態を示す斜視図。
【図3】本発明のウェハキャリアの実施形態を示す平面図。
【図4】本発明の実施形態を示す正面図。
【図5】ウェハキャリアの一部拡大断面図。
【図6】本発明のウェハキャリアの他の実施形態を示す平面図。
【図7】本発明の製造方法の実施形態を示す図。
【図8】製造工程を示す図。
【図9】製造工程を示す図。
【図10】製造工程を示す図。
【図11】製造工程を示す図。
【図12】製造工程を示す図。
【符号の説明】
1 半導体チップ
2 バンプ
3 ベース部材
31,32 溝
4,5 封止樹脂層
6 ウェハキャリア
7 キャリアフレーム
71 ガイドホール
8 ウェハ
81 カッティングライン
9 ボンディングパッド
10,12 ブレード
11 プローブ針

Claims (5)

  1. 複数のボンディングパッドを有する半導体チップと、
    表面に、ウェハのカッティングラインと辺接触しないように斜めに形成した複数本の溝を有し、前記表面に前記チップを搭載するベース部材と、
    前記チップ及び前記溝内をモールドした封止樹脂層と、
    前記ボンディングパッドに接合して形成され、前記封止樹脂層の表面に露出させたバンプと、
    を備えたことを特徴とする半導体パッケージ。
  2. 前記ベース部材を金属で形成したことを特徴とする請求項1記載の半導体パッケージ。
  3. 表面に、ウェハのカッティングラインと辺接触しないように斜めに形成した複数本の溝を有するベース部材を準備する工程と、
    前記ベース部材にウェハを搭載する工程と、
    前記ウェハのボンディングパッドに接合するバンプを形成する工程と、
    前記ベース部材上で前記ウェハを切断してチップ分割する工程と、
    チップ分割した状態で前記ウェハ及び前記溝内を封止樹脂によりモールドして封止樹脂層を形成する工程と、
    前記封止樹脂層で覆われた前記ウェハをフルカッティングしてパッケージ分割する工程と、
    を備えたことを特徴とする半導体パッケージの製造方法。
  4. 半導体パッケージの製造方法に使用されるウェハキャリアであって、
    ウェハを搭載する上面に、ウェハのカッティングラインと辺接触しないように斜めに形成した複数本の溝を設けたベース部材と、各製造工程において位置決めするためのガイドホールを設けたキャリアフレームとで構成したことを特徴とするウェハキャリア。
  5. 前記ベース部材を金属で形成したことを特徴とする請求項4記載のウェハキャリア。
JP11874298A 1998-04-28 1998-04-28 半導体パッケージ、その製造方法及びウェハキャリア Expired - Fee Related JP4033969B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11874298A JP4033969B2 (ja) 1998-04-28 1998-04-28 半導体パッケージ、その製造方法及びウェハキャリア

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11874298A JP4033969B2 (ja) 1998-04-28 1998-04-28 半導体パッケージ、その製造方法及びウェハキャリア

Publications (2)

Publication Number Publication Date
JPH11312754A JPH11312754A (ja) 1999-11-09
JP4033969B2 true JP4033969B2 (ja) 2008-01-16

Family

ID=14743949

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11874298A Expired - Fee Related JP4033969B2 (ja) 1998-04-28 1998-04-28 半導体パッケージ、その製造方法及びウェハキャリア

Country Status (1)

Country Link
JP (1) JP4033969B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101328552B1 (ko) 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
TWI387076B (zh) * 2008-04-24 2013-02-21 Mutual Pak Technology Co Ltd 積體電路元件之封裝結構及其製造方法

Also Published As

Publication number Publication date
JPH11312754A (ja) 1999-11-09

Similar Documents

Publication Publication Date Title
US20210143089A1 (en) Semiconductor package with wettable flank
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
JP3155741B2 (ja) Cspのbga構造を備えた半導体パッケージ
US5696033A (en) Method for packaging a semiconductor die
US7790500B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7358119B2 (en) Thin array plastic package without die attach pad and process for fabricating the same
JP3207738B2 (ja) 樹脂封止型半導体装置及びその製造方法
US6838315B2 (en) Semiconductor device manufacturing method wherein electrode members are exposed from a mounting surface of a resin encapsulator
JP2003124421A (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
US7888179B2 (en) Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof
JPH11121507A (ja) 半導体装置およびその製造方法
JP2003303919A (ja) 半導体装置及びその製造方法
JP2001267482A (ja) リードフレームパターン及びこれを用いた半導体装置並びに半導体装置の製造方法
JP2004179622A (ja) 半導体装置の製造方法
JP2003133499A (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
US6207478B1 (en) Method for manufacturing semiconductor package of center pad type device
JP3683696B2 (ja) 半導体素子の製造方法
JP4033969B2 (ja) 半導体パッケージ、その製造方法及びウェハキャリア
US20020048851A1 (en) Process for making a semiconductor package
JP3404438B2 (ja) 半導体装置及びその製造方法
JP2003046053A (ja) 半導体装置およびその製造方法
JP4317665B2 (ja) 樹脂封止型半導体装置の製造方法
JP2000164759A (ja) プラスチック半導体パッケージ並びにその製造方法及びプラスチック半導体パッケージ用成形品
JP4485210B2 (ja) 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法
JP4477976B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050411

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050411

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060808

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061010

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071024

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees