KR100499755B1 - Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법 - Google Patents

Ｍｄｄ 와 선택적 ｃｖｄ 실리사이드를 갖는 디프서브미크론 ｃｍｏｓ 소스/드레인 제조방법 Download PDF

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Abstract

본 발명은 실리콘 기판상에 MOS 또는 CMOS 디바이스를 형성하는 방법에 관한 것으로서, 내부에 디바이스 활성 영역을 갖는 도전 영역을 포함하도록 기판을 형성하는 단계; 디바이스 활성 영역상에 게이트 전극을 형성하는 단계; 각 게이트 전극상에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계; 하나의 디바이스 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 1 타입의 이온을 주입하는 단계; 및 나머지 하나의 디바이스 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 2 타입의 이온을 주입하는 단계를 포함한다.

Description

ＭＤＤ 와 선택적 ＣＶＤ 실리사이드를 갖는 디프 서브미크론 ＣＭＯＳ 소스/드레인 제조방법 {METHOD OF FABRICATING DEEP SUB-MICRON CMOS SOURCE/DRAIN WITH MDD AND SELECTIVE CVD SILICIDE}
본 발명은 산화 금속 반도체 (MOS) 및 상보 산화 금속 반도체 (CMOS) 집적 회로(IC) 제조 방법에 관한 것으로서, 보다 상세하게는, 종래의 서브 미크론 MOS 및 CMOS 제조 방법보다 적은 단계들을 갖는 새로운 방법에 관한 것이다.
MOS 및 CMOS 트랜지스터를 포함하는 집적 회로에서 활성 디바이스의 소스/드레인 영역을 형성하는 공지된 최첨단 공정에는, LDD 주입으로 알려진 적은 이온 주입, 게이트 측벽 절연체 형성, 및 n+ 및 p+ 이온 주입이 차례로 뒤따른다. n+ 및 p+ 이온 주입 이후에는, 일반적으로 디바이스의 소스/드레인 영역에서의 기생 저항을 감소시키기 위해 살리사이드 공정이 필요하다. 이것은, 종래 기술을 이용하여 4개의 개별적인 마스킹 동작을 필요로 한다. 즉, LDD 이온 주입을 위해 2개의 마스크가 필요하고, n+ 이온 주입을 위해 제 3 마스크가 필요하며, p+ 이온 주입을 위해 제 4 마스크가 필요하다. 실리사이드 공정의 일예에서는 내화 금속 (refractory metal) 의 증착, 그리고 모노 살리사이드를 형성하기 위한 급속 열 어닐링 (RTA) 이 뒤따른다. RTA 이후, 미반응 금속을 에칭하고, 저 저항 디-실리사이드를 형성하기 위한 다른 RTA 단계가 뒤따른다.
따라서, 마스크 레벨 및 이온 주입 단계들이 감소되는 MOS 디바이스 및 CMOS 디바이스를 제조하는 방법이 필요하다.
또한, 단일 선택적 CVD 실리사이드 증착만을 이용하여 실리사이드층을 제공하는 방법이 필요하다.
본 발명은 실리콘 기판 상에 MOS 디바이스를 형성하는 방법을 제공한다. 본 발명의 일실시예에서의 단계들은, 제 1 디바이스 활성 영역을 갖는 제 1 도전성 타입의 도전 영역을 포함하도록 기판을 형성하는 단계; 제 1 디바이스 활성 영역 상에 게이트 전극과 절연 측벽을 갖는 게이트 전극 구조를 형성하는 단계; 게이트 전극 구조의 대향면 상에 소스 영역 및 드레인 영역을 형성하도록 제 1 디바이스 활성 영역의 도전성 타입과 반대 타입의 이온을 도전 영역의 노출부내로 주입하는 단계; 및 소스 영역과 드레인 영역에 걸쳐 그리고 게이트 전극에 걸쳐 실리사이드층을 선택적 CVD 에 의해 증착하는 단계를 포함한다.
또한, 본 발명의 바람직한 방법은, 소스 및 드레인 영역내에서 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위의 표면 이온 농도를 형성하기 위해, 주입 단계에서, 약 0.5keV 내지 2keV 의 에너지 범위에서 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 범위의 주입량으로 플라즈마 이머젼 이온 주입을 이용하는 이온 주입 단계를 포함한다.
상기한 단계들을 실시하기 위한 본 발명의 다른 바람직한 실시예에서는, 게이트 측벽을 형성하기 전에 로우 에너지 (low energy) 이온 주입을 이용한다. 로우 에너지 이온 주입을 이용할 때, 소스 및 드레인 영역내에서 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위의 표면 이온 농도를 형성하기 위해, 약 0.5keV 내지 10keV 의 에너지 범위에서 이온 주입을 실시한다.
본 발명의 또다른 실시예에서는, 실리콘 기판 상에 CMOS 디바이스를 형성하는 방법을 제공한다. 이 실시예에서는, 제 1 타입의 도전 영역내에 제 1 디바이스 활성 영역을 갖는 제 1 타입의 도전 영역을 포함하도록 그리고 제 2 타입의 도전 영역내에 제 2 디바이스 활성 영역을 갖는 제 2 타입의 도전 영역을 포함하도록 기판을 형성한다. 또한, 제 1 및 제 2 디바이스 활성 영역 상에 복수의 게이트 전극을 형성하는 단계, 각 게이트 전극 상에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계, 제 1 타입의 도전 영역을 마스킹하는 단계, 소스 영역과 드레인 영역을 형성하도록 제 1 타입의 이온을 제 2 타입의 도전 영역의 노출부내로 주입하는 단계, 마스크를 제거하는 단계, 제 2 타입의 도전 영역을 마스킹하는 단계, 소스 영역과 드레인 영역을 형성하도록 제 2 타입의 이온을 제 1 타입의 도전 영역의 노출부내로 주입하는 단계, 마스크를 제거하는 단계, 및 제 1 디바이스 활성 영역과 제 2 디바이스 활성 영역의 소스/드레인 영역에 걸쳐 바람직하게는 선택적 CVD 에 의해 실리사이드층을 증착하는 단계를 포함한다.
또다른 실시예에서는, 상기한 바와 같은 플라즈마 이머젼 이온 주입을 이용하여 소스/드레인 영역을 형성하도록 이온을 주입하는 단계를 더 포함한다.
본 발명의 또다른 실시예에서는 로우 에너지 이온 주입을 이용하여 게이트 측벽을 형성하기 전에 이온 주입을 실시한다는 점을 제외하고 상기한 단계들에 의해 CMOS 디바이스를 형성하고, 게이트 측벽은 이온 주입 단계들 이후에 형성된다.
기판 상에 CMOS 디바이스를 형성하는 본 발명의 방법을 설명한다. 본 발명은, 종래의 CMOS 제조에서 이용되는 마스킹 및 포토레지스트 제거 단계들중 2개 이상이 감소된 CMOS 디바이스 제조 기술을 제공한다. 또한, 단일 화학 기상 증착 (CVD) 공정으로 살리사이드층을 증착하여 제조 공정에서 시간 및 비용을 줄인다. 본 발명의 일실시예에서는 플라즈마 이머젼 이온 주입을 이용하며, 이것은 필요한 CMOS 를 형성하는데 일반적으로 효율적이며 또한 바람직한 것이다. 또한, 로우 에너지 이온 주입을 이용할 수 있으며 본 발명의 다른 실시예로서 제시되어 있다.
"서브-미크론" 은, 본 발명의 구조에서 사용되는 게이트 전극의 폭이 1000 nm 미만이라는 것을 의미한다. 적절한 집적 회로 상호접속 재료로는, 가장 흔한 내화 금속이 알루미늄인 이러한 모든 내화 금속을 포함하는 어떠한 것이라도 이용가능하다. 본 발명의 실시예에서는, n 타입 기판내에 p 웰을 형성하지만 p 타입 기판내에 n 웰을 형성하여 상보 산화 금속 반도체 (CMOS) 디바이스를 형성하도록 구조 및 제조 공정을 이용할 수도 있다.
플라즈마 이머젼(immersion) 이온 주입
도 1 을 참조하면, 구조 (10) 는, 단결정 실리콘일 수 있는 기판 (12) 을 포함하며, 바람직한 실시예에서의 구조는 n 타입 기판이다. n 채널 영역내에 제 1 디바이스 활성 영역인 p 웰을 형성하도록 최첨단 공정을 수행하며, 본 발명에서는 이 p 웰을 제 1 타입의 도전 영역이라 칭한다. 기판 (12) 상에 n 웰 (16) 을 형성하며, 이 웰은 p 채널 영역내에 제 2 디바이스 활성 영역으로서 기능하며 본 발명에서 제 2 타입의 도전 영역으로 칭한다. "제 1 타입", "제 2 타입" 이라는 용어는 본 발명에서 "제 1 도전성 타입", "제 2 도전성 타입" 이라는 용어로 대체하여 각각 이용할 수 있으며, 제 1 도전성 타입은 제 2 도전성 타입의 반대인 n 타입 또는 p 타입 반도체 재료를 의미한다. 기판에 대하여 적절한 디바이스 분리 및 임계 전압 조절을 수행하며, 그 결과 분리 영역 (21) 이 형성되고, 이후에 게이트 산화, 게이트 전극 형성을 수행하며, 그 결과 게이트 영역 (17) 에 걸쳐 p 웰 게이트 전극 (18), 및 게이트 영역 (19) 에 걸쳐 n 웰 게이트 전극 (20) 이 형성된다.
산화 실리콘 또는 질화 실리콘과 같은 절연 박막층을 CVD 에 의해 증착하고 플라즈마 이방성 에칭에 의해 형성하여, 도 2 에 도시된 바와 같이, 게이트 전극 (18, 20) 상에 게이트 전극 측벽 절연층 (22, 24) 을 각각 형성하게 된다.
도 3 을 참조하면, 포토레지스트층 (26) 이 p 채널 영역에 걸쳐 형성되어 있으며, 이 실시예에서 제 2 디바이스 활성 영역이다. 플라즈마 이머젼 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (14) 의 노출부내로 주입하고, 이 실시예에서 n 타입 이온은 제 2 타입의 이온으로 칭한다. p 웰 (14) 의 표면을 도핑하기 위해 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입에 의해 비소 또는 인 이온을 주입한다. 일반적으로, 주입되는 이온의 바람직한 주입량 범위는 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (30) 및 n+ 드레인 영역 (32) 이 형성된다. n+ 소스/드레인 영역에서 이온의 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 본 발명에서 설명되는 여러 실시예에서 소스/드레인 영역을 형성하는 방법에 의해 중간 (또는 적당히) 도핑된 드레인 (MDD) 영역이 발생한다. 이후, 마스크 (26) 를 제거한다.
이후, 도 4 를 참조하면, 제 1 디바이스 활성 영역 (14) 인 n 채널 영역에 걸쳐 포토레지스트 (34) 를 증착한다. 플라즈마 이머젼 이온 주입을 수행하여 제 2 디바이스 활성 영역 (16) 의 노출부내로 p 타입 이온을 주입한다. p 채널 영역 (16) 의 표면을 도핑하기 위해 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입을 이용하여 붕소 또는 BF2 이온을 다시 주입한다. 일반적으로, 바람직한 이온 주입량의 범위는 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, p+ 드레인 영역 (38) 및 p+ 소스 영역 (40) 이 형성된다. p+ 소스/드레인 영역에서 이온의 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (34) 를 제거한다.
도 5 를 참조하면, 소스 및 드레인 영역에 걸쳐 실리사이드층을 증착하고, 그 결과 n 채널 영역내에 실리사이드층 (42) 및 p 채널 영역내에 실리사이드층 (44) 이 형성된다. 실리사이드는, 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역상으로만 실리사이드의 선택적 CVD 를 수행함으로써 증착된다. 실리사이드의 선택적 CVD 에서는 분리 영역 (21) 및 게이트 측벽 (22, 24) 과 같은 절연면 상에 실리사이드를 증착시키지 않는다. 실리사이드의 선택적 CVD 는 IC 제조 분야의 당업자에게 이미 공지된 종래 기술이다. 예를 들어, 1998년도 Thin Solid Films 332권 페이지 412-417 에 개시되어 있는 Maa 의 "Selective Deposition of TiSi2 On Ultra-Thin Silicon-on-Insulator (SOI) Wafers", 1999년도 Mat.Res.Soc.Symp.Proc. 564 권 페이지 85-89 에 개시되어 있는 Maa 의 "Effects on Selective CVD of Titanium Disilicide by Substrate Doping and Selective silicon Deposition", 1999년도 Mat.Res.Soc.Symp.Proc. 564권 페이지 29-34 에 개시되어 있는 Maa 의 "Prevention of Corner Voiding in Selective CVD Deposition of Titanium Silicide on SOI Device", 및 1999년도 9월/10월 J.Vac.Sci.Technology B 17(5) 페이지 2243 - 2247 에 개시되어 있는 Maa 의 "Selectivity to Silicon Nitride in Chemical Vapor Deposition of Titanium Silicide" 를 참조해 볼 수 있다.
구조는 선택적 CVD 증착 단계 전 또는 후에 어닐링에 의해 활성화될 수 있다. 본 발명에서 설명되는 여러 실시예에서 이용하기 위해 제안되는 어닐링은 일반적으로 약 10초 내지 30분동안 600℃ 내지 1000℃ 의 범위에서이다.
도 6 에 도시된 바와 같이, CVD 에 의해 산화층 (46) 을 증착하며, 이후에 금속화를 수행한다. 전극 (48) 을 nMOST 소스 (30) 에, 전극 (50) 을 nMOST 게이트 (18) 에, 전극 (52) 을 nMOST 드레인 (32) 에, 전극 (54) 을 pMOST 드레인 (38) 에, 전극 (56) 을 pMOST 게이트 (20) 에, 그리고 전극 (58) 을 pMOST 소스 (40) 에 연결한다.
이온은, 로우 에너지 플라즈마 이머젼 이온 주입에 의해 게이트 전극에서 절연 측벽 스페이서를 통해 현저하게 측면으로 통과할 수 있다. 따라서, 측벽 두께를 선택하는 공지된 기술을 이용함으로써 적절한 측벽 절연체 두께 및 적절한 게이트 대 소스/드레인 오버랩을 얻을 수 있다. 예를 들어, 1996년도 Materials Chemistry and Physics 46권 페이지 132 - 139 에 개시되어 있는 N.W.Cheung 의 "Plasma Immersion Ion Implantation for Semiconductor Processing" 을 참조해 볼 수 있다.
제 1 및 제 2 디바이스 활성 영역 (14, 16) 을 마스킹하고 이온 주입하는 순서는 정해져 있지 않으며, 역으로 될 수 있음은 당업자에게 자명하다. 예를 들어, 대체 방법은, 도 4 에 도시된 바와 같이 제 1 디바이스 활성 영역 (14) 을 우선 마스킹하고, 제 1 타입의 이온을 제 2 디바이스 활성 영역 (16) 내로 주입하며, 마스크를 제거하고, 도 3 에 도시된 바와 같이 제 2 디바이스 활성 영역 (16) 을 마스킹하며, 제 2 타입의 이온을 제 1 디바이스 활성 영역 (14) 내로 주입함으로써 실시할 수 있다. 본 발명의 방법의 다른 단계들은 변경하지 않는다.
로우 에너지 이온 주입
종래의 로우 에너지 이온 주입을 이용하면 측면으로 통과하는 도핑 이온의 수가 매우 적게 된다. 도 7 내지 11 을 참조하여 설명하는 바와 같이, 바람직한 실시예의 공정 시퀀스를 수정하여 소스 및 드레인 영역이 형성된 후 측벽 절연체를 형성한다.
도 7 을 참조하면, 구조 (70) 는 단결정 실리콘일 수 있는 기판 (72) 을 포함한다. 최첨단 공정을 수행하여 p 웰 (74) 을 구조 (70) 의 n 채널 영역내에 형성하고 n 웰 (76) 을 구조 (70) 의 p 채널 영역내에 형성한다. 적절한 디바이스 분리로 인하여 분리 영역 (77) 을 형성하고, 임계 전압 조절, 이후에 게이트 산화, 게이트 전극 형성을 수행하여 p 웰 게이트 영역에 걸쳐 p 웰 게이트 전극 (80) 을 갖는 p 웰 게이트 영역 (78) 을 형성하고 n 웰 게이트 영역에 걸쳐 n 웰 게이트 전극 (84) 을 갖는 n 웰 게이트 영역 (82) 을 형성한다.
도 7 에 도시된 바와 같이, 제 1 디바이스 활성 영역 (74) 인 n 채널 영역에 걸쳐 그리고 제 2 디바이스 활성 영역 (76) 인 p 채널 영역에 걸쳐 포토레지스트층 (86) 을 형성한다. n 채널에 걸쳐 있는 포토레지스트의 일부를 에칭하여 제 1 디바이스 활성 영역인 p 웰 (74) 을 노출시킨다. p 웰 (74) 의 표면을 도핑하기 위해 약 0.5keV 내지 10keV 범위에서 로우 에너지 인 또는 비소의 이온 주입을 수행한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (90) 및 n+ 드레인 영역 (92) 을 형성한다. n+ 소스/드레인 영역에서의 이온 표면 농도 (surface concentration of ions) 는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (86) 를 제거한다.
도 8 을 참조하면, 제 1 디바이스 활성 영역인 n 채널 영역 (74) 에 걸쳐 포토레지스트 마스크 (94) 를 증착한다. 제 2 디바이스 활성 영역 (76) 의 표면을 도핑하기 위해 다시 약 0.5keV 내지 10keV 범위에서 로우 에너지 붕소 이온 또는 BF2 주입을 수행한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, p+ 드레인 영역 (98) 및 p+ 소스 영역 (100) 을 형성한다. p+ 소스/드레인 영역에서의 이온 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (94) 를 제거한다.
도 9 에 도시된 바와 같이, 산화 실리콘 또는 질화 실리콘과 같은 박막 절연층을 CVD 및 플라즈마 이방성 에칭에 의해 증착하여 게이트 전극 (80, 84) 에 대한 측벽 절연체 (102, 104) 를 각각 형성한다.
도 10 을 참조하면, 측벽 절연체 (102, 104) 를 형성한 후, 소스 영역, 드레인 영역, 및 게이트 전극 (80, 84) 에 걸쳐 CVD 에 의해 실리사이드를 선택적으로 증착함으로써, p 채널 영역내에 실리사이드층 (108) 및 n 채널 영역내에 실리사이드층 (106) 을 형성한다. 바람직한 실리사이드 막에는 티타늄 실리사이드가 포함되지만 실리사이드 막이 이러한 티타늄 실리사이드로 제한되지는 않는다. TiCl4, 실란, 디클로로실란, 및 수소를 포함하는 가스 혼합물을 이용하여 RTCVD 반응로에서 증착을 수행할 수 있다. 코발트 실리사이드, 니켈 실리사이드와 같은 다른 실리사이드 막을 선택하는 경우, TiCl4 를 대체하기 위해 적절한 프리커서 (precursor) 를 이용한다.
도 11 에 도시된 바와 같이, CVD, 이후에 패시베이션 및 금속화에 의해 산화층 (110) 을 증착한다. 전극 (112) 을 CMOS nMOST 소스 (90) 에, 전극 (114) 을 nMOST 게이트 (80) 에, 전극 (116) 을 nMOST 드레인 (92) 에, 전극 (118) 을 pMOST 드레인 (98) 에, 전극 (120) 을 pMOST 게이트 (84) 에, 전극 (122) 을 pMOST 소스 (100) 에 연결한다.
본 발명에 따라 CMOS 트랜지스터를 형성하는 방법을 설명하였다. 또한, 본 발명은, 모든 디바이스가 기판의 디바이스 활성 영역내에서 형성되는 동일한 도전성을 갖는 MOS 디바이스를 제조할 수 있다. 본 발명에 따른 MOS 트랜지스터 형성을 설명함에 있어서, n 채널 디바이스가 형성되는 도 1 내지 11 의 좌측 절반에만 참조 부호가 기재되어 있다. 본 발명은 동일한 방법을 이용하여 p 채널 디바이스를 형성시에도 동일하게 적용가능하지만, 이 때 주입되는 이온과 기판의 도전성은 반대로 된다.
도 1 내지 6 의 좌측 절반을 참조하여, 실리콘 기판 (12) 상에 MOS 디바이스를 형성하는 방법을 설명한다. 이 실시예에서는, P 타입 도전성인 제 1 디바이스 활성 영역 (14) 을 갖는 기판을 형성한다. 제 1 디바이스 활성 영역 (14) 상에 게이트 전극 구조를 형성하며, 게이트 구조는 전극 (18) 과 절연 측벽 (22) 을 포함한다. 기판, 게이트, 측벽은 이전 실시예들에서 상기한 바와 같이 형성된다.
도 3 을 참조하면, 게이트 구조의 대향면 상에 소스 영역과 드레인 영역을 형성하기 위해 기판의 노출부내로 제 1 디바이스 활성 영역 (14) 의 도전성과 반대 도전성을 갖는 이온을 주입한다. 이 실시예에서, n 타입 이온을 p 웰 (14) 내에 주입한다. 이 실시예에서는, 플라즈마 이머젼 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (14) 의 노출부내로 주입한다. p 웰 (14) 의 표면을 도핑하기 위해, 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입에 의해 비소 또는 인 이온을 주입한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (30) 및 n+ 드레인 영역 (32) 이 형성된다. n+ 소스/드레인 영역에서의 표면 이온 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다.
도 5 을 참조하면, 소스 및 드레인 영역 (30, 32) 에 걸쳐 실리사이드층을 증착하며, 그 결과 n 채널 영역내에 실리사이드층 (42) 을 형성한다. 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역 상으로 CVD 에 의해 실리사이드를 증착한다.
마지막으로, 도 6 에 도시된 바와 같이, 산화층 (46) 을 CVD 에 의해 증착하며, 이후에 금속화를 수행한다. 전극 (48) 을 nMOST 소스 (30) 에, 전극 (50) 을 nMOST 게이트 (18) 에, 전극 (52) 을 nMOST 드레인 (32) 에 연결한다.
도 7 내지 11 의 좌측 절반을 참조하여, 플라즈마 이머젼 이온 주입 대신에 로우 에너지 이온 주입을 이용하여 실리콘 기판 (72) 상에 MOS 디바이스를 형성하는 방법을 설명한다. 도 7 을 참조하면, 이 실시예에서 p 타입 도전성인 제 1 디바이스 활성 영역 (74) 을 갖는 기판을 형성한다. 제 1 디바이스 활성 영역 (74) 상에 게이트 전극 구조를 형성하고, 게이트 구조는 전극 (80) 을 포함하지만, 절연 측벽을 포함하지는 않는다. 기판, 게이트, 및 측벽은 이전 실시예들에서 상기한 바와 같이 형성된다.
도 8 을 참조하면, 게이트 구조의 대향면 상에 소스 및 드레인 영역을 형성하기 위해, 제 1 디바이스 활성 영역 (74) 의 도전성과 반대인 도전성의 이온을 기판의 노출부내로 주입한다. 이 실시예에서, p 타입 이온을 p 웰 (74) 내에 주입한다. 이 실시예에서, 로우 에너지 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (74) 의 노출부내로 주입한다. p 웰 (74) 의 표면을 도핑하기 위해, 로우 에너지 이온 주입에 의해 약 0.5keV 내지 10keV 범위의 주입 에너지로 비소 또는 인 이온을 주입한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (90) 및 n+ 드레인 영역 (92) 이 형성된다. n+ 소스/드레인 영역에서의 표면 이온 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다.
도 9 의 좌측 절반에 도시한 바와 같이, 게이트 전극 (80) 주위에 절연 측벽 (102) 을 형성한다.
이후, 소스 및 드레인 영역 (90, 92), 및 게이트 전극 (80) 에 걸쳐 실리사이드층을 증착하고, 그 결과 도 10 에 도시된 바와 같이 실리사이드층 (108) 을 형성한다. 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역 상으로 CVD 에 의해 실리사이드를 증착한다.
마지막으로, 도 11 에 도시된 바와 같이, 산화층 (110) 을 CVD 에 의해 증착하며, 이후에 금속화를 수행한다. 전극 (112) 을 nMOST 소스 (90) 에, 전극 (114) 을 nMOST 게이트 (80) 에, 전극 (116) 을 nMOST 드레인 (92) 에 연결한다.
이상과 같이, 디프 서브 미크론 MOS 과 MDD 를 갖는 CMOS 소스/드레인, 및 선택적 CVD 실리사이드를 제조하는 방법을 설명하였다.
본 발명은 청구범위로 한정된 범위내에서 다양하게 변경되거나 수정될 수 있다.
본 발명에 의하면, 플라즈마 이머젼 이온 주입의 처리량은 종래의 이온 주입의 처리량보다 몇 배나 더 많다. 처리 시간은 종래의 이온 주입을 이용할 때 웨이퍼 영역에 비례하여 증가하는 반면 플라즈마 이머젼 이온 주입에 대해서는 일정하고, 따라서 기판 크기가 증가할 때 이점도 증가한다. 따라서, 플라즈마 이머젼 이온 방법은 종래의 이온 주입 방법과 비교할 때 바람직한 것이다.
도 1 내지 6 은 플라즈마 이머젼 이온 주입을 위한 본 발명의 방법의 단계들을 나타낸 도면.
도 7 내지 11 은 로우 에너지 이온 주입을 위한 본 발명의 방법의 단계들을 나타낸 도면.
* 도면의 주요 부분에 대한 부호 설명 *
12 : 기판 14 : 제 1 디바이스 활성 영역
16 : 제 2 디바이스 활성 영역 17 : 게이트 영역
21 : 분리 영역 22, 24 : 게이트 전극 측벽 절연층
26 : 포토레지스트층 46 : 산화층

Claims (22)

  1. 실리콘 기판 상에 MOS 디바이스를 형성하는 방법으로서,
    (a) 제 1 디바이스 활성 영역을 갖는 제 1 도전성 타입의 도전 영역을 포함하는 기판을 준비하는 단계;
    (b) 상기 제 1 디바이스 활성 영역 상에, 게이트 전극과 절연 측벽을 갖는 게이트 전극 구조를 형성하는 단계;
    (c) 상기 게이트 전극 구조의 대향측에 상기 절연 측벽의 아래에 위치하는 LDD 소스 영역을 포함하는 소스 영역 및 상기 절연 측벽의 아래에 위치하는 LDD 드레인 영역을 포함하는 드레인 영역을 형성하도록, 플라즈마 이머젼 이온 주입을 사용하여, 상기 제 1 디바이스 활성 영역의 도전성 타입과 반대 타입의 이온을 상기 도전 영역의 노출부에 주입하는 단계; 및
    (d) 상기 소스 영역과 상기 드레인 영역 및 상기 게이트 전극에 걸쳐 실리사이드층을 선택적 CVD 에 의해 증착하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 이머젼 이온 주입은 0.5 keV 내지 2 keV 범위의 에너지에서 실시되는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  3. 제 1 항에 있어서,
    상기 이온을 주입하는 단계 (c) 는, 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 범위의 주입량으로 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  4. 제 1 항에 있어서,
    상기 이온을 주입하는 단계 (c) 는, 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위에서 상기 소스 영역과 상기 드레인 영역 내에 표면 이온 농도를 얻을 수 있도록 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  5. 제 1 항에 있어서,
    상기 선택적 CVD 에 의해 실리사이드층을 증착하는 상기 단계 (d) 이후, 상기 (a) 내지 (d) 단계에 의해 형성된 구조에 걸쳐 상기 절연층을 증착하고 상기 구조를 금속화하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
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  11. 실리콘 기판 상에 CMOS 디바이스를 형성하는 방법으로서,
    (a) 내부에 제 1 디바이스 활성 영역을 갖는 제 1 타입의 도전 영역을 포함하고, 또한, 내부에 제 2 디바이스 활성 영역을 갖는 제 2 타입의 도전 영역을 포함하도록 기판을 준비하는 단계;
    (b) 상기 제 1 및 제 2 디바이스 활성 영역에 복수의 게이트 전극을 형성하는 단계;
    (c) 상기 게이트 전극 각각에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계;
    (d) 상기 제 1 디바이스 활성 영역을 마스킹하는 단계;
    (e) 상기 제 2 디바이스 활성 영역에 상기 측벽 절연층의 아래에 위치하는 LDD 소스 영역을 포함하는 소스 영역 및 상기 측벽 절연층의 아래에 위치하는 LDD 드레인 영역을 포함하는 드레인 영역을 형성하도록, 플라즈마 이머젼 이온 주입을 사용하여, 제 1 타입의 이온을 상기 제 2 디바이스 활성 영역의 노출부에 주입하는 단계;
    (f) 마스크를 제거하는 단계;
    (g) 상기 제 2 디바이스 활성 영역을 마스킹하는 단계;
    (h) 상기 제 1 디바이스 활성 영역에 상기 측벽 절연층의 아래에 위치하는 LDD 소스 영역을 포함하는 소스 영역 및 상기 측벽 절연층의 아래에 위치하는 LDD 드레인 영역을 포함하는 드레인 영역을 형성하도록, 플라즈마 이머젼 이온 주입을 사용하여, 제 2 타입의 이온을 상기 제 1 디바이스 활성 영역의 노출부에 주입하는 단계;
    (i) 마스크를 제거하는 단계; 및
    (j) 상기 제 1 및 제 2 디바이스 활성 영역에서의 상기 게이트 전극과 상기 소스 영역과 상기 드레인 영역에 걸쳐 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 주입 단계 (e) 및 (h) 는, 약 0.5keV 내지 2keV 범위의 에너지 레벨에서 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 범위의 주입량으로 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 MOS 디바이스의 형성 방법.
  14. 제 11 항에 있어서,
    상기 주입 단계 (e) 및 (h) 는, 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위에서 상기 소스 영역과 상기 드레인 영역 내에 표면 이온 농도를 얻을 수 있도록 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서,
    상기 실리사이드를 증착하는 단계 (j) 는, 실리사이드의 선택적 CVD 에 의해 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 11 항에 있어서,
    상기 실리사이드층을 증착하는 단계 (j) 이후, 상기 (a) 내지 (j) 단계에 의해 형성된 구조에 걸쳐 절연층을 증착하고 상기 구조를 금속화하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006439B1 (ko) * 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
US20050116360A1 (en) * 2003-12-01 2005-06-02 Chien-Chao Huang Complementary field-effect transistors and methods of manufacture
KR100641993B1 (ko) * 2004-12-15 2006-11-02 동부일렉트로닉스 주식회사 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법
US8094846B2 (en) * 2006-12-18 2012-01-10 Epcos Pte Ltd. Deep sub-micron MOS preamplifier with thick-oxide input stage transistor
CN103811420B (zh) * 2012-11-08 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980030449A (ko) * 1996-10-29 1998-07-25 김영환 Cmos 트랜지스터의 제조방법
KR20010020140A (ko) * 1997-04-21 2001-03-15 토토라노 제이. 빈센트 감소된 마스크 단계들을 이용하는 ｎｍｏｓ와 ｐｍｏｓ 장치 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218276B1 (en) * 1997-12-22 2001-04-17 Lsi Logic Corporation Silicide encapsulation of polysilicon gate and interconnect
US6242354B1 (en) * 1998-02-12 2001-06-05 National Semiconductor Corporation Semiconductor device with self aligned contacts having integrated silicide stringer removal and method thereof
US6187619B1 (en) * 1998-02-17 2001-02-13 Shye-Lin Wu Method to fabricate short-channel MOSFETs with an improvement in ESD resistance
TW437052B (en) * 1998-03-30 2001-05-28 United Microelectronics Corp Manufacturing method for electrostatic protection circuit with reduced photomask processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980030449A (ko) * 1996-10-29 1998-07-25 김영환 Cmos 트랜지스터의 제조방법
KR20010020140A (ko) * 1997-04-21 2001-03-15 토토라노 제이. 빈센트 감소된 마스크 단계들을 이용하는 ｎｍｏｓ와 ｐｍｏｓ 장치 제조 방법

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