JP4286634B2 - メモリ故障救済回路 - Google Patents

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Description

本発明は、メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路に関する。
従来、半導体加工の微細化に伴い、半導体記憶装置を含む半導体集積回路においては、記憶部の欠陥を救済するための冗長回路を併せ持っており、検査時に記憶部の欠陥が見つかった際には、冗長回路と置き換えることによって、半導体集積回路の歩留まり向上を実現してきた（特許文献１等）。
特開平１１−２３８３９３号公報
しかしながら、従来の半導体記憶装置を含む半導体集積回路では、検査時に記憶部に欠陥がなかった場合でも未使用の冗長回路に電源が供給されるため、未使用の冗長回路において不要なリーク電流が発生してしまうという問題ある。
本発明は、上記従来の問題点を解決するもので、未使用の冗長回路で発生するリーク電流を削減することができるメモリ故障救済回路を提供することを目的とする。
本発明のメモリ故障救済回路の第１の態様は、メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路であって、前記メモリの診断結果に基づいて前記メモリの欠陥個所に置き換えられる冗長回路を有する冗長救済回路と、前記半導体集積回路に対する電源とは別系統の電源ラインとを備える。この構成によれば、冗長救済回路と半導体集積回路の電源を別系統とすることで、半導体集積回路の検査時にメモリ故障がなかった場合に、冗長救済回路に対する電源を供給しないことが可能となり未使用時の冗長回路で発生するリーク電流を削減することができる。
本発明のメモリ故障救済回路の第２の態様は、メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路であって、前記メモリを診断し、診断結果を電源制御回路へ出力する自己診断回路からの診断結果に基づいて前記メモリの欠陥個所に置き換えられる冗長回路を有する冗長救済回路を有し、前記冗長救済回路に対する電源供給が前記診断結果に基づいて作動する前記電源制御回路により前記半導体集積回路に対する電源供給から独立して制御される。この構成によれば、冗長救済回路に対する電源供給が自己診断結果に基づいて半導体集積回路に対する電源供給から独立して制御されるため、半導体集積回路の検査時にメモリ故障がなかった場合に、冗長救済回路への電源を供給しない制御を行うことにより未使用の冗長回路で発生するリーク電流を削減することができる。
本発明のメモリ故障救済回路の第３の態様は、メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路であって、前記半導体集積回路の検査時の前記メモリの診断結果を保持する保持手段に保持された診断結果に基づいて前記メモリの欠陥個所に置き換えられる冗長回路を有する冗長救済回路を有し、前記半導体集積回路の実使用時の前記冗長救済回路に対する電源供給が前記診断結果に基づいて作動する前記電源制御回路により前記半導体集積回路に対する電源供給から独立して制御される。この構成によれば、冗長救済回路に対する電源供給が半導体集積回路の検査時に予め保持した診断結果を利用して半導体集積回路の実使用時に半導体集積回路に対する電源供給から独立して制御されるため、半導体集積回路の検査時にメモリ故障がなかった場合に、冗長救済回路への電源を供給しない制御を行うことにより未使用の冗長回路で発生するリーク電流を削減することができる。
本発明のメモリ故障救済回路の第２、第３の態様において、前記冗長救済回路に対する電源は前記半導体集積回路とは異なる電源から供給される。この構成によれば、冗長救済回路の電源と半導体集積回路の電源とを異ならせることで、冗長救済回路に対する電源制御が確実に行われる。
また、前記自己診断回路は、電源投入ごとに作動して得られる前記メモリの診断結果を前記電源制御回路へ出力する。この構成によれば、電源投入時にのみ診断結果に基づく電源制御を行うだけで、それ以降は通常どおりに使用することができる。
本発明において、前記メモリの欠陥個所との置き換えをヒューズ制御で行う。この構成によれば、ヒューズ制御を利用することでメモリの欠陥個所を冗長回路で確実に置き換えることができる。
本発明によれば、冗長救済回路に対する電源が半導体集積回路に対する電源から独立しているため、メモリ故障がなかった場合に冗長救済回路への電源供給を遮断することが可能となり未使用の冗長回路で発生するリーク電流を削減することができる。
（実施の形態１）
図１は、本発明の実施の形態１のメモリ故障救済回路の構成を示すブロック図である。図１において、メモリ故障救済回路は、実機能を実現しているロジック回路１と、ロジック回路１が使用するメモリ部２と、メモリ部２の故障の有無を判定する自己診断回路３と、自己診断回路３の判定結果からヒューズ制御等によりメモリ部２の欠陥個所との置き換えを行う冗長回路４と、ロジック回路１が指定するメモリのアドレスと自己診断回路３から出力される判定結果（欠陥箇所を示すアドレス）とを比較する比較器５と、比較器５の比較結果からメモリ部２に欠陥個所がある場合に、ロジック回路１の冗長回路４へのアクセスを可能とするセレクタ６とを備える。
ロジック回路１、メモリ部２、自己診断回路３およびセレクタ６を有する半導体集積回路には電源（１）が供給され、冗長回路４および比較器５を有する冗長救済回路には電源（２）が供給される。電源制御回路１０は、自己診断回路３の判定結果に基づき電源（１）、（２）の供給を制御するものであり、チップの外部又は内部に配置される。
図２はメモリ故障救済回路に対する電源制御の動作フローを示している。電源が投入されると、自己診断回路３が作動してメモリ部２の自己診断を行う。（Ｓ１０）。自己診断結果を判断し（Ｓ１１）、メモリ故障無しの診断結果が出力されると、電源制御回路１０が電源（２）をＯＦＦにする（Ｓ１２）。メモリ故障有りの診断結果が出力されると、冗長回路４がその診断結果を保存する（Ｓ１３）。次いで、電源制御回路１０が電源（２）をＯＮにする（Ｓ１４）。自己診断の結果は、電源が投入されている間継続して保持されるので、電源投入時に一度自己診断回路３を作動させれば、その後、電源（２）の制御が行われることはない。
実施の形態１によれば、半導体集積回路と冗長救済回路の電源を別系統としておき、検査時に半導体集積回路のメモリ部に欠陥がなかった場合には冗長救済回路への電源供給を行わないように制御することで、未使用の冗長回路によるリーク電流の発生を防止することができる。
（実施の形態２）
図３は、本発明の実施の形態２のメモリ故障救済回路の構成を示すブロック図である。なお、図１と同一部分には同一符号を付して説明する。図３において、メモリ故障救済回路は、ロジック回路１と、メモリ部２と、冗長回路４と、半導体集積回路の検査結果を保持するフラッシュメモリ９と、ロジック回路１が指定するアドレスとフラッシュメモリ９に記憶されている判定結果とを比較する比較器５と、比較器５の比較結果からメモリ部２に欠陥メモリセルがある場合にロジック回路１の冗長回路４へのアクセスを可能とするセレクタ６とを備える。
ロジック回路１、メモリ部２およびセレクタ６を有する半導体集積回路には電源（１）が供給され、冗長回路４および比較器５を有する冗長救済回路には電源（２）が供給される。電源制御回路１０は、フラッシュメモリ９に保持されているメモリ評価結果に基づき電源（１）、（２）の供給を制御する。
図４はメモリ故障救済回路に対する電源制御の動作フローを示している。動作フローは、半導体検査工程と実使用とに大きく分けることが可能である。半導体検査工程において、メモリ部２のテストを行い（Ｓ２０）、メモリ欠陥故障の有無とメモリ故障箇所についての検査結果をフラッシュメモリ９に格納させる（Ｓ２１）。実使用時において、フラッシュメモリ９に格納されているメモリ欠陥故障の有無を用いて、検査結果を判定し（Ｓ２２）、メモリ欠陥故障があれば電源制御回路１０が電源（２）をＯＮにする（Ｓ２３）。メモリ欠陥故障がなければ電源制御回路１０が電源（２）をＯＦＦにする（Ｓ２４）。
実施の形態２によれば、半導体集積回路と冗長救済回路の電源を別系統としておき、検査時におけるメモリ部の欠陥故障の有無をフラッシュメモリに記憶させておき、実使用時にメモリ部の欠陥故障の有無によって冗長回路の電源供給を行わないように制御することで、未使用の冗長回路によるリーク電流の発生を防止することができる。
なお、実施の形態１、２において、メモリ故障があれば電源（２）をＯＮにし、メモリ故障がなければ電源（２）をＯＦＦにして冗長救済回路への電源供給を制御する場合について説明したが、メモリ故障がなければ電源（２）を供給する電源ラインをトリミングでカットして冗長救済回路への電源供給を行わないようにしてもよい。
本発明のメモリ故障救済回路は、冗長救済回路に対する電源が半導体集積回路に対する電源から独立しているため、メモリ故障がなかった場合に冗長救済回路への電源供給を遮断することが可能となり未使用の冗長回路で発生するリーク電流を削減することができるという効果を有し、メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路等として有用である。
本発明の実施の形態１のメモリ故障救済回路の構成を示す図。 実施の形態１のメモリ故障救済回路に対する電源制御の動作フローを示す図。 本発明の実施の形態２のメモリ故障救済回路の構成を示す図。 実施の形態２のメモリ故障救済回路に対する電源制御の動作フローを示す図。
符号の説明
１ ロジック回路
２ メモリ部
３ 自己診断回路
４ 冗長回路
５ 比較器
６ セレクタ
７ フラッシュメモリ
１０ 電源制御回路

Claims (9)

  1. メモリを有する半導体集積回路のメモリ故障を救済するメモリ故障救済回路であって、
    前記メモリを診断し、診断結果を電源制御回路へ出力する自己診断回路からの診断結果に基づいて前記メモリの欠陥個所に置き換えられる冗長回路と比較器とを有する冗長救済回路と、前記半導体集積回路に対する電源とは別系統の、前記冗長救済回路に電源供給する電源ラインとを備え、
    前記冗長救済回路に対する電源供給が前記診断結果に基づいて作動する前記電源制御回路により前記半導体集積回路に対する電源供給から独立して制御されるメモリ故障救済回路。
  2. 前記冗長救済回路は、前記半導体集積回路の検査時の前記メモリの診断結果を保持する保持手段に保持された診断結果に基づいて前記メモリの欠陥個所に置き換えられる冗長回路を有するものである請求項１記載のメモリ故障救済回路。
  3. 前記冗長救済回路に対する電源が前記半導体集積回路とは異なる電源から供給される請求項１または２記載のメモリ故障救済回路。
  4. 前記自己診断回路は、電源投入ごとに作動して得られる前記メモリの診断結果を前記電源制御回路へ出力する請求項１または３記載のメモリ故障救済回路。
  5. 前記メモリの欠陥個所との置き換えをヒューズ制御で行う請求項１から４のいずれか一項記載のメモリ故障救済回路。
  6. 前記電源制御回路が、前記半導体集積回路の外部にある請求項１から５のいずれか一項記載のメモリ故障救済回路。
  7. 前記電源制御回路が、前記半導体集積回路の内部にある請求項１から５のいずれか一項記載のメモリ故障救済回路。
  8. 請求項１記載のメモリ故障救済回路の電源制御方法であって、
    前記メモリの診断結果に基づいて前記冗長回路を前記メモリの欠陥箇所に置き換える場合にのみ、前記冗長救済回路に対する電源供給を行うメモリ故障救済回路の電源制御方法。
  9. 請求項１記載のメモリ故障救済回路の電源配線方法であって、
    前記メモリの診断結果に基づいて前記冗長回路を前記メモリの欠陥個所に置き換えない場合、前記冗長救済回路に対する電源供給ラインをトリミングでカットするメモリ故障救済回路の電源配線方法。
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US10/716,876 US6967879B2 (en) 2002-11-20 2003-11-20 Memory trouble relief circuit

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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006079418A (ja) 2004-09-10 2006-03-23 Fujitsu Ltd 記憶制御装置、制御方法及びプログラム
JP4917767B2 (ja) * 2005-07-01 2012-04-18 パナソニック株式会社 半導体記憶装置
US7411844B2 (en) * 2005-11-30 2008-08-12 Infineon Technologies Flash Gmbh & Co. Kg Semiconductor memory device having a redundancy information memory directly connected to a redundancy control circuit
DE102005061719B3 (de) 2005-12-22 2007-05-16 Infineon Technologies Ag Speichervorrichtung mit Fuse-Speicherelementen
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
JP5322346B2 (ja) * 2007-06-07 2013-10-23 株式会社半導体エネルギー研究所 半導体装置
JP5104123B2 (ja) * 2007-08-17 2012-12-19 富士通セミコンダクター株式会社 半導体メモリ
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8854859B2 (en) 2010-08-20 2014-10-07 Shine C. Chung Programmably reversible resistive device cells using CMOS logic processes
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8913449B2 (en) * 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
CN102544011A (zh) 2010-12-08 2012-07-04 庄建祥 反熔丝存储器及电子***
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US8912576B2 (en) 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US8917533B2 (en) 2012-02-06 2014-12-23 Shine C. Chung Circuit and system for testing a one-time programmable (OTP) memory
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8861249B2 (en) 2012-02-06 2014-10-14 Shine C. Chung Circuit and system of a low density one-time programmable memory
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289597A (ja) * 1997-04-14 1998-10-27 Advantest Corp メモリ試験装置
KR100265765B1 (ko) 1998-02-06 2000-10-02 윤종용 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법
JPH11238395A (ja) * 1998-02-20 1999-08-31 Advantest Corp メモリ試験装置
JP2001035192A (ja) * 1999-07-19 2001-02-09 Nec Corp メモリ搭載集積回路およびそのテスト方法
JP4230061B2 (ja) * 1999-07-21 2009-02-25 株式会社アドバンテスト 不良救済解析器を搭載したメモリ試験装置
JP2001266589A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体記憶装置およびそのテスト方法
JP2002150789A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
JP2003068071A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体メモリ

Also Published As

Publication number Publication date
US6967879B2 (en) 2005-11-22
JP2004185795A (ja) 2004-07-02
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