JP2007011972A - 直流電源電圧安定化回路 - Google Patents

Abstract

【課題】入出力間電圧差を大きくすることなく、発振を容易に防止できる直流電源電圧安定化回路を提供する。
【解決手段】出力トランジスタ３７−１の出力端子と安定化回路３１の出力端子３４の間に抵抗素子３８を挿入して、出力トランジスタの出力端子と抵抗素子の接続点Ｎ１から取り出した信号を位相補償に使用することによって、該安定化回路の出力に接続された容量性負荷２００による位相遅れが発振を引き起こすことを防止できる。出力トランジスタ３７−１、３７−２を複数のトランジスタの並列接続で構成し、その一部の出力トランジスタ３７−１と出力端子の間にのみ前記の抵抗素子３８を挿入する。抵抗素子３８が一部の出力トランジスタ３７−１との間にのみ挿入することによって、前記の位相補償のために挿入した抵抗素子による入出力間電圧差の増大を防ぐ。
【選択図】 図１

Description

この発明は、直流電源電圧安定化回路に関し、例えば、シリーズ型直流電源電圧安定化回路等に適用されるものである。

従来から、IC回路などの負荷に直流電圧を供給する目的で、シリーズ型直流電源電圧安定化回路が使われている。通常は、直流電源電圧安定化回路の応答性能を補うために、負荷と並列にコンデンサが接続されている。このコンデンサがあるために、上記安定化回路の負荷が容量性となり、上記安定化回路の出力抵抗と負荷容量による位相遅れが生じ、負帰還による安定化を難しくしている。

一方で、容量性負荷による発振を防止する常套手段として、誤差増幅器の出力端子と容量性負荷の間に抵抗素子を挿入し、上記誤差増幅器の出力端子と抵抗素子の接続ノードから位相補償用の信号を取り出して誤差増幅器の入力に帰還することにより、容量性負荷による位相遅れが発振の原因とならないようにする、という技術がある（例えば、非特許文献１中のｐ．６８−７１参照）。

この位相補償技術は、容量性負荷の両端の電圧の直流および低周波成分と高周波成分を分けて誤差増幅器の入力に帰還することによって、発振を引き起こすことなく、所定の直流電圧及び低周波の信号を容量性負荷に印加する。

ただし、端子の電圧の高周波の成分には、誤差増幅器の出力抵抗と容量性負荷による位相遅れがあり、この位相遅れが、誤差増幅器内部の位相遅れと合成されると、位相が360度回転して発振する場合がある。出力端子の電圧の直流及び低周波成分は、抵抗性素子を通じて誤差増幅器に帰還される。しかし、誤差増幅器の入力抵抗は極めて高いので、抵抗素子を挿入しても出力端子の電圧の直流成分は正確に誤差増幅器に帰還される。

また、抵抗素子が誤差増幅器の出力と出力端子の間に挿入されているが、出力端子から見ると、抵抗素子の抵抗値は誤差増幅器の増幅率分の1になって見えるので、抵抗素子も端子の直流電圧には影響しない。

出力端子の高周波成分は、おおよそ抵抗性素子と容量性素子によって構成されるローパス・フィルタで減衰されて誤差増幅器の入力に帰還される。よって、誤差増幅器の出力抵抗および抵抗素子と容量性負荷によって出力端子の信号に位相遅れが生じても発振しないようにできる。

しかしながら、この位相補償技術を電源安定化回路に適用しようとすると、発振を防止できる一方で、挿入した抵抗素子と負荷電流による電圧降下分だけ上記安定化回路の入出力間電圧差が増大するという問題がある。

上記のように従来の直流電源電圧安定化回路に、上記の容量性負荷駆動常套手段を用いようとすると、発振を防止することはできるが、入出力間電圧差が増大するという問題があり、適用できる製品が限られていた。
岡村 廸夫 著「続 ＯＰアンプ回路の設計」ＣＱ出版社、昭和５３年１１月５日 初版、ｐ．６８−７１ 図３−２３

この発明は上記のような事情に鑑みて、入出力間電圧差を大きくすることなく、発振を容易に防止できる直流電源電圧安定化回路を提供する。

この発明の一態様によれば、入力端子と、出力端子と、基準端子とを備えた直流電源電圧安定化回路であって、電流経路の一端が前記入力端子に接続され他端が前記出力端子に接続された第１出力トランジスタ群と、電流経路の一端が前記入力端子に接続され、電流駆動能力が前記第１出力トランジスタよりも小さい第２出力トランジスタ群と、一端が前記第２出力トランジスタ群の電流経路の他端に接続され他端が前記出力端子に接続された抵抗と、前記基準端子に接続され、基準電圧を出力する基準電圧発生回路と、前記出力端子と基準端子間の電圧を分圧する分圧回路と、一端に前記分圧回路の出力電圧が印加された抵抗性素子と、第１端子が前記抵抗性素子の他端に接続され、第２端子が前記基準電圧発生回路に接続され、前記第１端子に印加された電圧と前記第２端子に印加された基準電圧とを比較して前記第１、第２出力トランジスタ群の制御端子に制御電圧を印加し前記第１、第２出力トランジスタ群の電流経路の抵抗を制御する誤差増幅器と、一端が前記第２出力トランジスタ群の電流経路の他端に接続された容量性素子とを具備する直流電源電圧安定化回路を提供できる。

この発明の一態様によれば、入力端子と、出力端子と、基準端子とを備えた直流電源電圧安定化回路であって、電流経路の一端が前記入力端子に接続され他端が前記出力端子に接続された第１出力トランジスタと、電流経路の一端が前記入力端子に接続され、電流駆動能力が前記第１出力トランジスタよりも小さい第２出力トランジスタと、一端が前記第１出力トランジスタの電流経路の他端に接続され他端が前記出力端子に接続された抵抗と、前記基準端子に接続され、基準電圧を出力する基準電圧発生回路と、前記出力端子と基準端子間の電圧を分圧する分圧回路と、一端に前記分圧回路の出力電圧が印加された抵抗性素子と、第１端子が前記抵抗性素子の他端に接続され、第２端子が前記基準電圧発生回路に接続され、前記第１端子に印加された電圧と前記第２端子に印加された基準電圧とを比較して前記第１、第２出力トランジスタの制御端子に制御電圧を印加し前記第１、第２出力トランジスタの電流経路の抵抗を制御する誤差増幅器と、一端が前記第１出力トランジスタの電流経路の他端に接続された容量性素子とを具備し、前記第１出力トランジスタのチャネル幅は、前記第２出力トランジスタのチャネル幅よりも広い直流電源電圧安定化回路を提供できる。

上記のような構成によれば、出力トランジスタの出力端子と直流電源電圧安定化回路の出力端子の間に抵抗を挿入して、出力トランジスタの出力端子と抵抗の接続点から取り出した信号を位相補償に使用することによって、該安定化回路の出力に接続された容量性負荷による位相遅れが発振を引き起こすことを防ぐ、従来技術を使用する。さらに、出力トランジスタを複数のトランジスタの並列接続で構成し、その一部のトランジスタと出力端子の間にのみ前記の抵抗を挿入する。この抵抗が一部のトランジスタとの間にのみ挿入されているので、挿入した抵抗による電圧降下が該安定化回路の入出力間電圧差の最小値を
拡大しない、という効果がある。

この発明によれば、入出力電圧差を大きくすることなく、発振を容易に防止できる直流電源電圧安定化回路が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施形態に係る直流電源電圧安定化回路について、図１を用いて説明する。

図示するように、直流電源電圧安定化回路３１は、出力トランジスタ３７−１、３７−２、基準電圧発生回路４５、誤差増幅器３６、分圧抵抗素子４１−１、４２−２（分圧回路４２）、抵抗素子３８、容量性素子４３、および抵抗性素子４４を備えている。

出力トランジスタ３７−１は、電流経路の一端が入力端子３３に接続され、電流経路の他端が出力端子３４に接続されている。出力トランジスタ３７−２は、電流経路の一端が入力端子３３に接続され、電流経路の他端が接続ノードＮ１に接続されている。

この出力トランジスタ３７−１の電流駆動能力Ｐ１は、出力トランジスタ３７−２の電流駆動能力Ｐ２よりも大きくなるように（Ｐ１＞Ｐ２）構成されている。

誤差増幅器３６は、その出力端子が出力トランジスタ３７−１、３７−２の制御端子に共通接続され、第１入力端子が容量性素子４３および抵抗性素子４４の他端に接続され、第２入力端子に基準電圧発生回路４５の出力の基準電圧が印加されている。そして、上記基準電圧と第1入力端子に印加される電圧を比較して、出力トランジスタ３７−１、３７−２の制御端子の電圧を制御し直流電源電圧安定化回路の出力電圧を安定化する。

分圧回路４２は、出力端子３４と基準端子３５間の電圧を分圧するように構成されている。この分圧回路４２の一例として、出力端子３４と基準端子３５間に分圧抵抗素子４１−１、４１−２が設けられている。

分圧抵抗素子４１−２の一端は出力端子３４に接続され、他端は分圧ノードＮ２に接続されている。分圧抵抗素子４１−１の一端は分圧ノードＮ２に接続され、他端は基準端子３５に接続されている。

抵抗素子３８は、一端が接続ノードＮ１に接続され他端が出力端子３４に接続されている。

この抵抗素子３８の抵抗値Ｒ２は、出力トランジスタ３７−１の電流経路の他端と出力端子３４との間４７の寄生抵抗の抵抗値Ｒ１よりも大きくなるように（Ｒ１＜＜Ｒ２）構成されることが望ましい。さらに、理想的には抵抗値Ｒ１＝０Ωであることがより望ましい。また、抵抗素子３８を、例えば、金属配線そのものを使った場合では、金属配線の幅を狭くするか、又は長さを長くすることが望ましい。

容量性素子４３は、一端が接続ノードＮ１に接続されている。この容量性素子４３は、位相補償用の帰還経路となるように構成されている。

抵抗性素子４４は、一端が分圧ノードＮ２に接続され、この一端に分圧回路４２の出力電圧が印加される。この抵抗性素子４４は、安定化回路３１に対する負荷２００が、位相補償用の帰還信号の負荷となることを防止するように構成されている。

上記抵抗性素子４４と容量性素子４３とはローパス・フィルタを構成し、出力端子３４から誤差増幅器３６に帰還される信号の高周波成分を減衰させる。

出力端子３４と基準端子３５との間に、負荷（安定化回路３１に対する負荷）２００が接続される。

上記負荷２００は通常の容量性負荷であり、例えば、容量性負荷２００のように、抵抗Ｒ２０１、Ｒ２０２、およびコンデンサＣ２００の等価直列抵抗で近似できる。

コンデンサＣ２００には、例えば、チップ積層セラミックコンデンサ等が用いられ、その等価直列抵抗は、例えば、100mΩ以下である。

尚、所望の出力電圧と基準電圧発生回路４５の出力電圧が等しい場合には、上記分圧抵抗素子４１、４２は省略することも可能である。

次に、この第１の実施形態に係る直流電源電圧安定化回路３１の位相補償動作について説明する。

直流電源電圧安定化回路３１は、容量性負荷２００の両端の電圧の直流成分、低周波成分、および高周波成分に分け、上記成分を接続ノードＮ１から位相補償用の帰還信号として取り出して誤差増幅器３６の帰還端子に帰還する。

負荷２００の両端の電圧の直流成分および低周波成分は、抵抗性素子４４を通じて、誤差増幅器３６に帰還される。ここで、抵抗素子３８を挿入しても、誤差増幅器３６の入力抵抗は極めて高いので、出力端子３４の電圧の直流成分は正確に誤差増幅器３６に帰還される。

容量性負荷２００の両端の高周波成分は、おおよそ抵抗性素子４４と容量性素子４３によって構成されるローパス・フィルタで減衰されて、誤差増幅器３６の入力端子に帰還される。

よって、誤差増幅器３６の出力抵抗、抵抗素子３８、および容量性負荷２００によって出力端子３４から出力される信号に位相遅れが生じた場合であっても、発振しないようにしている。

抵抗素子３８を出力端子３４から見ると、抵抗素子３８の抵抗値は誤差増幅器３６の増幅率分の1になって見える。そのため、抵抗素子３８は出力端子３４の直流電圧には影響しない。

また、出力トランジスタ３７−１の電流経路は、誤差増幅器３６の入力端子への帰還経路４８には関係ない。分圧抵抗素子４１、４２は、出力端子３４から誤差増幅器３６への帰還信号を減衰している。

そのため、位相補償の観点から見ると、出力トランジスタ３７−１、および分圧抵抗素子４１、４２が上記非特許文献１中の従来の位相補償回路と異なって見えるが、出力トランジスタ３７−１、および分圧抵抗素子４１、４２は、上記のように位相補償の観点からは無関係である。

よって、図1に示す位相補償は、原理的に従来技術と同様なものを使用する。

次に、位相補償の原理の観点を無視した場合の出力トランジスタ３７−１、３７−２の動作について説明する。

入力端子３３から入力された電流は、誤差増幅器３６により制御された出力トランジスタ３７−１、３７−２により帰還経路４８と、出力経路４９とに分離される。ここで、出力トランジスタ３７−１の電流駆動能力Ｐ１は、出力トランジスタ３７−２の電流駆動能力Ｐ２よりも大きくなるように（Ｐ１＞Ｐ２）構成されている。

ここで、仮に、出力トランジスタ３７−１が直流電源電圧安定化回路３１に設けられていない場合には、流れる電流は、全て、入力端子３３から出力トランジスタ３７−２を介して抵抗素子３８に流れこむ。そのため、抵抗素子３８に流れる電流および抵抗素子３８両端の電圧降下が増大し、上記電位差が増大する。

尚、実際には、例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路シミュレーションによって効果の確認、調節などが可能であり、かかる回路シミュレーションを行って、トランジスタのディメンジョンを調整すること等により、より望ましい特性が得られる。

上記のように、この実施形態に係る直流電源電圧安定化回路は、安定化回路３１の出力端子３４と出力トランジスタ３７−２との間に抵抗素子３８が設けられている。

そのため、接続ノードＮ１から容量性負荷２００の両端の電圧の直流成分、低周波成分、および高周波成分を位相補償用の帰還信号として取り出し、誤差増幅器３６の入力端子に帰還し、位相補償（発振を防止）できる。

さらに、電流駆動能力Ｐ１が出力トランジスタ３７−２の電流駆動能力Ｐ２よりも大きくなるように（Ｐ１＞Ｐ２）構成された出力トランジスタ３７−１が設けられている。

そのため、帰還経路４８側に流れる電流を低減して、抵抗素子３８に流れる電流を低減でき、入出力電圧差を増大する抵抗素子３８の両端に生じる電圧降下を低減できる。結果、入力端子３３と出力端子３４との間の入出力電圧差を低減でき、安定化回路３１をより広い用途で使用することができる。

さらに、抵抗素子３８の両端に生じる電圧降下が低減するため、抵抗素子３８の占有面積を低減でき、微細化・集積化に対して有利である。

［第２の実施形態］
次に、この発明の第２の実施形態に係る直流電源電圧安定化回路について、図２を用いて説明する。

この実施形態は、Ｐ型基板上のＣＭＯＳ（complementary metal-oxide semiconductor）集積回路による場合の例であり、直流電源電圧安定化回路３１は正電圧を出力する。この実施形態の説明において、上記と重複する部分の説明を省略する。

図示するように、出力トランジスタ３７−１として、ソース／ドレインの一方が入力端子３３に接続され、ソース／ドレインの他方が出力端子３４に接続され、ゲートが誤差増幅器３６の出力端子に接続され、バックゲートが入力端子３３に接続されたＰ型ＭＯＳトランジスタＰ−１が設けられている。

出力トランジスタ３７−２として、ソース／ドレインの一方が入力端子３３に接続され、ソース／ドレインの他方が接続ノードＮ１に接続され、ゲートが誤差増幅器３６の出力端子に接続され、バックゲートが入力端子３３に接続されたＰ型ＭＯＳトランジスタＰ−２が設けられている。

このＰ型ＭＯＳトランジスタＰ−１の電流駆動能力ＰＭ１は、トランジスタＰ−２の電流駆動能力ＰＭ２よりも大きくなるように構成されている。

具体的には、Ｐ型ＭＯＳトランジスタＰ−１のチャネル幅が、Ｐ型ＭＯＳトランジスタＰ−２のチャネル幅よりも広くなるように設けられている。

より具体的には、Ｐ型ＭＯＳトランジスタＰ−１のチャネル幅は、Ｐ型ＭＯＳトランジスタＰ−２のチャネル幅の、例えば、１００倍程度であることが望ましい。

このようにすると、トランジスタＰ−１のドレイン−ソース間電圧はループゲインに影響するため余り下げられないが、トランジスタＰ−２のドレイン−ソース間電圧は直流ループゲインに影響しないので、トランジスタＰ−２のドレイン−ソース間電圧を下げることができる。そのため、トランジスタＰ−１、Ｐ−２の電流駆動能力を上記関係（ＰＭ１＞ＰＭ２）とすることができる。

また、このようなＭＯＳトランジスタは、ドレイン−ソース間の抵抗の制御性が良好であるため、出力端子間の最低電圧を比較的容易に低減できる。

抵抗素子３８には、例えば、ポリシリコン抵抗、金属配線抵抗、拡散抵抗等を使用する。

分圧抵抗素子４１、４２には、例えば、ポリシリコン抵抗または拡散抵抗等を使用する。ただし、分圧抵抗素子４１、４２には、同種の抵抗素子を使用することが望ましい。

基準電圧発生回路４５は、例えば、バンド・ギャップ・リファレンス等である。

容量性素子として、ソース、ドレインおよびバックゲートが接続ノードＮ１に接続され、ゲートが誤差増幅器３６の入力端子に接続された、Ｐ型ＭＯＳトランジスタＰ−３が設けられている。

抵抗性素子として、ソース／ドレインの一方が分圧ノードＮ２に接続され、ソース／ドレインの他方が誤差増幅器３６の入力端子に接続され、ゲートが基準端子３５に接続され、バックゲートが接続ノードＮ１に接続された、Ｐ型ＭＯＳトランジスタＰ−４が設けられている。

上記トランジスタＰ−３、Ｐ−４のように、MOS-FETを使用することにより、専有面積を小さくできる。

また、容量性素子および抵抗性素子として使用するＰ型ＭＯＳトランジスタＰ−３、Ｐ−４のバックゲートは、トランジスタＰ−２のドレインと抵抗素子３８の接続ノードＮ１に接続することが望ましい。

Ｐ型ＭＯＳトランジスタＰ−３、Ｐ−４のバックゲートを上記接続関係にすると、出力端子３４と誤差増幅器３６の入力端子との間の静電容量を比較的大きくできる。

また、上記と同様に、例えば、ＳＰＩＣＥ等によるシミュレーション結果をもとに、サイズの調節を行い、安定動作と、応答速度のバランスをとることによってより特性を向上できる。

上記のような構成によれば、容量性素子４３、抵抗性素子４４として、ＭＯＳトランジスタＰ−１〜Ｐ−４を用いているので、金属配線間の容量を利用した容量素子や、ポリシリコン抵抗や拡散抵抗素子を用いる場合と比べ、占有面積を低減でき、集積化に対して有利である。

［第３の実施形態］
次に、この発明の第３の実施形態に係る直流電源電圧安定化回路について、図３を用いて説明する。図３は、第３の実施形態に係る直流電源電圧安定化回路を説明するためのもので、出力トランジスタ３７−１、３７−２の一具体例を示す回路図である。この実施形態の説明において、上記と重複する部分の説明を省略する。

図示するように、出力トランジスタ３７−１は、それぞれのゲートが誤差増幅器３６の出力端子に共通に接続されソース、ドレインが互いに接続されて並列接続された複数のＰ型ＭＯＳトランジスタＰ−１ａ〜Ｐ−１ｚを備えている。

出力トランジスタ３７−２は、上記と同様に、単一のＰ型ＭＯＳトランジスタＰ−２を備えている。

上記トランジスタＰ−１ａ〜Ｐ−１ｚ、Ｐ−２は、アレイ状に配置され、それぞれの電流駆動能力が同じ電流駆動能力ＰＭ１となるように構成されている。

そのため、電流駆動能力ＰＭ１が同じで並列動作する複数のトランジスタＰ−１ａ〜Ｐ−１ｚを備えた出力トランジスタ３７−１の合計の電流駆動能力Ｐ１は、駆動能力ＰＭ１の単一のトランジスタＰ−２を備えた出力トランジスタ３７−２の電流駆動能力Ｐ２よりも大きくなるように（Ｐ１＞Ｐ２）構成される。

上記のような構成によれば、上記と同様の効果を得ることができる。

さらに、トランジスタＰ−１ａ〜Ｐ−１ｚ、Ｐ−２は、アレイ状に配置されたそれぞれの接続関係を上記のように選択すればよいため、接続関係を容易に形成でき、製造コストを低減できる点で有利である。

尚、上記第２、第３の実施形態の説明において、出力トランジスタ３７−１、３７−２の適用例として、ＰチャンネルＭＯＳトランジスタをソース接地で使用した場合のみ示したが、同様にして、ドレイン接地のＮチャンネルＭＯＳトランジスタも適用可能である。また、出力トランジスタ３７−１、３７−２としてはその他、例えば、バイポーラ・トランジスタ等を適用することも可能である。

また、出力トランジスタ３７−２として、単一のＰ型ＭＯＳトランジスタを適用する例のみ説明した。しかし、出力トランジスタ３７−１は、出力トランジスタ３７−２の合計の電流駆動能力Ｐ１が出力トランジスタ３７−２の合計の電流駆動能力Ｐ２よりも大きくなるように（Ｐ１＞Ｐ２）構成する限り、複数のトランジスタを適用可能であることは勿論である。

以上、第１乃至第３の実施形態を用いてこの発明の説明を行ったが、この発明は上記第１乃至第３の実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記第１乃至第３の実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記第１乃至第３の実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る直流電源電圧安定化回路を説明するための回路図。 この発明の第２の実施形態に係る直流電源電圧安定化回路を示す回路図。 この発明の第３の実施形態に係る直流電源電圧安定化回路を示す回路図。

符号の説明

３１…直流電源電圧安定化回路、３２…容量性負荷、３３…入力端子、３４…第１出力端子、３５…基準端子、３６…誤差増幅器、３７−１、３７−２…出力トランジスタ、３８…抵抗素子、４２…分圧回路、４１−１、４１−２…分圧抵抗素子、４３…容量性素子、４４…抵抗性素子、４５…基準電圧発生回路、４７…出力トランジスタの電流経路の他端と出力端子との間、４８…帰還経路、４９…出力経路、Ｐ１、Ｐ２…電流駆動能力、Ｒ１、Ｒ２…抵抗値、２００…容量性負荷、Ｃ２００…コンデンサ、Ｒ２０１、Ｒ２０２…抵抗素子。

Claims (5)

1. 入力端子と、出力端子と、基準端子とを備えた直流電源電圧安定化回路であって、
   電流経路の一端が前記入力端子に接続され他端が前記出力端子に接続された第１出力トランジスタ群と、
   電流経路の一端が前記入力端子に接続され、電流駆動能力が前記第１出力トランジスタよりも小さい第２出力トランジスタ群と、
   一端が前記第２出力トランジスタ群の電流経路の他端に接続され他端が前記出力端子に接続された抵抗と、
   前記基準端子に接続され、基準電圧を出力する基準電圧発生回路と、
   前記出力端子と基準端子間の電圧を分圧する分圧回路と、
   一端に前記分圧回路の出力電圧が印加された抵抗性素子と、
   第１端子が前記抵抗性素子の他端に接続され、第２端子が前記基準電圧発生回路に接続され、前記第１端子に印加された電圧と前記第２端子に印加された基準電圧とを比較して前記第１、第２出力トランジスタ群の制御端子に制御電圧を印加し前記第１、第２出力トランジスタ群の電流経路の抵抗を制御する誤差増幅器と、
   一端が前記第２出力トランジスタ群の電流経路の他端に接続された容量性素子とを具備すること
   を特徴とする直流電源電圧安定化回路。
2. 前記第１出力トランジスタ群は、電流経路の一端および他端がそれぞれ並列に接続された複数のトランジスタを備え、
   前記第２出力トランジスタ群は、前記入力端子と前記抵抗素子の一端との間に電流経路の一端および他端が接続された少なくとも１つのトランジスタを備えること
   を特徴とする請求項１に記載の直流電源電圧安定化回路。
3. 前記第１出力トランジスタ群は、ソース／ドレインの一方が前記入力端子に接続され、ソース／ドレインの他方が前記出力端子に接続され、ゲートに前記誤差増幅器の制御電圧が印加され、バックゲートが前記入力端子に接続された第１ＭＯＳトランジスタを備え、
   前記第２出力トランジスタ群は、ソース／ドレインの一方が前記入力端子に接続され、ソース／ドレインの他方が前記抵抗素子の一端に接続され、ゲートに前記誤差増幅器の制御電圧が印加され、バックゲートが前記入力端子に接続された第２ＭＯＳトランジスタを備えること
   を特徴とする請求項１に記載の直流電源電圧安定化回路。
4. 前記容量性素子は、ソース、ドレイン、およびバックゲートが前記抵抗素子の一端に接続され、前記ゲートが前記誤差増幅器の第１端子に接続された第３ＭＯＳトランジスタであり、
   前記抵抗性素子は、ソース／ドレインの一方が前記誤差増幅器の第１端子に接続され、ソース／ドレインの他方に前記分圧回路の出力電圧が印加され、ゲートが前記基準端子に接続され、バックゲートが前記抵抗素子の一端に接続された第４ＭＯＳトランジスタであること
   を特徴とする請求項１乃至３のいずれか１項に記載の直流電源電圧安定化回路。
5. 入力端子と、出力端子と、基準端子とを備えた直流電源電圧安定化回路であって、
   電流経路の一端が前記入力端子に接続され他端が前記出力端子に接続された第１出力トランジスタと、
   電流経路の一端が前記入力端子に接続され、電流駆動能力が前記第１出力トランジスタよりも小さい第２出力トランジスタと、
   一端が前記第１出力トランジスタの電流経路の他端に接続され他端が前記出力端子に接続された抵抗と、
   前記基準端子に接続され、基準電圧を出力する基準電圧発生回路と、
   前記出力端子と基準端子間の電圧を分圧する分圧回路と、
   一端に前記分圧回路の出力電圧が印加された抵抗性素子と、
   第１端子が前記抵抗性素子の他端に接続され、第２端子が前記基準電圧発生回路に接続され、前記第１端子に印加された電圧と前記第２端子に印加された基準電圧とを比較して前記第１、第２出力トランジスタの制御端子に制御電圧を印加し前記第１、第２出力トランジスタの電流経路の抵抗を制御する誤差増幅器と、
   一端が前記第１出力トランジスタの電流経路の他端に接続された容量性素子とを具備し、
   前記第１出力トランジスタのチャネル幅は、前記第２出力トランジスタのチャネル幅よりも広いこと
   を特徴とする直流電源電圧安定化回路。

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