JP2006323711A

JP2006323711A - 分圧抵抗回路およびシリーズレギュレータ回路

Info

Publication number: JP2006323711A
Application number: JP2005147561A
Authority: JP
Inventors: Akira Yamazaki; 彰山崎; Kohei Yamada; 耕平山田
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-05-20
Filing date: 2005-05-20
Publication date: 2006-11-30

Abstract

【課題】小容量のコンデンサを用いて位相特性を改善することができる。
【解決手段】シリーズレギュレータ回路１００は、出力電圧ｖ１を供給するＰＭＯＳ−ＦＥＴの出力制御トランジスタＭ１と、入力される基準電圧Ｖ_REFと電圧ｖ２との差分電圧に基づいて、出力制御トランジスタＭ１の出力電圧ｖ１が所定電圧に保たれるように出力制御トランジスタＭ１の動作制御を行う演算増幅器１と、基準電圧Ｖ_REFを発生する基準電圧回路２と、出力制御トランジスタＭ１からの出力電圧ｖ１の変動を検出するために設けられ、電圧ｖ２を演算増幅器１に出力する分圧抵抗回路３とから構成されている。
【選択図】図１

Description

本発明は分圧抵抗回路およびシリーズレギュレータ回路に関し、特にフィードバック制御に用いられる分圧抵抗回路およびそれを用いたシリーズレギュレータ回路に関する。

制御対象の電圧を検出して、その電圧を基準電圧と比較し、変動が軽減されるように制御を行うフィードバック制御は、様々な回路に用いられている。
このフィードバック制御を利用した電源回路としてシリーズレギュレータ回路が知られている。

図３は、従来のシリーズレギュレータを示す回路図である。
図３に示すシリーズレギュレータ回路８０は、ＬＤＯ（Low Dropout Voltage Regulator）と呼ばれる回路であり、電圧検出のための分圧抵抗Ｒ８１，Ｒ８２で構成される分圧抵抗回路８１を有している。

分圧抵抗回路８１は、実際には、分圧抵抗Ｒ８１，Ｒ８２に寄生容量成分が存在し、この寄生容量成分を無視できるとすると、フィードバック部における位相の変化はなく、フィードバック制御系の安定性の指標となる開ループの位相余裕に影響を与えない。

しかしながら、分圧抵抗Ｒ８１，Ｒ８２を外付けの抵抗で構成する場合は、分圧抵抗Ｒ８１および分圧抵抗Ｒ８２の間の端子Ｘは、ＩＣチップのパッドを介してオペアンプＯＰ８０の差動入力等に接続される。この場合は、端子ＸとＧＮＤ（グランド）間において、パッド、保護素子等で構成される寄生容量が付加されていると考えられる。

そこで、シリーズレギュレータ回路８０の安定性について説明するために、寄生容量を考慮した場合の伝達関数について説明する。
図４は、寄生容量を考慮した場合の分圧抵抗回路を示す回路図である。

なお、図４では、保護素子等で構成される寄生容量をＣ８_aとして明示しているが、実際の回路ではこの寄生容量Ｃ８_aとして、コンデンサを意図的に設けているわけではない。

分圧抵抗Ｒ８１に流れる電流を電流ｉ８１、分圧抵抗Ｒ８２に流れる電流をｉ８２、寄生容量Ｃ８_aに流れる電流をｉ８_aとすると、キルヒホッフの法則等より、式（１）〜式（３）が成り立つ。

v82＝R82・i82 ・・・（１）

v81−v82＝R81・i81＝R81(i82＋i8_a) ・・・（３）
式（１），式（２）をそれぞれラプラス変換すると、式（４），式（５）が得られる。

I_8a(s)＝sC8_a・V₈₂(s) ・・・（５）
式（３）をラプラス変換して、式（４），式（５）を代入した式は、式（６）で表される。

よって、分圧抵抗回路８１のフィードバック制御系における伝達関数Ｇ₈₀（ｓ）は、式（７）で表される。

式（７）に示すように、フィードバック制御系における分圧抵抗回路８１の伝達関数Ｇ₈₀（ｓ）は１次遅れ要素となっていて、寄生容量Ｃ８_aに起因するポール（極）が存在し、位相遅れを発生させる。閉ループを構成する制御系において、ポールを生成する回路は、閉ループの周波数特性を悪化させて、上述の位相余裕に悪影響を与えるため好ましくない。

この問題を解決する方法として、分圧抵抗Ｒ８１に並列にコンデンサを追加する方法が知られている（例えば、特許文献１参照）。
図５は、コンデンサを追加した場合の分圧抵抗回路を示す回路図である。

次に、図５に示す分圧抵抗回路９１の伝達関数について説明する。
分圧抵抗Ｒ９１に流れる電流を電流ｉ９１、分圧抵抗Ｒ９２に流れる電流をｉ９２、寄生容量Ｃ９_aに流れる電流をｉ９_a、コンデンサＣ９_bに流れる電流をｉ９_bとすると、式（８），式（９）が成り立つ。

v91−v92＝R91・i91 ・・・（８）

式（８），式（９）をそれぞれラプラス変換すると、式（１０），式（１１）が得られる。

I_9b(s)＝sC9_b(V₉₁(s)−V₉₂(s)) ・・・（１１）
また、電流ｉ９２および電流ｉ９_aをラプラス変換した式は、式（１２），式（１３）で表される。

I_9a(s)＝sC9_a・V₉₂(s) ・・・（１３）
ところで、
I_9b(s)＋I₉₁(s)＝I_9a(s)＋I₉₂(s) ・・・（１４）
なので、式（１０）〜式（１３）を、式（１４）に代入すると、式（１５）が得られる。

よって、分圧抵抗回路９１の伝達関数は、式（１６）で表される。

式（１６）より、ＤＣにおける分圧電圧Ｖ_DIV，ゼロＺ，ポールＰは、それぞれ式（１７）〜式（１９）で表される。

特開平７−４６４２３号公報（段落番号〔００３９〕、図１，３，５）

ここで、分圧抵抗Ｒ９１，Ｒ９２の値に関わらず、寄生容量Ｃ９_a＜＜コンデンサＣ９_bであれば、式（１８）および式（１９）に示すように、ゼロＺがポールＰよりも低い周波数に存在するため位相余裕が悪化することはない。しかしながら、前述したように、寄生容量Ｃ９_aは、ＩＣチップのパッドや保護素子等を含む容量で構成されているため、例えば、寄生容量Ｃ９_a＝１０ｐＦとすると、位相余裕を改善させるためには１００ｐＦ程度のコンデンサＣ９_bを設置する必要があるため、コンデンサＣ９_bの面積が大きくなってしまうという問題がある。

本発明はこのような点に鑑みてなされたものであり、小容量のコンデンサを用いて位相特性を改善することができる分圧抵抗回路およびシリーズレギュレータ回路を提供することを目的とする。

本発明では上記問題を解決するために、負荷に対して定電圧を供給するシリーズレギュレータ回路において、前記定電圧を供給する出力制御トランジスタ素子と、前記定電圧を分圧した分圧電圧をその分圧電圧出力部から出力する分圧回路と、一端が前記分圧電圧出力部に接続され他端の電位を出力電圧とする出力電圧生成用抵抗と、前記定電圧が入力される前記分圧回路の入力部と前記出力電圧生成用抵抗の他端との間に接続されたコンデンサとを有する分圧抵抗回路と、前記出力電圧と、予め設定される基準電圧とを入力し、前記出力制御トランジスタ素子が前記定電圧を供給するように前記出力制御トランジスタ素子の動作制御を行う演算増幅器と、を有することを特徴とするシリーズレギュレータ回路が提供される。

このような分圧抵抗回路によれば、出力電圧生成用抵抗を設けて分圧抵抗回路の伝達関数を調節することにより、コンデンサの容量を大きくすることなく、分圧抵抗回路の位相特性を所望のものにすることができる。

本発明では、出力電圧生成用抵抗を設けて分圧抵抗回路の伝達関数を調節することにより、大容量のコンデンサを用いることなく、分圧抵抗回路の位相特性を所望のものにすることができる。

これにより、小容量のコンデンサを用いて分圧抵抗回路のゼロを低い周波数に設定することができるため、回路の小型化を図ることができ、かつ、位相余裕の悪化を容易かつ確実に防止することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、実施の形態のシリーズレギュレータ回路を示す回路図である。シリーズレギュレータ回路１００は、出力電圧ｖ１を供給するＰＭＯＳ−ＦＥＴの出力制御トランジスタＭ１と、入力される基準電圧Ｖ_REFと電圧ｖ２との差分電圧に基づいて、出力制御トランジスタＭ１の出力電圧ｖ１が所定電圧に保たれるように出力制御トランジスタＭ１の動作制御を行う演算増幅器１と、基準電圧Ｖ_REFを発生する基準電圧回路２と、出力制御トランジスタＭ１からの出力電圧ｖ１の変動を検出するために設けられ、電圧ｖ２を演算増幅器１に出力する分圧抵抗回路３とから構成されている。

シリーズレギュレータ回路１００では、演算増幅器１および基準電圧回路２の電源端子と、出力制御トランジスタＭ１のソースとに入力電圧ＶＤＤが供給される。
出力制御トランジスタＭ１のゲートは、演算増幅器１の出力端子に接続され、ドレインは、分圧抵抗回路３および出力電圧ｖ１が出力されるシリーズレギュレータ回路１００の出力端子５に接続されている。この出力端子５には、負荷Ｒ_Lとレギュレート動作を安定させるための出力コンデンサＣ_Lとが接続される。

分圧抵抗回路３は、シリーズレギュレータ回路１００の出力端子５とＧＮＤ（グランド）との間に直列に接続される２つの分圧抵抗Ｒ１，Ｒ２からなる分圧回路、および分圧抵抗Ｒ１に並列に接続されたコンデンサＣ_bと抵抗Ｒ３の直列回路とで構成されている。また、コンデンサＣ_bと抵抗Ｒ３の接続部は、分圧抵抗回路３の出力部として演算増幅器１の反転入力端子に接続され、演算増幅器１に電圧ｖ２を出力する。

分圧抵抗Ｒ１および分圧抵抗Ｒ２の接続部は、出力電圧ｖ１を分圧して分圧電圧ｖｘを生成する分圧回路の分圧電圧出力部を構成している。
抵抗Ｒ３は、一端が分圧電圧出力部に接続され、他端の電位が電圧ｖ２となっている。

なお、分圧抵抗回路３では、保護素子等で構成される寄生容量をＣ_aとして明示しているが、実際の回路ではこの寄生容量Ｃ_aとして、コンデンサを意図的に設けているわけではない。

次に、シリーズレギュレータ回路１００の動作について説明する。
演算増幅器１は、分圧抵抗回路３によって生成された電圧ｖ２が基準電圧Ｖ_REFに仮想短絡するよう機能する。出力制御トランジスタＭ１は、演算増幅器１から出力される電圧により、電圧ｖ２と基準電圧Ｖ_REFが仮想短絡するように出力電圧ｖ１を出力する。これにより、出力電圧ｖ１が一定に制御される。

次に、分圧抵抗回路３の伝達関数について説明する。
分圧抵抗回路３においては、キルヒホッフの法則等より以下の式（２０）〜式（２５）が成り立つ。

v1−vx＝R1・i1 ・・・（２１）
v2−vx＝R3・ib ・・・（２２）
vx＝R2・i2 ・・・（２３）

i1＋ib＝i2＋ia ・・・（２５）
式（２０）〜式（２５）を、それぞれラプラス変換すると、式（２６）〜式（３１）となる。

V₁(s)−V_x(s)＝R1・I₁(s) ・・・（２７）
V₂(s)−V_x(s)＝R3・I_b(s) ・・・（２８）
V_x(s)＝R2・I₂(s) ・・・（２９）

I₁(s)＋I_b(s)＝I₂(s)＋I_a(s) ・・・（３１）
まず、電圧Ｖ_X（ｓ）と電圧Ｖ₁（ｓ）との関係を求める。式（２８）をＶ₂（ｓ）について解き、式（２６）に代入すると、式（３２）で表される。

式（３２）をＩ_b（ｓ）について解くと、式（３３）で表される。

次に、式（３３）、および式（２７），式（２９），式（３０）をそれぞれＩ₁（ｓ），Ｉ₂（ｓ），Ｉ_a（ｓ）について解いた３つの式を、式（３１）に代入したときの、式（３１）の左辺および右辺は、式（３４）および式（３５）で表される。

ここで、

とおく。
式（３４）および式（３５）で表される式（３１）の左辺＝右辺として、左辺のＶ_x（ｓ）の項を右辺に移項すると、式（３６）となる。

式（３６）の分子をβとすると、βは、式（３７）で表される。

式（３６）をＶ_X（ｓ）について解き、αを元に戻すと式（３８）が得られる。

これにより、電圧Ｖ_x（ｓ）と電圧Ｖ₁（ｓ）との関係が得られる。
次に、電圧Ｖ₂（ｓ）を電圧Ｖ₁（ｓ）と電圧Ｖ_x（ｓ）で表す。
式（２８）を、Ｉ_b（ｓ）について解き、式（２６）に代入すると、式（３９）が得られる。

式（３９）をＶ₂（ｓ）について解くと式（４０）が得られる。

伝達関数Ｇ（ｓ）は、式（３８）を式（４０）に代入して整理すると式（４１）で表される。

次に、式（４１）に基づいて、分圧抵抗回路３の伝達関数を調節した場合の実施例について説明する。
図２は、分圧抵抗回路の位相特性を示すグラフである。

なお、図２中の”ｗｉｔｈＲ３”は、分圧抵抗回路３の位相特性を示しており、”ｗ／ｏ（ｗｉｔｈｏｕｔ）Ｒ３”は、分圧抵抗回路９１の位相特性を示している。
また、各条件は、一例として、分圧抵抗Ｒ１＝５０ｋΩ、分圧抵抗Ｒ２＝１００ｋΩ、抵抗Ｒ３＝３００ｋΩ、寄生容量Ｃ_a＝１０ｐＦ、コンデンサＣ_b＝２ｐＦとした。

図２に示すように、抵抗Ｒ３が無い場合は、ポールがゼロよりも先に発生して位相余裕が悪化している。一方、抵抗Ｒ３を設置した場合は、Ｃ_a＞Ｃ_bにも関わらずポールよりもゼロが先に発生しているため、位相余裕が悪化することはない。

以上説明したように、本実施の形態のシリーズレギュレータ回路１００によれば、抵抗Ｒ３を設置し、式（４１）に基づいて、伝達関数を調節することにより、大容量のコンデンサ（コンデンサＣ_b）を用いることなく、分圧抵抗回路３の位相特性を所望のものにすることができる。

これにより、小容量のコンデンサＣ_bを用いて、高い周波数にあるゼロを低い周波数、具体的にはポールより低い周波数またはポールの近傍に設定することができるため、分圧抵抗回路３の小型化、ひいてはシリーズレギュレータ回路１００の小型化を図ることができ、かつ、位相余裕の悪化を容易かつ確実に防止することができる。

以上、本発明の分圧電圧回路およびシリーズレギュレータ回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。

実施の形態のシリーズレギュレータ回路を示す回路図である。分圧抵抗回路の位相特性を示すグラフである。従来のシリーズレギュレータを示す回路図である。寄生容量を考慮した場合の分圧抵抗回路を示す回路図である。コンデンサを追加した場合の分圧抵抗回路を示す回路図である。

符号の説明

１演算増幅器
２基準電圧回路
３分圧抵抗回路
１００シリーズレギュレータ回路
Ｃ_a，Ｃ８_a，Ｃ９_a 寄生容量
Ｃ_b，Ｃ９_b コンデンサ
Ｍ１出力制御トランジスタ
Ｒ１，Ｒ２分圧抵抗
Ｒ３抵抗
Ｖ_REF 基準電圧

Claims

入力電圧から、所定の出力電圧を出力する分圧抵抗回路において、
前記入力電圧を分圧した分圧電圧をその分圧電圧出力部から出力する分圧回路と、
一端が前記分圧電圧出力部に接続され他端の電位を前記出力電圧とする出力電圧生成用抵抗と、
前記入力電圧が入力される前記分圧回路の入力部と前記出力電圧生成用抵抗の他端との間に接続されたコンデンサと、
を有することを特徴とする分圧抵抗回路。
前記コンデンサの値は、前記分圧電圧出力部を構成する要素により生じる寄生容量に基づいて設定されることを特徴とする請求項１記載の分圧抵抗回路。
負荷に対して定電圧を供給するシリーズレギュレータ回路において、
前記定電圧を供給する出力制御トランジスタ素子と、
前記定電圧を分圧した分圧電圧をその分圧電圧出力部から出力する分圧回路と、一端が前記分圧電圧出力部に接続され他端の電位を出力電圧とする出力電圧生成用抵抗と、前記定電圧が入力される前記分圧回路の入力部と前記出力電圧生成用抵抗の他端との間に接続されたコンデンサとを有する分圧抵抗回路と、
前記出力電圧と、予め設定される基準電圧とを入力し、前記出力制御トランジスタ素子が前記定電圧を供給するように前記出力制御トランジスタ素子の動作制御を行う演算増幅器と、
を有することを特徴とするシリーズレギュレータ回路。