JP2006323711A - 分圧抵抗回路およびシリーズレギュレータ回路 - Google Patents
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Abstract
【解決手段】 シリーズレギュレータ回路100は、出力電圧v1を供給するPMOS−FETの出力制御トランジスタM1と、入力される基準電圧VREFと電圧v2との差分電圧に基づいて、出力制御トランジスタM1の出力電圧v1が所定電圧に保たれるように出力制御トランジスタM1の動作制御を行う演算増幅器1と、基準電圧VREFを発生する基準電圧回路2と、出力制御トランジスタM1からの出力電圧v1の変動を検出するために設けられ、電圧v2を演算増幅器1に出力する分圧抵抗回路3とから構成されている。
【選択図】 図1
Description
このフィードバック制御を利用した電源回路としてシリーズレギュレータ回路が知られている。
図3に示すシリーズレギュレータ回路80は、LDO(Low Dropout Voltage Regulator)と呼ばれる回路であり、電圧検出のための分圧抵抗R81,R82で構成される分圧抵抗回路81を有している。
図4は、寄生容量を考慮した場合の分圧抵抗回路を示す回路図である。
式(1),式(2)をそれぞれラプラス変換すると、式(4),式(5)が得られる。
式(3)をラプラス変換して、式(4),式(5)を代入した式は、式(6)で表される。
図5は、コンデンサを追加した場合の分圧抵抗回路を示す回路図である。
分圧抵抗R91に流れる電流を電流i91、分圧抵抗R92に流れる電流をi92、寄生容量C9aに流れる電流をi9a、コンデンサC9bに流れる電流をi9bとすると、式(8),式(9)が成り立つ。
また、電流i92および電流i9aをラプラス変換した式は、式(12),式(13)で表される。
ところで、
I9b(s)+I91(s)=I9a(s)+I92(s) ・・・(14)
なので、式(10)〜式(13)を、式(14)に代入すると、式(15)が得られる。
図1は、実施の形態のシリーズレギュレータ回路を示す回路図である。シリーズレギュレータ回路100は、出力電圧v1を供給するPMOS−FETの出力制御トランジスタM1と、入力される基準電圧VREFと電圧v2との差分電圧に基づいて、出力制御トランジスタM1の出力電圧v1が所定電圧に保たれるように出力制御トランジスタM1の動作制御を行う演算増幅器1と、基準電圧VREFを発生する基準電圧回路2と、出力制御トランジスタM1からの出力電圧v1の変動を検出するために設けられ、電圧v2を演算増幅器1に出力する分圧抵抗回路3とから構成されている。
出力制御トランジスタM1のゲートは、演算増幅器1の出力端子に接続され、ドレインは、分圧抵抗回路3および出力電圧v1が出力されるシリーズレギュレータ回路100の出力端子5に接続されている。この出力端子5には、負荷RLとレギュレート動作を安定させるための出力コンデンサCLとが接続される。
抵抗R3は、一端が分圧電圧出力部に接続され、他端の電位が電圧v2となっている。
演算増幅器1は、分圧抵抗回路3によって生成された電圧v2が基準電圧VREFに仮想短絡するよう機能する。出力制御トランジスタM1は、演算増幅器1から出力される電圧により、電圧v2と基準電圧VREFが仮想短絡するように出力電圧v1を出力する。これにより、出力電圧v1が一定に制御される。
分圧抵抗回路3においては、キルヒホッフの法則等より以下の式(20)〜式(25)が成り立つ。
v2−vx=R3・ib ・・・(22)
vx=R2・i2 ・・・(23)
式(20)〜式(25)を、それぞれラプラス変換すると、式(26)〜式(31)となる。
V2(s)−Vx(s)=R3・Ib(s) ・・・(28)
Vx(s)=R2・I2(s) ・・・(29)
まず、電圧VX(s)と電圧V1(s)との関係を求める。式(28)をV2(s)について解き、式(26)に代入すると、式(32)で表される。
式(34)および式(35)で表される式(31)の左辺=右辺として、左辺のVx(s)の項を右辺に移項すると、式(36)となる。
次に、電圧V2(s)を電圧V1(s)と電圧Vx(s)で表す。
式(28)を、Ib(s)について解き、式(26)に代入すると、式(39)が得られる。
図2は、分圧抵抗回路の位相特性を示すグラフである。
また、各条件は、一例として、分圧抵抗R1=50kΩ、分圧抵抗R2=100kΩ、抵抗R3=300kΩ、寄生容量Ca=10pF、コンデンサCb=2pFとした。
2 基準電圧回路
3 分圧抵抗回路
100 シリーズレギュレータ回路
Ca,C8a,C9a 寄生容量
Cb,C9b コンデンサ
M1 出力制御トランジスタ
R1,R2 分圧抵抗
R3 抵抗
VREF 基準電圧
Claims (3)
- 入力電圧から、所定の出力電圧を出力する分圧抵抗回路において、
前記入力電圧を分圧した分圧電圧をその分圧電圧出力部から出力する分圧回路と、
一端が前記分圧電圧出力部に接続され他端の電位を前記出力電圧とする出力電圧生成用抵抗と、
前記入力電圧が入力される前記分圧回路の入力部と前記出力電圧生成用抵抗の他端との間に接続されたコンデンサと、
を有することを特徴とする分圧抵抗回路。 - 前記コンデンサの値は、前記分圧電圧出力部を構成する要素により生じる寄生容量に基づいて設定されることを特徴とする請求項1記載の分圧抵抗回路。
- 負荷に対して定電圧を供給するシリーズレギュレータ回路において、
前記定電圧を供給する出力制御トランジスタ素子と、
前記定電圧を分圧した分圧電圧をその分圧電圧出力部から出力する分圧回路と、一端が前記分圧電圧出力部に接続され他端の電位を出力電圧とする出力電圧生成用抵抗と、前記定電圧が入力される前記分圧回路の入力部と前記出力電圧生成用抵抗の他端との間に接続されたコンデンサとを有する分圧抵抗回路と、
前記出力電圧と、予め設定される基準電圧とを入力し、前記出力制御トランジスタ素子が前記定電圧を供給するように前記出力制御トランジスタ素子の動作制御を行う演算増幅器と、
を有することを特徴とするシリーズレギュレータ回路。
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JP2005147561A JP2006323711A (ja) | 2005-05-20 | 2005-05-20 | 分圧抵抗回路およびシリーズレギュレータ回路 |
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JP2005147561A JP2006323711A (ja) | 2005-05-20 | 2005-05-20 | 分圧抵抗回路およびシリーズレギュレータ回路 |
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JP2007011972A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 直流電源電圧安定化回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002091579A (ja) * | 2000-09-20 | 2002-03-29 | Ricoh Co Ltd | ボルテージレギュレータ |
JP2002297248A (ja) * | 2001-04-03 | 2002-10-11 | Ricoh Co Ltd | ボルテージレギュレータ |
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2005
- 2005-05-20 JP JP2005147561A patent/JP2006323711A/ja active Pending
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