JP4901127B2 - フロートゲートメモリ装置 - Google Patents
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Description
フロートゲートメモリ装置のメモリセルはP型基板2上に形成されたN型ドレイン領域4と、N型ソース領域6を含み、チャンネル領域の上部に順次形成される第1絶縁層8、フロートゲート10、第2絶縁層12及びワードライン14を含む。
さらに、本発明に係るフロートゲートメモリ装置は多数のセル絶縁層を利用して多数のフロートゲートセルアレイを断面方向に積層し、セルの集積容量をセルアレイの積層の数ほど高めることができるという効果が得られる。
まず、下部ワードライン16が最下部層に形成され、上部ワードライン18が最上部層に形成される。下部ワードライン16と上部ワードライン18は互いに平行に配置される。
まず、下部ワードライン16が最下部層に形成され、上部ワードライン18が最上部層に形成される。下部ワードライン16と上部ワードラインは互いに平行して配置される。
まず、図3aはハイレベルデータ「1」の書込み動作を示す概念図である。
下部ワードライン16と上部ワードライン18に接地電圧GNDを印加すれば、チャンネル領域22に陰の電荷が誘導され、ドレイン領域30とソース領域32はグラウンド状態であるためチャンネル領域22はオン状態となる。
まず、図4aはローレベルデータ「0」の書込み動作を示す概念図である。
下部ワードライン16及び上部ワードライン18に接地電圧GNDを印加し、ドレイン領域30及びソース領域32の間に僅かな電圧差を与えれば、チャンネル22がオフになっているので少ないオフ電流が流れる。
図5に示されているように、多数のワードラインWLと多数のビットラインBLの交差点に単位メモリセルUCが配置される。
図6aに示されているように、同一の下部ワードライン16 BWL_1及び上部ワードライン18 WL_1にカラム方向に多数の単位メモリセルUCが形成される。
図6bに示されているように、同一のビットラインBL_1にロー方向に多数の単位メモリセルUCが形成される。
図7に示されているように、多数のセルアレイ絶縁層COL_1〜COL_4を形成し多数のフロートゲートセルアレイが断面方向に積層される構造である。従って、同一の面積にセルの集積容量を積層の数ほど高めることができる。
図8に示されているように、図5に示した平面図と類似するが、下部ワードライン16 BWL_Sを一定のセルアレイ範囲で共通に用いる。そして、多数の上部ワードライン18 WLはカラム方向に多数個が備えられ、多数のビットラインBLはロー方向に多数個が備えられる。さらに、多数の上部ワードライン18 WLと多数のビットラインBLが交差する領域に多数の単位メモリセルUCが配置される。
図9aに示されているように、同一の下部ワードライン16 BWL_S及び上部ワードライン18 WL_1にカラム方向に多数の単位メモリセルUCが形成される。
図9bに示されているように、同一のビットラインBL_1にロー方向に多数の単位メモリセルUCが形成される。ここで、下部ワードライン16 BWL_Sは共通に連結される。
図10に示されているように、図8に示した単位セルアレイが多層構造に積層される。そして、それぞれの単位セルアレイは多数のセルアレイ絶縁層COL_1〜COL_4を介し互いに分離される。
単位メモリセルアレイ34は、多数のメモリセルQ1〜Qm及びスイッチング素子N1、N2を含む。ここで、多数のメモリセルQ1〜Qmは直列連結され、第1スイッチング素子N1はゲート端子に第1選択信号SEL_1が印加され、ビットラインBLとメモリセルQ1を選択的に連結し、第2スイッチング素子N2はゲート端子に第2選択信号SEL_2が印加されてセンシングラインS/LとメモリセルQmを選択的に連結する。
フロートゲートメモリ装置は図11に示した多数の単位メモリセルアレイ34を含み、カラム方向に多数のビットラインBL_1〜BL_nに共通に連結され、ロー方向に多数の上部ワードラインWL_1〜WL_m、下部ワードラインBWL_1〜BWL_m、第1選択信号SEL_11〜SEL_1n、第2選択信号SEL_21〜SEL_2n及びセンシングラインS/L_1〜S/L_nに共通に連結される。ここで、多数のビットラインBL_1〜BL_nは多数のセンスアンプ36と一対一対応して接続される。
本発明に係るフロートゲートメモリ装置の書込み動作サイクルは、二つのサブ動作領域に区分することができる。即ち、第一のサブ動作領域ではデータ「1」を書き込み、第二のサブ動作領域では第一のサブ動作領域で書き込んだデータ「1」を維持するか、データ「0」を書き込む。
まず、t0区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
まず、t0区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
まず、t0区間はメモリセルのプリチャージ区間で、全ての信号及びラインが接地電圧VSSにプリチャージされる。
4 N型ドレイン領域
6 N型ソース領域
8 第1絶縁層
10 フロートゲート
12 第2絶縁層
14 ワードライン
16 下部ワードライン
18 上部ワードライン
20 第1絶縁層
22 フロートチャンネル
24 第2絶縁層
26 フロートゲート
28 第3絶縁層
30 N型ドレイン
32 N型ソース
34 単位メモリセルアレイ
36 センスアンプ
Claims (27)
- 下部ワードラインと、
前記下部ワードラインの上部に形成されフローティング状態を維持し、N型ドレイン、P型チャンネル及びN型ソースを含むフロートチャンネル層と、
前記フロートチャンネル層の上部に形成されデータが格納されるフロートゲートと、
前記フロートゲートの上部に前記下部ワードラインと平行に形成された上部ワードラインとを含み、
前記下部ワードライン及び上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い前記フロートチャンネル層に互いに異なるチャンネル抵抗を誘導し、該当するデータの読出し動作を行い、
前記下部ワードラインに陽の電圧を印加し、前記上部ワードラインに陰の電圧を印加し、前記N型ドレインと前記N型ソースに接地電圧を印加し前記フロートチャンネル層にハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記フロートチャンネル層は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項1に記載のフロートゲートメモリ装置。
- 下部ワードラインと、
前記下部ワードラインの上部に形成された第1絶縁層と、
前記第1絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第2絶縁層と、
前記第2絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第3絶縁層と、
前記第3絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域とを含み、
前記下部ワードラインが選択された状態で、前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し該当するデータを読み出し、
前記下部ワードラインに陽の電圧を印加し、前記上部ワードラインに陰の電圧を印加し、前記N型ドレイン領域と前記N型ソース領域に接地電圧を印加し前記P型フロートチャンネルにハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記P型フロートチャンネル及びN型ドレイン領域及びN型ソース領域は炭素ナノチューブ、シリコン、ゲルマニウム、有機半導体のうち少なくともいずれか一つでなることを特徴とする請求項3に記載のフロートゲートメモリ装置。
- 前記P型フロートチャンネルは、前記フロートゲートに電子が格納されていれば、陽の電荷が誘導され高抵抗状態となってオフ状態になることを特徴とする請求項3に記載のフロートゲートメモリ装置。
- 前記P型フロートチャンネルは前記フロートゲートに正孔が格納されていれば、陰の電荷が誘導され低抵抗状態となってオン状態になることを特徴とする請求項3に記載のフロートゲートメモリ装置。
- 前記フロートゲートは、前記下部ワードラインと前記上部ワードラインに陽の電圧を印加した状態で前記ドレイン領域と前記ソース領域に陽の電圧を印加し、以前に格納されたハイレベルデータを維持することを特徴とする請求項3に記載のフロートゲートメモリ装置。
- 多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記フロートゲートメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第1絶縁層と、
前記第1絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第2絶縁層と、
前記第2絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第3絶縁層と、
前記第3絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と
を含み、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い、前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い、前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出し、
前記下部ワードラインに陽の電圧を印加し、前記上部ワードラインに陰の電圧を印加し、前記N型ドレイン領域と前記N型ソース領域に接地電圧を印加し前記フロートゲートメモリセルにハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項8に記載のフロートゲートメモリ装置。
- 多数のフロートゲートメモリセルを含み、多層に積層された多数の単位メモリセルアレイを含み、
前記フロートゲートメモリセルは
下部ワードラインと、
前記下部ワードラインの上部に形成された第1絶縁層と、
前記第1絶縁層の上部に形成されフローティング状態を維持するP型フロートチャンネルと、
前記P型フロートチャンネルの上部に形成された第2絶縁層と、
前記第2絶縁層の上部に形成され電荷が格納されるフロートゲートと、
前記フロートゲートの上部に形成された第3絶縁層と、
前記第3絶縁層の上部に形成された上部ワードラインと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と
を含み、
前記多数の単位メモリセルアレイそれぞれの前記多数のフロートゲートメモリセルの前記下部ワードラインが共通に連結され、
前記下部ワードラインが選択された状態で前記上部ワードラインのレベル状態に従い前記フロートゲートにデータを書き込み、
前記フロートゲートに格納された電荷の極性状態に従い前記P型フロートチャンネルに互いに異なるチャンネル抵抗を誘導し、データを読み出し、
前記下部ワードラインに陽の電圧を印加し、前記上部ワードラインに陰の電圧を印加し、前記N型ドレイン領域と前記N型ソース領域に接地電圧を印加し前記フロートゲートメモリセルにハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記多数の単位メモリセルアレイは、セルアレイ絶縁層により互いに分離されることを特徴とする請求項10に記載のフロートゲートメモリ装置。
- 上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、
第1選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第1スイッチング素子と、
第2選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第2スイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第1絶縁層と、
前記第1絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、
前記P型フロートチャンネルの上部に形成された第2絶縁層と、
前記第2絶縁層の上部に形成された前記フロートゲートと、
前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第3絶縁層とを含み、
前記第1スイッチング素子と前記第2スイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードラインに陽の電圧を印加し、前記ビットライン及び前記センシングラインを接地電圧に連結し、前記選択されたメモリセルにハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結され、前記下部ワードラインは陽の電圧が印加されることを特徴とする請求項12に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子はターンオン状態を維持し、前記第2スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインに陽の電圧を印加して前記選択されたメモリセルに格納されたハイレベルデータを維持することを特徴とする請求項12に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項14に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子はターンオン状態を維持し、前記第2スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインは接地電圧に連結して前記選択されたメモリセルにローレベルデータを書き込むことを特徴とする請求項12に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項16に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子及び前記第2スイッチング素子はターンオン状態を維持し、前記上部ワードライン、前記下部ワードライン及び前記センシングラインは接地電圧に連結され、前記ビットラインにセンシング電圧が印加されて前記選択されたメモリセルに格納されたデータをセンシングすることを特徴とする請求項12に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項18に記載のフロートゲートメモリ装置。
- ロー方向に配列され、互いに平行する多数の上部ワードライン及び多数の下部ワードラインと、カラム方向に配列された多数のビットラインと、前記多数のビットラインと垂直方向に配列された多数のセンシングラインと、前記多数の上部ワードライン及び前記多数の下部ワードラインと前記多数のビットラインが交差する領域に配置される多数のメモリセルアレイと、前記多数のビットラインと一対一対応し、前記ビットライン上のデータをセンシング及び増幅する多数のセンスアンプを含むフロートゲートメモリ装置において、
前記多数のメモリセルアレイのそれぞれは、
上部ワードライン及び下部ワードラインに印加される電位に従い、ビットラインを介し印加されたデータがフロートゲートに格納されるか、前記フロートゲートに格納されたデータが前記ビットラインに出力される直列連結された多数のメモリセルと、
第1選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第1スイッチング素子と、
第2選択信号の状態に従いセンシングラインと前記複数個のメモリセルを選択的に連結する第2スイッチング素子とを含み、
前記多数のメモリセルは
前記下部ワードラインの上部に形成された第1絶縁層と、
前記第1絶縁層の上部に形成され、前記フロートゲートの極性に従い抵抗が変化するP型フロートチャンネルと、
前記P型フロートチャンネルの両側に形成されたN型ドレイン領域及びN型ソース領域と、
前記P型フロートチャンネルの上部に形成された第2絶縁層と、
前記第2絶縁層の上部に形成された前記フロートゲートと、
前記フロートゲートの上部及び前記上部ワードラインの下部に形成された第3絶縁層を含み、
前記第1スイッチング素子と前記第2スイッチング素子がターンオン状態を維持し、前記上部ワードラインに陰の電圧を印加し、前記下部ワードラインに陽の電圧を印加し、前記ビットライン及び前記センシングラインを接地電圧に連結し、前記選択されたメモリセルにハイレベルデータを書き込むことを特徴とするフロートゲートメモリ装置。 - 前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結され、前記下部ワードラインは陽の電圧が印加されることを特徴とする請求項20に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子はターンオン状態を維持し、前記第2スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインに陽の電圧を印加し、前記選択されたメモリセルに格納されたハイレベルデータを維持することを特徴とする請求項20に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項22に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子はターンオン状態を維持し、前記第2スイッチング素子がターンオフ状態を維持し、前記上部ワードライン及び前記下部ワードラインに陽の電圧を印加し、前記ビットラインは接地電圧に連結して前記選択されたメモリセルにローレベルデータを書き込むことを特徴とする請求項20に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項24に記載のフロートゲートメモリ装置。
- 前記第1スイッチング素子及び前記第2スイッチング素子はターンオン状態を維持し、前記上部ワードライン、前記下部ワードライン及び前記センシングラインは接地電圧に連結され、前記ビットラインにセンシング電圧が印加され、前記選択されたメモリセルに格納されたデータをセンシングすることを特徴とする請求項20に記載のフロートゲートメモリ装置。
- 前記選択されたメモリセルが連結された前記メモリセルアレイの前記選択されたメモリセルを除いた他の全てのメモリセルの前記上部ワードラインは接地電圧に連結されることを特徴とする請求項26に記載のフロートゲートメモリ装置。
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