JP2006313611A - メモリ装置の消去電圧のディスチャージ方法及びそのディスチャージ回路 - Google Patents
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Abstract
【解決手段】半導体メモリ装置のCSLを1次ディスチャージする段階と、CSL電圧を所定基準電圧と比較する段階と、CSL電圧が基準電圧より低い場合、CSLを2次ディスチャージする段階と、を含むことを特徴とする半導体メモリ装置の消去電圧のディスチャージ方法。
【選択図】図3
Description
一方、このようなNANDフラッシュメモリ装置は、データの消去動作後に消去電圧をディスチャージする必要がある。
図1において、従来のディスチャージ回路100は、CSLに連結された第1ノード106、第1ノード106と第2ノード108との間に連結された第1高電圧空乏トランジスタ(High Voltage Depletion Transistor)H1、第1ノード106と接地電圧との間に直列に連結された抵抗R、第2高電圧空乏トランジスタH2、及び第1NMOSトランジスタN1を備え、また、電源電圧と第2ノード108との間に直列に連結されたPMOSトランジスタP1及び第3高電圧空乏トランジスタH3を備え、また、第2ノード108と接地電圧との間に第2NMOSトランジスタN2を備えている。
プログラム制御信号110は、メモリセルへのデータプログラム時に印加される制御信号としてCSLに電源電圧より低い電圧を印加する機能を有する。したがって、CSLラインを1.2V程度に設定することによりプログラム時にカップリング問題を解決できる。一方、第1及び第2高電圧空乏トランジスタH1、H2は、第1及び第2NMOSトランジスタN1、N2を保護し、第3高電圧空乏トランジスタH3は、PMOSトランジスタP1を保護する。
図1及び図2を参照して従来のディスチャージ回路の動作を説明する。
NANDフラッシュメモリがメモリセルをプログラムする場合にCSLの電圧は、1.2V程度に設定され、メモリセルのデータを判読する場合には、CSLの電圧を0Vに設定して判読する。一方、メモリセルのデータを消去する場合には、CSLが20V程度の高電圧に設定される。したがって、消去動作が完了すると、CSLをディスチャージする必要がある。
図2に示すように、データの消去が完了すれば、第1ディスチャージ制御信号が論理ハイに遷移され、一定時間Tの後に第2ディスチャージ制御信号が論理ハイに遷移される。
さらに、図1を参照すれば、第1ディスチャージ制御信号112が論理ハイになれば、第1NMOSトランジスタN1はターンオンになり、抵抗Rのある第1経路102に沿ってCSLがディスチャージされる。その後、第2ディスチャージ制御信号114が論理ハイになれば、第2NMOSトランジスタN2もターンオンになって第1経路102及び第2経路104に沿ってCSLがディスチャージされる。
以下、添付した図面に基づき、本発明の望ましい実施形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
図3を参照すれば、本発明に係るディスチャージ回路300は、CSLに連結された第1ノード306、第1ノード306と第2ノード308との間に連結された第1高電圧空乏トランジスタH1、第1ノード306と接地電圧との間に直列に連結された第1抵抗R1、第2高電圧空乏トランジスタH2、及び第1NMOSトランジスタN1を備え、また、電源電圧と第2ノード308との間に直列に連結されたPMOSトランジスタP1及び第3高電圧空乏トランジスタH3を備え、また、第2ノード308と接地電圧との間に連結された第2NMOSトランジスタN2を備える。また、第1ノード306と接地電圧との間に直列に連結された第2及び第3抵抗R2、R3を備え、第2抵抗R2及び第3抵抗R3の連結ノードに連結された比較部310と第2ディスチャージ制御信号発生部312とを備える。
PMOSトランジスタP1のゲートにはプログラム制御信号314が印加される。プログラム制御信号314は、メモリセルへのデータプログラム時に印加される制御信号としてPMOSトランジスタP1をターンオンさせてCSLに一定電圧を印加する機能を有する。
比較部310の第1入力端にはR2を介してCSLに連結された電圧Vcslが印加され、第2入力端には基準電圧Vrefが印加される。第1ディスチャージが進行すれば、CSLの電圧は低くなり始め、前記比較部310の第1入力端に印加される電圧が低くなり始める。そして、第1入力端に印加される電圧が基準電圧Vrefより低くなる時点T2になれば、比較部310は、その結果を第2ディスチャージ制御信号発生部312に出力し、第2ディスチャージ制御信号発生部312は、比較部310の結果に応答して第2ディスチャージ制御信号を生成する。
以下、図3〜図5を参照して本発明に係るディスチャージ回路の動作を説明する。
まず、図5に示すように、データの消去が完了すると、第1ディスチャージ制御信号が論理ハイに遷移されて第1ディスチャージ動作が実行される。
302 第1経路
304 第2経路
306 第1ノード
308 第2ノード
310 比較部
312 第2ディスチャージ制御信号発生部
314 プログラム制御信号
318 第2ディスチャージ制御信号
Claims (19)
- 半導体メモリ装置の消去電圧のディスチャージ方法において、
前記半導体メモリ装置のCSLを1次ディスチャージする段階と、
CSL電圧を所定基準電圧と比較する段階と、
前記CSL電圧が前記基準電圧より低い場合、前記CSLを2次ディスチャージする段階と、を含むことを特徴とするディスチャージ方法。 - 前記1次ディスチャージする段階は、
データが実質的に消去された場合に第1ディスチャージ制御信号を生成する段階と、
前記第1ディスチャージ制御信号に応答して第1経路上の第1スイッチをターンオンさせる段階と、
前記CSLを前記第1経路に沿ってディスチャージする段階と、をさらに含むことを特徴とする請求項1に記載のディスチャージ方法。 - 前記第2ディスチャージする段階は、
前記CSL電圧が前記基準電圧より低い場合、第2ディスチャージ制御信号を生成する段階と、
前記第2ディスチャージ制御信号に応答して第2経路上の第2スイッチをターンオンさせる段階と、
前記CSLを前記第2経路に沿ってディスチャージする段階と、を含むことを特徴とする請求項2に記載のディスチャージ方法。 - 前記CSLのディスチャージが実質的に完了すると、前記第1ディスチャージ及び前記第2ディスチャージを終了する段階をさらに含み、
前記第1ディスチャージを実行する段階と前記第2ディスチャージを実行する段階とは、実質的に同時に行われることを特徴とする請求項1に記載のディスチャージ方法。 - 前記ディスチャージ方法は、
前記第1ディスチャージが完了する時、前記第2ディスチャージ動作が実行される段階と、
前記CSLのディスチャージが実質的に完了する時、前記第2ディスチャージを終了する段階と、をさらに含むことを特徴とする請求項1に記載のディスチャージ方法。 - 前記半導体メモリ装置は、不揮発性半導体メモリ装置であることを特徴とする請求項1に記載のディスチャージ方法。
- 前記不揮発性半導体メモリ装置は、NAND型フラッシュメモリであることを特徴とする請求項6に記載のディスチャージ方法。
- 不揮発性半導体メモリ装置のディスチャージ回路において、
半導体メモリ装置のメモリセルに連結されたCSLと、
前記CSLを1次ディスチャージするための第1ディスチャージ制御部と、
CSL電圧を基準電圧と比較し、その比較結果を出力する検出部と、
前記比較結果に応答して前記CSLを2次ディスチャージするための第2ディスチャージ制御部と、を備えることを特徴とするディスチャージ回路。 - 前記不揮発性半導体メモリ装置は、NAND型フラッシュメモリであることを特徴とする請求項8に記載のディスチャージ回路。
- 第1ノードと第2ノードとの間に連結された第1高電圧空乏トランジスタをさらに備え、前記第1ノードは、前記CSLに連結され、
前記第1ディスチャージ制御部は、前記第1ノードと接地電圧との間に互いに直列に連結された抵抗、第2高電圧空乏トランジスタ、及び第1NMOSトランジスタをさらに備え、前記第1NMOSトランジスタのゲートには、第1ディスチャージ制御信号が印加され、
前記第2ディスチャージ制御部は、前記第2ノードと前記接地電圧との間に連結された第2NMOSトランジスタをさらに備え、前記比較結果に応じて第2ディスチャージ制御信号が前記第2NMOSトランジスタのゲートに印加されることを特徴とする請求項8に記載のディスチャージ回路。 - 前記第1及び第2高電圧空乏トランジスタのゲートには電源電圧が印加されることを特徴とする請求項10に記載のディスチャージ回路。
- 前記第1ディスチャージ制御部は、第1ディスチャージ制御信号に応答して前記CSLをグラウンドにさらに連結し、
前記第2ディスチャージ制御部は、前記比較結果によって第2ディスチャージ制御信号に応答して前記CSLを前記グラウンドにさらに連結することを特徴とする請求項8に記載のディスチャージ回路。 - 前記検出部は、
前記CSL電圧を入力される第1入力端、前記基準電圧を入力される第2入力端、及び比較結果を出力する出力端を備える電圧比較部と、
前記電圧比較部の出力端に連結され、前記比較結果によって前記第2ディスチャージ制御信号を発生させる第2ディスチャージ制御信号発生部と、をさらに備えることを特徴とする請求項12に記載のディスチャージ回路。 - 前記第2ディスチャージ制御信号発生部は、前記CSL電圧が前記基準電圧以下にディスチャージされる時点に前記第2ディスチャージ制御信号を発生させることを特徴とする請求項13に記載のディスチャージ回路。
- 前記検出部は、
前記CSL電圧を分配するために直列に連結された2つ以上の抵抗より構成された電圧分配部をさらに備え、
一つの抵抗は前記CSLに連結され、
前記電圧分配部の電圧出力端は、前記電圧比較部の第1入力端に連結されることを特徴とする請求項13に記載のディスチャージ回路。 - 前記第1及び第2ディスチャージ制御信号は、同時にアクティブ状態にされ、
前記第1及び第2ディスチャージ制御信号は、前記CSLが実質的にディスチャージされる時にディセーブルされることを特徴とする請求項12に記載のディスチャージ回路。 - 前記第2ディスチャージ制御信号がアクティブ状態になれば、前記第1ディスチャージ制御信号をディセーブルさせ、
前記CSLのディスチャージが完了すると、前記第2ディスチャージ制御信号をディセーブルさせることを特徴とする請求項12に記載のディスチャージ回路。 - 複数のメモリセルと、
前記メモリセルに連結されたCSLと、
前記CSLを1次ディスチャージするために前記CSLに連結された第1ディスチャージ回路と、
ディスチャージ制御信号に応答して前記CSLを2次ディスチャージするために前記CSLに連結された第2ディスチャージ回路と、
CSL電圧に応答して前記ディスチャージ制御信号を発生させるディスチャージ制御信号発生部と、を備えることを特徴とする半導体メモリ装置。 - 前記CSL電圧が基準電圧以下に下がる時に比較結果を発生させる検出回路をさらに備え、
前記ディスチャージ制御信号発生部は、前記比較結果に応じて前記ディスチャージ制御信号を発生させることを特徴とする請求項18に記載の半導体メモリ装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009151920A (ja) * | 2007-12-19 | 2009-07-09 | Powerchip Semiconductor Corp | メモリデバイスと放電回路とを備える集積回路 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100875295B1 (ko) | 2007-03-30 | 2008-12-23 | 삼성전자주식회사 | 향상된 성능을 갖는 플래시 메모리 장치 |
JP4435202B2 (ja) * | 2007-04-24 | 2010-03-17 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9190120B2 (en) | 2010-10-20 | 2015-11-17 | Samsung Electronics Co., Ltd. | Storage device including reset circuit and method of resetting thereof |
KR20120069942A (ko) | 2010-12-21 | 2012-06-29 | 에스케이하이닉스 주식회사 | 사전 디스차지 기능을 갖는 반도체 메모리 장치, 이를 포함하는 반도체 집적 회로 및 이것의 구동 방법 |
KR20150048427A (ko) * | 2013-10-28 | 2015-05-07 | 에스케이하이닉스 주식회사 | 디스차지 회로 |
US9704585B2 (en) | 2015-06-15 | 2017-07-11 | Cypress Semiconductor Corporation | High voltage architecture for non-volatile memory |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102197A (ja) * | 1995-06-30 | 1997-04-15 | Samsung Electron Co Ltd | 半導体メモリ装置の共通ソースライン制御回路 |
JPH1145588A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 不揮発性半導体記憶装置 |
JP2001351390A (ja) * | 2000-06-09 | 2001-12-21 | Nec Corp | フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 |
JP2004103153A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 不揮発性半導体記憶装置の電圧発生回路 |
JP2004259405A (ja) * | 2003-02-27 | 2004-09-16 | Toshiba Corp | 高電圧生成回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2976259B2 (ja) * | 1992-07-14 | 1999-11-10 | 株式会社名機製作所 | ホットプレスの加熱制御装置およびその制御方法 |
JPH0651760A (ja) * | 1992-07-31 | 1994-02-25 | Kawai Musical Instr Mfg Co Ltd | 無線方式楽音発生システム |
EP0782149B1 (en) * | 1995-12-29 | 2003-05-28 | STMicroelectronics S.r.l. | Device for generating and regulating a gate voltage in a non-volatile memory |
JPH11213684A (ja) | 1998-01-28 | 1999-08-06 | Toshiba Corp | 不揮発性半導体メモリ |
JP2001155486A (ja) * | 1999-11-25 | 2001-06-08 | Nec Corp | 半導体スタティックメモリ |
JP3883391B2 (ja) * | 2001-02-28 | 2007-02-21 | シャープ株式会社 | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 |
JP4107877B2 (ja) | 2002-05-16 | 2008-06-25 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
JP4052895B2 (ja) | 2002-08-07 | 2008-02-27 | シャープ株式会社 | メモリセル情報の読み出し回路および半導体記憶装置 |
JP4680195B2 (ja) * | 2004-06-25 | 2011-05-11 | スパンション エルエルシー | 半導体装置及びソース電圧制御方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102197A (ja) * | 1995-06-30 | 1997-04-15 | Samsung Electron Co Ltd | 半導体メモリ装置の共通ソースライン制御回路 |
JPH1145588A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 不揮発性半導体記憶装置 |
JP2001351390A (ja) * | 2000-06-09 | 2001-12-21 | Nec Corp | フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置 |
JP2004103153A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 不揮発性半導体記憶装置の電圧発生回路 |
JP2004259405A (ja) * | 2003-02-27 | 2004-09-16 | Toshiba Corp | 高電圧生成回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009151920A (ja) * | 2007-12-19 | 2009-07-09 | Powerchip Semiconductor Corp | メモリデバイスと放電回路とを備える集積回路 |
Also Published As
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---|---|
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