JP2009151920A - メモリデバイスと放電回路とを備える集積回路 - Google Patents

Abstract

【課題】放電回路及び集積回路を提供する。
【解決手段】ウェル電圧ラインと第１電圧ラインと第２電圧供給源とを接続し、第２電圧供給源が第１電圧と接続電圧よりも低い第２電圧を印加する第１スイッチ回路と、第１スイッチ回路と参照電圧とを接続し、参照電圧は第１電圧よりも低い第２スイッチ回路と、第１スイッチ回路と接続し、第１放電動作時間帯に第１制御電圧を印加して第１スイッチ回路を導通させ、ウェル電圧ラインと第１電圧ラインとを第２電圧供給源に接続する第１制御電圧供給源と、第２スイッチ回路と接続し、第２放電動作時間帯に第２制御電圧を印加して第２スイッチ回路を導通させ、ウェル電圧ラインと第１電圧ラインを参照電圧に接続する第２制御電圧供給源とを備える放電回路と、メモリデバイスとを備える集積回路とする。
【選択図】図１

Description

本件発明はメモリデバイスと放電回路とを備える集積回路に関する。

フラッシュメモリは、近年、超大規模集積回路に使用されてきている。フラッシュメモリは、不揮発性メモリの一種であり、不揮発性メモリの特徴は、電源供給を止めてもデータをほぼ永久に保持できることにある。また、その特性はハードディスクと同等である。不揮発性メモリの中でもフラッシュメモリは、高速、高密度、システム内での再プログラム能力（ｉｎ−ｓｙｓｔｅｍ ｒｅｐｒｏｇｒａｍａｂｉｌｉｔｙ）等の特性を備えているので、各種携帯型デジタル機器に用いられる基本的なストレージ媒体となっている。一般の高速の６Ｔ ＳＲＡＭは１メモリセルの形成に６個のトランジスタを必要とし、高速のＤＲＡＭも約４個のトランジスタを配置する面積を必要とする。これに対しフラッシュメモリは、１つの素子で１つのメモリセルを構成するため、極めて高密度である。この他、フラッシュメモリはスタックゲート方式のＭＯＳＦＥＴ構造をとるため、データ処理を非常に簡潔にできる。よって、フラッシュメモリは、携帯型デジタル機器のストレージ媒体、或いは、大容量のデータストレージ媒体として好ましい選択肢である。このフラッシュメモリは、携帯電話の音声信号処理やＰＤＡのビデオデータ処理に特に多く使用されている。

フラッシュメモリは、ＮＡＮＤフラッシュとＮＯＲフラッシュとに大別される。ＮＡＮＤフラッシュのメモリセルは直列構造を採用しており、メモリセルの読み書きは、ページとブロックを単位として実行し、１つのページは複数のビットを含み、１つのブロックは複数のページを含む。ＮＡＮＤフラッシュのブロックサイズは一般的には８〜３２ＫＢである。直列配置構造の最大の長所は、メモリ容量を大きくできることであり、ＮＡＮＤ商品では５１２ＭＢ容量を超えるのが普通である。また、ＮＡＮＤフラッシュはコストが低いため、今では一般的に使用されている。ＮＯＲフラッシュのメモリセルは並列構造を採用しているため、ＮＯＲフラッシュの入力／出力ポートにおける伝送速度は、ＮＡＮＤフラッシュよりも速い。並列伝送モードを採用しているため、ＮＯＲフラッシュの読み取り速度はＮＡＮＤフラッシュよりも速いのである。ＮＡＮＤフラッシュは現在、携帯型ストレージ機器、デジタルカメラ、ＭＰ３プレーヤー、ＰＤＡ等に大量に使用されている。

図７は、フラッシュメモリ１０の断面図である。図７中の符号Ｐ＿ｓｕｂは基板、符号Ｐ＿ｗｅｌｌとＬＶ＿Ｐ ｗｅｌｌはＰウェル、符号Ｎ＿ｗｅｌｌはＮウェルを示している。フラッシュメモリ１０は、メモリセル１１と選択トランジスタ１２と、電圧を提供してメモリの操作を実行する複数の電圧ラインとを備えている。符号ＷＬはワードラインであり、符号ＢＬはメモリセル１１と選択トランジスタ１２を接続するビットラインである。選択電圧ラインＳＬはメモリセル１１と接続し、ウェル電圧ラインＶＰＷはメモリセルのＰウェルと接続している。電圧ラインＹＢＬは、選択トランジスタ１２のゲートと接続し、電圧ラインＶｉｒｐｗｒは、選択トランジスタ１２と接続している。

図８は、従来技術におけるフラッシュメモリの消去動作時の各電圧ラインの電圧図である。図８に示すように、時間帯Ａでは、外部電圧供給源（図示せず）が消去電圧Ｖｅｒａｓｅを電圧ラインＶＰＷに印加し、ロジック高電圧がＰウェルに印加される。その結果、フラッシュメモリ１０に書き込まれたデータを消去するために、書き込み済みのフローゲート（図７に示すＦＧ）内の電子を、図７に示す矢印の方向にＰウェルに吸い戻すことが可能になる。上述の動作は、フラッシュメモリが保存するデータを消去するためのＦ−Ｎトンネル動作（Ｆ−Ｎ ｔｕｎｎｅｌｉｎｇ）と言われている。時間帯Ａでは、選択電圧線ＳＬとビットラインＢＬと電圧ラインＹＢＬとＶｉｒｐｗｒとは、全てフローティング状態にあるため、これらは電圧ラインＶＰＷよりも小さい電圧と接続している。例えば、図８に示すように、２０Ｖの消去電圧Ｖｅｒａｓｅが電圧ラインＶＰＷに印加されると、フラッシュメモリの適切な操作を維持するために、ＳＬとＢＬとＹＢＬとＶｉｒｐｗｒの電圧は、２０Ｖよりも低い電圧と接続する。データが完全に消去されると、各電圧ラインは、時間帯Ｂで放電を開始する。しかし、フラッシュメモリ中の各素子からの放電速度が異なるために残存電圧が異なることになり、その結果、ＰＮ接合が導通して、フラッシュメモリを損傷する恐れのある大電流が生じる。

従って、各電圧ラインの放電過程を同時に放電させる様に最適に制御し、安定した電圧にすることができるように改善された放電回路に対する要求があった。

特開平１０−２１４４９１号公報 特開２００１−３５１３９０号公報

本件発明は、上記課題を解決したメモリデバイスと放電回路とを備える集積回路を提供することを目的とする。

本件発明に係る集積回路： 本件発明に係る集積回路は、メモリデバイスと放電回路とを備える集積回路であって、前記メモリデバイスは以下のＡ〜Ｄを備え、且つ、メモリセル中に保存されたデータを消去するのに十分な第１電圧を備えることを特徴とし、前記放電回路が前記データの消去動作時間帯の終了後にウェル電圧ラインと第１電圧ラインとを放電させるものであることを特徴としている。

Ａ： 前記メモリセル。
Ｂ： 前記メモリデバイスのウェルと接続している前記ウェル電圧ライン。
Ｃ： 前記メモリセルの第１の第１ノードと接続している前記第１電圧ライン。
Ｄ： 前記第１電圧を前記ウェル電圧ラインに印加し、前記データの消去動作時間帯に前記第１電圧ラインに接続電圧を印加する第１電圧供給源。

本件発明に係る集積回路においては、前記放電回路は、以下のＥ及びＦを備えるものであることも好ましい。

Ｅ： 第１制御電圧供給源と前記ウェル電圧ラインと前記第１電圧ラインとに接続しており、第１放電動作時間帯に第１制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続する第１スイッチ回路。
Ｆ： 前記第１電圧と接続電圧よりも小さい第２電圧を印加する第２電圧供給源と第２制御電圧供給源とに接続しており、第２放電動作時間帯に第２制御電圧を印加することで導通し、前記第１スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第１電圧ラインとを前記参照電圧と接続する第２スイッチ回路。

本件発明に係る集積回路においては、前記第１スイッチ回路は、第１ゲートを備え、前記ウェル電圧ラインと前記接続ノードとを接続するための第１トランジスタと、第２ゲートを備え、前記第１電圧ラインと当該接続ノードとを接続するための第２トランジスタとを備え、当該第１ゲートと当該第２ゲートとはそれぞれ前記第１制御電圧供給源と接続し、当該接続ノードは前記第２スイッチ回路と接続したものであることも好ましい。

本件発明に係る集積回路においては、前記第２スイッチ回路は、第３ゲートを備え、前記接続ノードと第２電圧供給源とを接続するための第３トランジスタと、第４ゲートを備え、当該接続ノードと前記参照電圧とを接続するための第４トランジスタとを備え、当該第３ゲートは第３制御電圧供給源と接続し、当該第４ゲートは第２制御電圧供給源と接続したものであることも好ましい。

本件発明に係る集積回路においては、前記第１放電動作時間帯に第１制御電圧が前記第１ゲートと前記第２ゲートとに印加されて、前記第１トランジスタが導通して第１電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第２トランジスタが導通して第２電流を前記第１電圧ラインから当該接続ノードに流し、第３制御電圧が前記第３ゲートに印加されて前記第３トランジスタが導通して第３電流を当該接続ノードから前記第２電圧供給源に流すものであることも好ましい。

本件発明に係る集積回路においては、前記第２放電動作時間帯に第２制御電圧が前記第４ゲートに印加されて、前記第４トランジスタが導通して第４電流を前記接続ノードから前記参照電圧に流すものであることも好ましい。

本件発明に係る集積回路においては、前記第１制御電圧は前記第１放電動作時間帯及び前記第２放電動作時間帯にロジック高電圧を維持するものであり、前記第２制御電圧は前記第１放電動作時間帯にロジック低電圧を維持して当該第２放電動作時間帯に当該ロジック高電圧を維持するものであることも好ましい。

本件発明に係る集積回路においては、前記第３制御電圧は前記第１制御電圧供給源が供給するものであることも好ましい。

本件発明に係る集積回路においては、前記第１制御電圧が８Ｖ〜１７Ｖであることも好ましい。

本件発明に係る集積回路においては、前記放電回路が以下のＥ〜Ｇを備えるものであることも好ましい。

Ｅ： 第１制御電圧供給源と前記ウェル電圧ラインと前記第１電圧ラインとに接続しており、第１放電動作時間帯に第１制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続する第１スイッチ回路。
Ｆ： 前記第１電圧と接続電圧よりも小さい第２電圧を印加する第２電圧供給源と第２制御電圧供給源とに接続しており、第２放電動作時間帯に第２制御電圧を印加することで導通し、前記第１スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第１電圧ラインとを前記参照電圧と接続する第２スイッチ回路。
Ｇ： 第２放電動作時間帯に第３制御電圧を印加することで導通し、第５ゲートを備え、当該第４トランジスタと当該参照電圧とを接続するための第５トランジスタと、前記第４トランジスタと前記参照電圧とを接続するキャパシタとを備える第３スイッチ回路。

本件発明に係る集積回路においては、前記放電回路は、上記第１スイッチ回路と第２スイッチ回路と第３スイッチ回路とを組み合わせ、以下の準備回路、第１段階放電回路及び第２段階放電回路を構成するものであることも好ましい。

準備回路： 準備時間帯に前記第２制御電圧供給源が前記第２制御電圧を前記第２スイッチ回路に印加し、前記第３制御電圧供給源が前記第３制御電圧を前記第２スイッチ回路に印加し、当該第２スイッチ回路を導通して前記キャパシタを前記第２電圧まで充電する回路。
第１段階放電回路： 前記第１放電動作時間帯に前記第１電圧供給源が前記第１電圧を前記第１スイッチ回路に印加し、前記第１スイッチ回路が導通して前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続し、前記第２制御電圧供給源が前記第２制御電圧を前記第２スイッチ回路に印加して前記第２スイッチ回路が導通し、当該接続ノードと前記キャパシタとを接続する回路。
第２段階放電回路： 前記第２放電動作時間帯に前記第５制御電圧供給源が前記第５電圧を前記第３スイッチ回路に印加して前記第３スイッチ回路が導通し、前記接続ノードと前記参照電圧とを接続する回路。

本件発明に係る集積回路においては、前記放電回路は、前記第１制御電圧が前記準備時間帯に前記ロジック高電圧を維持して前記第１放電動作時間帯と前記第２放電動作時間帯とに前記ロジック低電圧を維持し、前記第２制御電圧が当該準備時間帯と当該第１放電動作時間帯と当該第２放電動作時間帯とに当該ロジック高電圧を維持し、前記第３制御電圧が当該準備動作時間帯に当該ロジック低電圧を維持して当該第１放電動作時間帯と当該第２放電動作時間帯に当該ロジック高電圧を維持し、前記第４制御電圧が当該準備時間帯と当該第１放電動作時間帯に当該ロジック低電圧を維持して当該第２放電動作時間帯に当該ロジック高電圧を維持するものであることも好ましい。

本件発明に係る集積回路においては、前記放電回路は、前記準備時間帯に前記第３トランジスタが導通して第４電流を前記第２電圧供給源から前記接続ノードに流し、前記第４トランジスタが導通して前記第４電流を前記接続ノードから前記キャパシタに流すものであることも好ましい。

本件発明に係る集積回路においては、前記放電回路は、前記第１放電動作時間帯に前記第１トランジスタが導通して前記第１電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第２トランジスタが導通して前記第２電流を前記第１電圧ラインから当該接続ノードに流し、前記第４トランジスタが導通して第４電流を当該接続ノードから前記キャパシタに流すものであることも好ましい。

本件発明に係る集積回路においては、前記放電回路は、前記第２放電動作時間帯に前記第４トランジスタと前記第５トランジスタとが導通して第６電流と第７電流とを流す回路であって、第６電流が前記ウェル電圧ラインから前記第１トランジスタと前記第４トランジスタと前記第５トランジスタとを経由して前記参照電圧に流れ、第７電流が前記第１電圧ラインから前記第２トランジスタと当該第４トランジスタと当該第５トランジスタとを経由して前記参照電圧に流れるものであることも好ましい。

本件発明に係る集積回路においては、前記第１制御電圧が８Ｖ〜１７Ｖであることも好ましい。

本件発明に係る集積回路においては、前記メモリデバイスは、前記メモリセルの第１の第２ノードと接続したビットラインを備え、且つ、選択電圧ラインと接続した選択ゲートを備える選択トランジスタと、前記ビットラインと接続した第２の前記第１ノードと、ソースドレイン電圧ラインと接続した第２の第２ノードとを備えるものであって、前記ソースドレイン電圧ラインが前記接続ノードと接続し、前記選択電圧ラインが前記第１制御電圧供給源と接続したものであることも好ましい。

本件発明に係る集積回路においては、前記ウェル電圧ラインと前記第１電圧ラインと前記ビットラインと前記ソースドレイン電圧ラインとは、前記第１放電動作時間帯に前記第１電圧と前記参照電圧との間の電圧を維持し、前記第２放電動作時間帯に前記参照電圧にほぼ等しい電圧を維持するものであることも好ましい。

本件発明に係る集積回路においては、前記メモリデバイスは、選択トランジスタと前記ビットラインと前記ソースドレイン電圧ラインと選択電圧ラインとを備えるものであって、
前記ビットラインは前記メモリセルの第１の前記第２ノードと前記選択トランジスタの第２の第１ノードと接続し、前記ソースドレイン電圧ラインは当該選択トランジスタの第２の第２ノードと接続し、前記選択電圧ラインは当該選択トランジスタのゲートと接続し、前記ソースドレイン電圧ラインは更に前記接続ノードと接続し、前記選択電圧ラインは前記第１制御電圧と接続したものであることも好ましい。

本件発明に係る集積回路においては、前記メモリデバイスはフラッシュメモリであることも好ましい。

本件発明に係る集積回路においては、前記選択トランジスタは中電圧のＭＯＳトランジスタであることも好ましい。

本件発明の放電回路はメモリデバイス内の各電圧ラインを最適に放電させるため、フラッシュメモリ内の各素子からの放電速度が異なるために残存電圧が異なる結果ＰＮ接合が導通し、フラッシュメモリを損傷する恐れのある大電流が生じる問題を防止できる。

図１に、本件発明の実施形態における放電回路２０を示す。この放電回路２０は、図７に示すメモリデバイス内で、メモリデバイス内に蓄積されたデータを消去した後、ウェル電圧ラインＶＰＷ上の消去電圧Ｖ＿ｅｒａｓｅと選択電圧ラインＳＬ上の接続電圧Ｖ＿ｃｏｕｐｌｅとを放電するために用いられる。放電回路２０は、第１スイッチ回路２０１と第２スイッチ回路２０２と第２電圧供給源ＶＰＡＳＳと第１制御電圧供給源ＶＣＴＳ１と第２制御電圧供給源ＶＣＴＳ２とを備える。第１スイッチ回路２０１は、図１に示すように、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとを第２電圧供給源ＶＰＡＳＳに接続する回路である。第２電圧供給源ＶＰＡＳＳは、消去電圧Ｖ＿ｅｒａｓｅと接続電圧Ｖ＿ｃｏｕｐｌｅよりも低い電圧を印加する。第２スイッチ回路２０２は、第１スイッチ回路２０１と参照電圧ＶＳＳとを接続する回路である。本件発明の実施形態では、参照電圧ＶＳＳは接地としても良い。第１制御電圧供給源ＶＣＴＳ１は、第１放電動作時間帯に第１スイッチ回路２０１と接続して第１制御電圧Ｖ＿ｃｔｒｌ１を印加し、第１スイッチ回路２０１を導通させてウェル電圧ラインＶＰＷと選択電圧ラインＳＬとを接続ノードを介して第２スイッチ回路２０２に接続する。第２制御電圧供給源ＶＣＴＳ２は、第２放電動作時間帯にトランジスタＴ２４に第２制御電圧Ｖ＿ｃｔｒｌ２を印加し、第２スイッチ回路２０２を導通させてウェル電圧ラインＶＰＷと選択電圧ラインＳＬとを第１接続ノードを介して参照電圧ＶＳＳに接続する。

図１に示すように、第１スイッチ回路２０１はトランジスタＴ２１とトランジスタＴ２２とを備える。トランジスタＴ２１はウェル電圧ラインＶＰＷと接続ノードとを接続するものであり、トランジスタＴ２２は選択電圧ラインＳＬと接続ノードとを接続するものである。そして、第２スイッチ回路２０２は、トランジスタＴ２３とトランジスタＴ２４とを備える。トランジスタＴ２３は接続ノードＮ１と第２電圧供給源ＶＰＡＳＳとを接続するものである。トランジスタＴ２４は接続ノードＮ１と参照電圧ＶＳＳとを接続するものであり、第２制御電圧供給源ＶＣＴＳ２と接続した第４ゲートを備える。図１では、トランジスタＴ２１とトランジスタＴ２２とトランジスタＴ２３のゲートはそれぞれ第１制御電圧供給源ＶＣＴＳ１と接続し、第２スイッチ回路２０２とトランジスタＴ２１とトランジスタＴ２２とは、接続ノードＮ１を介して接続している。本件発明の実施形態では、第１スイッチ回路２０１の第１制御電圧供給源ＶＣＴＳ１は、図７に示すメモリデバイスの電圧ラインＹＢＬにも電圧を印加し、放電回路２０による放電操作により電圧ラインＶｉｒｐｗｒとビットラインＢＬ上の接続電圧を放電するために接続ノードＮ１を電圧ラインＶｉｒｐｗｒに接続する。放電回路２０の第１放電動作時間帯は、第１制御電圧供給源ＶＣＴＳ１がトランジスタＴ２１とトランジスタＴ２２とトランジスタＴ２３とを導通させるのに十分な高電圧の第１制御電圧Ｖ＿ｃｔｒｌ１を印加し、第２電圧供給源ＶＰＡＳＳがウェル電圧ラインＶＰＷ上の消去電圧Ｖ＿ｅｒａｓｅと選択電圧ラインＳＬ上の接続電圧Ｖ＿ｃｏｕｐｌｅよりも低い電圧Ｖ＿ｐａｓｓを印加するため、電流Ｉ２１と電流Ｉ２２が発生し、電流Ｉ２１がウェル電圧ラインＶＰＷから接続ノードＮ１に向かって流れ、電流Ｉ２２が選択電圧ラインＳＬから接続ノードＮ１に向かって流れる。電流Ｉ２１と電流Ｉ２２とは、接続ノードＮ１から第２電圧供給源ＶＰＡＳＳに流れる電流Ｉ２３になる。このようにして、第１放電動作時間帯に、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬと電圧ラインＶｉｒｐｗｒとの電圧が、電圧Ｖ＿ｐａｓｓにほぼ一致する電圧になるまで放電する。放電回路２０の第２放電動作時間帯は、第２制御電圧供給源ＶＣＴＳ２がトランジスタＴ２４を導通させるのに十分高電圧の第２制御電圧Ｖ＿ｃｔｒｌ２を印加するため、電流Ｉ２４が発生して接続ノードＮ１から参照電圧ＶＳＳに流れる。このようにして、第２放電動作時間帯に、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬと電圧ラインＶｉｒｐｗｒとの電圧が、参照電圧ＶＳＳにほぼ一致する電圧になるまで更に放電する。

図２に、図１に示す放電回路２０を用いたメモリデバイス中の、データ消去中とメモリデバイス放電動作時間帯の各電圧ラインの電圧を示す。図２では時間帯Ｃはデータ消去動作時間帯であり、時間帯ＤとＥとはそれぞれ第１放電動作時間帯と第２放電動作時間帯である。本実施形態では、ウェル電圧ラインＶＰＷに印加される消去電圧は約２０Ｖ、電圧ラインＹＢＬに印加される電圧は約１３Ｖであり、選択電圧ラインＳＬとビットラインＢＬと電圧ラインＶｉｒｐｗｒとには、それぞれ２０Ｖよりも低い電圧と１３Ｖよりも低い電圧を接続する。上記説明に使用した電圧の値は、本件発明の実施形態を説明するために設定したものであり、これらは決して本件発明を限定するものではないことを断っておく。図２に示すように、第１制御電圧Ｖ＿ｃｔｒｌ１が時間帯ＤでトランジスタＴ２１とトランジスタＴ２２とトランジスタＴ２３とを導通させるためにロジック高電圧を維持し、これによりウェル電圧ラインＶＰＷと選択電圧ラインＳＬとビットラインＢＬの電圧が、第２電圧供給源ＶＰＡＳＳが印加する第２電圧Ｖ＿ｐａｓｓ（本実施形態では１３Ｖ）にほぼ等しくなるまで放電する。電圧ラインＶｉｒｐｗｒは接続ノードＮ１と接続しているので、電圧ラインＶｉｒｐｗｒの電圧（本実施形態ではほぼ１０Ｖ）は第２電圧Ｖ＿ｐａｓｓからトランジスタＴ２３の閾電圧を差し引いた電圧にほぼ等しくなるまで放電する。時間帯Ｅでは、第１制御電圧Ｖ＿ｃｔｒｌ１と第２制御電圧Ｖ＿ｃｔｒｌ２は共にロジック高電圧を維持し、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとビットラインＢＬと電圧ラインＶｉｒｐｗｒとの電圧が参照電圧ＶＳＳになるまで更に放電する。本件発明の実施形態では、参照電圧ＶＳＳは接地としている。このように、時間帯Ｅでは、電圧ラインＶＰＷと選択電圧ラインＳＬとビットラインＢＬと電圧ラインＶｉｒｐｗｒとは、更に０Ｖまで放電し、メモリデバイスの各電圧ラインの放電が完了する。本件発明の実施形態では、第１制御電圧Ｖ＿ｃｔｒｌ１は、ロジック高電圧として８〜１７Ｖを維持することができ、ロジック高電圧としてメモリデバイスの消去電圧の半分の値を選択することもできる。

図３に、本件発明のもう１つの実施形態における放電回路３０を示す。放電回路３０は、図７に示すメモリデバイス内で、メモリデバイス内に蓄積されたデータを消去した後、ウェル電圧ラインＶＰＷ上の消去電圧Ｖ＿ｅｒａｓｅと選択電圧ラインＳＬ上の接続電圧Ｖ＿ｃｏｕｐｌｅとを放電するために用いられる。図３に示すように、放電回路３０は、準備回路と第１段階放電回路と第２段階放電回路として用いる、第１スイッチ回路３０１と第２スイッチ回路３０２と第３スイッチ回路３０３とを備える。準備回路は、第２電圧供給源ＶＰＡＳＳと、第２電圧供給源ＶＰＡＳＳと接続したトランジスタＴ３３と、参照電圧ＶＳＳと接続したキャパシタＣと、トランジスタＴ３３とキャパシタＣとを接続するトランジスタＴ３４とを用いている。この準備回路は、準備時間帯に第２制御電圧供給源ＶＣＴＳ４と第３制御電圧供給源ＶＣＴＳ３とが第２制御電圧Ｖ＿ｃｔｒｌ２と第３制御電圧Ｖ＿ｃｔｒｌ３とをそれぞれトランジスタＴ３３とトランジスタＴ３４に印加し、トランジスタＴ３３とトランジスタＴ３４とを導通させ、キャパシタＣを電圧Ｖ＿ｐａｓｓになるまで充電する。第１段階放電回路は、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとを接続する第１スイッチ回路３０１を用いている。第１スイッチ回路３０１と第２スイッチ回路とは接続ノードＮ２で接続されており、第１放電動作時間帯に第１制御電圧Ｖ＿ｃｔｒｌ１がトランジスタＴ３１とトランジスタＴ３２に印加されて第１スイッチ回路３０１が導通し、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとを接続ノードＮ２を介して第２スイッチ回路のに接続する。第２段階放電回路は、キャパシタＣと参照電圧ＶＳＳとを接続するトランジスタＴ３５とを用いている。第２放電動作時間帯に第５制御電圧供給源ＶＣＴＳ５が第５制御電圧Ｖ＿ｃｔｒｌ５をトランジスタＴ３５に印加してトランジスタＴ５を導通させ、接続ノードＮ２を参照電圧ＶＳＳに接続する。

図３に示すように、準備回路のトランジスタＴ３３は、第３制御電圧供給源ＶＣＴＳ３と接続したゲートを備えており、トランジスタＴ３４は、第２制御電圧供給源ＶＣＴＳ２と接続したゲートを備えている。第３制御電圧供給源ＶＣＴＳ３と第２制御電圧供給源ＶＣＴＳ２とは準備時間帯にトランジスタＴ３３とトランジスタＴ３４とを導通させるために、それぞれ、第３制御電圧Ｖ＿ｃｔｒｌ３と第２制御電圧Ｖ＿ｃｔｒｌ２とを印加する。また、第１段階放電回路の第１スイッチ回路３０１は、トランジスタＴ３１とトランジスタＴ３２とを備えている。トランジスタＴ３１とトランジスタＴ３２とは、第１制御電圧供給源ＶＣＴＳ１接続したゲートを備える。トランジスタＴ３１とトランジスタＴ３２とトランジスタＴ３３とトランジスタＴ３４とは、接続ノードＮ２に接続している。第１制御電圧供給源ＶＣＴＳ１は、第１放電動作時間帯にトランジスタＴ３１とトランジスタＴ３２とを導通させるために第１制御電圧Ｖ＿ｃｔｒｌ１を印加する。更に、第２段階放電回路の第３スイッチ回路が備えるキャパシタとトランジスタＴ３５とは、第２スイッチ回路と参照電圧とを並列に接続している。トランジスタＴ３５は、第５制御電圧供給源ＶＣＴＳ５と接続した第５ゲートを備える。第５制御電圧供給源ＶＣＴＳ５は第２放電動作時間帯にトランジスタＴ３５を導通させるために、第５制御電圧Ｖ＿ｃｔｒｌ５を印加する。本件発明の実施形態においては、第１制御電圧供給源ＶＣＴＳ１は、図７に示す電圧ラインＹＢＬにも電圧を印加し、放電回路３０を経由して電圧ラインＶｉｒｐｗｒとビットラインＢＬ上の接続電圧を放電するために接続ノードＮ２と電圧ラインＶｉｒｐｗｒとを接続する。

図４に、図３に示す放電回路３０を用いたメモリデバイス中の、データ消去中とメモリデバイス放電動作時間帯の各電圧ラインの電圧を示す。時間帯Ｃは消去動作時間帯、時間帯Ｆは準備時間帯、時間帯ＧとＨとはそれぞれ第１放電動作時間帯と第２放電動作時間帯である。図４に示すように、第３制御電圧Ｖ＿ｃｔｒｌ３は準備時間帯Ｆでロジック高電圧を維持し、第１放電動作時間帯Ｇと第２放電動作時間帯Ｈでロジック低電圧を維持する。第２制御電圧Ｖ＿ｃｔｒｌ２は、準備時間帯Ｆと第１放電動作時間帯Ｇと第２放電動作時間帯Ｈとでロジック高電圧を維持する。第１制御電圧Ｖ＿ｃｔｒｌ１は、準備時間帯Ｆでロジック低電圧を維持し、第１放電動作時間帯Ｇと第２放電動作時間帯Ｈ中とでロジック高電圧を維持する。第５制御電圧Ｖ＿ｃｔｒｌ５は準備時間帯Ｆと第１放電動作時間帯Ｇ中とでロジック低電圧を維持し、第２放電動作時間帯Ｈでロジック高電圧を維持する。図４に示すように、メモリデバイスの消去時間帯Ｃは準備時間帯Ｆとは１部重複させて、放電回路３０が機能する前に予めキャパシタＣを充電する。そのため、第３制御電圧Ｖ＿ｃｔｒｌ３と第２制御電圧Ｖ＿ｃｔｒｌ２とは準備時間帯にロジック高電圧を維持してトランジスタＴ３１を導通させ、電流Ｉ３１（図３に示す）を第２電圧供給源ＶＰＡＳＳから接続ノードＮ２に流し、トランジスタＴ３４を導通させて電流Ｉ３４を接続ノードＮ２からキャパシタＣに流す。トランジスタＴ３３とトランジスタＴ３４とを導通させることにより、予めキャパシタＣを、第２電圧Ｖ＿ｐａｓｓ近傍の電圧になるまで充電することができる。

図５に、放電回路３０の第１放電動作時間帯の電流の流れを示す。図４に電圧を示すように、第１制御電圧Ｖ＿ｃｔｒｌ１は第１放電動作時間帯にロジック高電圧を維持してトランジスタＴ３１とトランジスタＴ３２とを導通させ、トランジスタＴ３１が電流Ｉ３１をウェル電圧ラインＶＰＷから接続ノードＮ２に流し、トランジスタＴ３２が電流Ｉ３２を選択電圧ラインＳＬから接続ノードＮ２に流す。この時、第２制御電圧供給源ＶＣＴＳ２はトランジスタＴ３４を導通させて、電流Ｉ３４を接続ノードＮ２からキャパシタＣに流す。このようにして、第１放電動作時間帯にトランジスタＴ３１とトランジスタＴ３２とトランジスタＴ３４とを導通させることによって、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとがキャパシタＣと接続する。この時、キャパシタＣは、その電圧が第２電圧Ｖ＿ｐａｓｓ近くになるまで充電されているので、図４に示すように、第１放電動作時間帯にウェル電圧ラインＶＰＷと選択電圧ラインＳＬとが第２電圧Ｖ＿ｐａｓｓに等しくなるまで放電する。本実施形態では、データ消去動作時間帯にウェル電圧ラインＶＰＷに印加される消去電圧は約２０Ｖとしており、選択電圧ラインＳＬとビットラインＢＬとはそれぞれ２０Ｖ以下の電圧と接続し、電圧ラインＹＢＬに印加する電圧は０Ｖ、第２電圧供給源ＶＰＡＳＳが印加する第２電圧Ｖ＿ｐａｓｓは１３Ｖとしている。そのため、第１放電動作時間帯にウェル電圧ラインＶＰＷと選択電圧ラインＳＬとビットラインＢＬとは約１３Ｖになるまで放電し、電圧ラインＶｉｒｐｗｒが接続ノードＮ２と接続しているので、電圧ラインＶｉｒｐｗｒの電圧は、第２電圧Ｖ＿ｐａｓｓからトランジスタＴ３４の閾電圧を差し引いたものに等しい電圧（本実施形態ではほぼ１０Ｖ）になるまで放電する。上記説明に使用した電圧は、本件発明の実施形態を説明するために設定したものであり、これらは決して本件発明を限定するものではないことを断っておく。

図６に、放電回路３０の第２放電動作時間帯の電流の流れを示す。図４に示す電圧によれば、第２放電動作時間帯、第５制御電圧Ｖ＿ｃｔｒｌ５と第１制御電圧Ｖ＿ｃｔｒｌ１と第４制御電圧Ｖ＿ｃｔｒｌ２とは全てロジック高電圧を維持し、トランジスタＴ３１とＴ３２とトランジスタＴ３４とトランジスタＴ３５とを導通させて電流Ｉ３６、Ｉ３７を流す。電流Ｉ３６は、ウェル電圧ラインＶＰＷから、トランジスタＴ３１とトランジスタＴ３４とトランジスタＴ３５とを経由して参照電圧ＶＳＳに流れる。電流Ｉ３７は、選択電圧ラインＳＬから、トランジスタＴ３２とトランジスタＴ３４とトランジスタＴ３５とを経由して参照電圧ＶＳＳに流れる。本実施形態では、参照電圧ＶＳＳは接地電圧としている。そのため、第２放電動作時間帯には、ウェル電圧ラインＶＰＷと選択電圧ラインＳＬとビットラインＢＬと電圧ラインＶｉｒｐｗｒとは約０Ｖの電圧になるまで更に放電する。本件発明の実施形態では、第１制御電圧Ｖ＿ｃｔｒｌ１は、ロジック高電圧として８〜１７Ｖを維持することができ、ロジック高電圧としてメモリデバイスの消去電圧の半分の値を選択することもできる。

上述の実施形態に示したように、本件発明に係る放電回路はメモリデバイス、特に、ＮＡＮＤフラッシュメモリとＮＯＲフラッシュメモリ内の各電圧ラインからの放電を好適に管理する。また、メモリデバイス中の各電圧ラインを同時に放電するように制御すれば、メモリ中の各素子の放電速度の不一致によりＰＮ接合が導通を引き起こし、大電流が発生して素子を損傷するという問題を解決できる。そして、選択トランジスタには中電圧のＭＯＳトランジスタを用いることが好ましい。消去電圧を瞬間的に０Ｖに放電することに起因する中電圧のＭＯＳトランジスタの損傷を防止するには、放電回路によってメモリデバイスの各電圧ラインの放電を２つの時間帯で制御する。

以上、本件発明の好ましい実施形態を開示したが、これらは決して本件発明を限定するものではなく、当該技術を熟知する者なら誰でも、本件発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができる。従って、本件発明の範囲は、特許請求の範囲等に記載の内容で規定され保護される。

本件発明に係る放電回路は、各電圧ラインの放電過程を同時に放電させる様に最適に制御し、安定した電圧にすることができるように改善された構成を備えることを特徴としている。従って、メモリからの放電に限らず、放電時に大きな電圧変化を伴うことによるトラブル発生の可能性がある回路に対して、広汎に適用することができる。

本件発明の放電回路を示す図である。 データ消去動作時間帯のメモリデバイス中の各電圧ラインの電圧、及び、図１の放電回路がメモリデバイス放電を実行する時の各電圧ラインの電圧を示す図である。 本件発明の放電回路を示す図である。 データ消去動作時間帯のメモリデバイス中の各電圧ラインの電圧、及び、図３の放電回路がメモリデバイス放電を実行する時の各電圧ラインの電圧を示す図である。 図３の放電回路の第１放電動作時間帯に電流が流れる方向を示す図である。 図３の放電回路の第２放電動作時間帯に電流が流れる方向を示す図である。 一般的なフラッシュメモリの断面図である。 従来技術においてフラッシュメモリが消去操作を実行する時の各電圧ラインの電圧を示す図である。

符号の説明

１０ フラッシュメモリ
１１ メモリセル
１２ 選択トランジスタ
２０、３０ 放電回路
２０１、２０２、３０１、３０２、３０３ スイッチ回路
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ 時間帯
ＢＬ ビットライン
ＦＧ フローゲート
Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３１、Ｉ３２、Ｉ３３、Ｉ３４、Ｉ３６、Ｉ３７ 電流
Ｎ１、Ｎ２ 接続ノード
Ｎ＿ｗｅｌｌ Ｎウェル
Ｐ＿ｓｕｂ 基板
Ｐ＿ｗｅｌｌ、ＬＶ＿Ｐ＿ｗｅｌｌ Ｐウェル
ＳＬ 選択電圧ライン
Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ３１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ３５ トランジスタ
ＷＬ ワードライン
Ｖ＿ｃｏｕｐｌｅ、Ｖ＿ｃｔｒｌ１、Ｖ＿ｃｔｒｌ２、Ｖ＿ｃｔｒｌ３、Ｖ＿ｃｔｒｌ５、Ｖ＿ｅｒａｓｅ、Ｖ＿ｐａｓｓ、ＶＳＳ 電圧
ＶＣＴＳ１、ＶＣＴＳ２、ＶＣＴＳ３、ＶＣＴＳ５、ＶＰＡＳＳ 電圧供給源
ＶＰＷ、ＹＢＬ、Ｖｉｒｐｗｒ 電圧ライン

Claims (21)

1. メモリデバイスと放電回路とを備える集積回路であって、
   前記メモリデバイスは以下のＡ〜Ｄを備え、且つ、メモリセル中に保存されたデータを消去するのに十分な第１電圧を備えることを特徴とし、前記放電回路が前記データの消去動作時間帯の終了後にウェル電圧ラインと第１電圧ラインとを放電させるものであることを特徴とする集積回路。
   Ａ： 前記メモリセル。
   Ｂ： 前記メモリデバイスのウェルと接続している前記ウェル電圧ライン。
   Ｃ： 前記メモリセルの第１の第１ノードと接続している前記第１電圧ライン。
   Ｄ： 前記第１電圧を前記ウェル電圧ラインに印加し、前記データの消去動作時間帯に前記第１電圧ラインに接続電圧を印加する第１電圧供給源。
2. 前記放電回路は、以下のＥ及びＦを備えるものである請求項１に記載の集積回路。
   Ｅ： 第１制御電圧供給源と前記ウェル電圧ラインと前記第１電圧ラインとに接続しており、第１放電動作時間帯に第１制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続する第１スイッチ回路。
   Ｆ： 前記第１電圧と接続電圧よりも小さい第２電圧を印加する第２電圧供給源と第２制御電圧供給源とに接続しており、第２放電動作時間帯に第２制御電圧を印加することで導通し、前記第１スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第１電圧ラインとを前記参照電圧と接続する第２スイッチ回路。
3. 前記第１スイッチ回路は、第１ゲートを備え、前記ウェル電圧ラインと前記接続ノードとを接続するための第１トランジスタと、第２ゲートを備え、前記第１電圧ラインと当該接続ノードとを接続するための第２トランジスタとを備え、当該第１ゲートと当該第２ゲートとはそれぞれ前記第１制御電圧供給源と接続し、当該接続ノードは前記第２スイッチ回路と接続したものである請求項１又は請求項２に記載の集積回路。
4. 前記第２スイッチ回路は、第３ゲートを備え、前記接続ノードと第２電圧供給源とを接続するための第３トランジスタと、第４ゲートを備え、当該接続ノードと前記参照電圧とを接続するための第４トランジスタとを備え、当該第３ゲートは第３制御電圧供給源と接続し、当該第４ゲートは第２制御電圧供給源と接続したものである請求項１又は〜請求項３のいずれかに記載の集積回路。
5. 前記第１放電動作時間帯に第１制御電圧が前記第１ゲートと前記第２ゲートとに印加されて、前記第１トランジスタが導通して第１電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第２トランジスタが導通して第２電流を前記第１電圧ラインから当該接続ノードに流し、第３制御電圧が前記第３ゲートに印加されて前記第３トランジスタが導通して第３電流を当該接続ノードから前記第２電圧供給源に流すものである請求項１〜請求項４のいずれかに記載の集積回路。
6. 前記第２放電動作時間帯に第２制御電圧が前記第４ゲートに印加されて、前記第４トランジスタが導通して第４電流を前記接続ノードから前記参照電圧に流すものである請求項１〜請求項５のいずれかに記載の集積回路。
7. 前記第１制御電圧は前記第１放電動作時間帯及び前記第２放電動作時間帯にロジック高電圧を維持するものであり、前記第２制御電圧は前記第１放電動作時間帯にロジック低電圧を維持して当該第２放電動作時間帯に当該ロジック高電圧を維持するものである請求項１〜請求項６のいずれかに記載の集積回路。
8. 前記第３制御電圧は前記第１制御電圧供給源が供給するものである請求項１〜請求項７のいずれかに記載の集積回路。
9. 前記第１制御電圧が８Ｖ〜１７Ｖである請求項１〜請求項８のいずれかに記載の集積回路。
10. 前記放電回路が以下のＥ〜Ｇを備えるものである請求項１に記載の集積回路。
    Ｅ： 第１制御電圧供給源と前記ウェル電圧ラインと前記第１電圧ラインとに接続しており、第１放電動作時間帯に第１制御電圧を印加することで導通し、前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続する第１スイッチ回路。
    Ｆ： 前記第１電圧と接続電圧よりも小さい第２電圧を印加する第２電圧供給源と第２制御電圧供給源とに接続しており、第２放電動作時間帯に第２制御電圧を印加することで導通し、前記第１スイッチ回路と当該参照電圧とを接続し、前記ウェル電圧ラインと前記第１電圧ラインとを前記参照電圧と接続する第２スイッチ回路。
    Ｇ： 第２放電動作時間帯に第３制御電圧を印加することで導通し、第５ゲートを備え、当該第４トランジスタと当該参照電圧とを接続するための第５トランジスタと、前記第４トランジスタと前記参照電圧とを接続するキャパシタとを備える第３スイッチ回路。
11. 前記放電回路は、上記第１スイッチ回路と第２スイッチ回路と第３スイッチ回路とを組み合わせ、以下の準備回路、第１段階放電回路及び第２段階放電回路を構成するものである請求項１０に記載の集積回路。
    準備回路： 準備時間帯に前記第２制御電圧供給源が前記第２制御電圧を前記第２スイッチ回路に印加し、前記第３制御電圧供給源が前記第３制御電圧を前記第２スイッチ回路に印加し、当該第２スイッチ回路を導通して前記キャパシタを前記第２電圧まで充電する回路。
    第１段階放電回路： 前記第１放電動作時間帯に前記第１電圧供給源が前記第１電圧を前記第１スイッチ回路に印加し、前記第１スイッチ回路が導通して前記ウェル電圧ラインと前記第１電圧ラインとを当該接続ノードに接続し、前記第２制御電圧供給源が前記第２制御電圧を前記第２スイッチ回路に印加して前記第２スイッチ回路が導通し、当該接続ノードと前記キャパシタとを接続する回路。
    第２段階放電回路： 前記第２放電動作時間帯に前記第５制御電圧供給源が前記第５電圧を前記第３スイッチ回路に印加して前記第３スイッチ回路が導通し、前記接続ノードと前記参照電圧とを接続する回路。
12. 前記放電回路は、前記第１制御電圧が前記準備時間帯に前記ロジック高電圧を維持して前記第１放電動作時間帯と前記第２放電動作時間帯とに前記ロジック低電圧を維持し、前記第２制御電圧が当該準備時間帯と当該第１放電動作時間帯と当該第２放電動作時間帯とに当該ロジック高電圧を維持し、前記第３制御電圧が当該準備動作時間帯に当該ロジック低電圧を維持して当該第１放電動作時間帯と当該第２放電動作時間帯に当該ロジック高電圧を維持し、前記第４制御電圧が当該準備時間帯と当該第１放電動作時間帯に当該ロジック低電圧を維持して当該第２放電動作時間帯に当該ロジック高電圧を維持するものである請求項１０又は請求項１１に記載の集積回路。
13. 前記放電回路は、前記準備時間帯に前記第３トランジスタが導通して第４電流を前記第２電圧供給源から前記接続ノードに流し、前記第４トランジスタが導通して前記第４電流を前記接続ノードから前記キャパシタに流すものである請求項１０〜請求項１２のいずれかに記載の集積回路。
14. 前記放電回路は、前記第１放電動作時間帯に前記第１トランジスタが導通して前記第１電流を前記ウェル電圧ラインから前記接続ノードに流し、前記第２トランジスタが導通して前記第２電流を前記第１電圧ラインから当該接続ノードに流し、前記第４トランジスタが導通して第４電流を当該接続ノードから前記キャパシタに流すものである請求項１０〜請求項１３のいずれかに記載の集積回路。
15. 前記放電回路は、前記第２放電動作時間帯に前記第４トランジスタと前記第５トランジスタとが導通して第６電流と第７電流とを流す回路であって、
    第６電流が前記ウェル電圧ラインから前記第１トランジスタと前記第４トランジスタと前記第５トランジスタとを経由して前記参照電圧に流れ、第７電流が前記第１電圧ラインから前記第２トランジスタと当該第４トランジスタと当該第５トランジスタとを経由して前記参照電圧に流れるものである請求項１０〜請求項１４のいずれかに記載の集積回路。
16. 前記第１制御電圧が８Ｖ〜１７Ｖである請求項１０〜請求項１５のいずれかに記載の集積回路。
17. 前記メモリデバイスは、前記メモリセルの第１の第２ノードと接続したビットラインを備え、且つ、選択電圧ラインと接続した選択ゲートを備える選択トランジスタと、前記ビットラインと接続した第２の前記第１ノードと、ソースドレイン電圧ラインと接続した第２の第２ノードとを備えるものであって、
    前記ソースドレイン電圧ラインが前記接続ノードと接続し、前記選択電圧ラインが前記第１制御電圧供給源と接続したものである請求項１〜請求項１６のいずれかに記載の集積回路。
18. 前記ウェル電圧ラインと前記第１電圧ラインと前記ビットラインと前記ソースドレイン電圧ラインとは、前記第１放電動作時間帯に前記第１電圧と前記参照電圧との間の電圧を維持し、前記第２放電動作時間帯に前記参照電圧にほぼ等しい電圧を維持するものである請求項１〜請求項１７のいずれかに記載の集積回路。
19. 前記メモリデバイスは、選択トランジスタと前記ビットラインと前記ソースドレイン電圧ラインと選択電圧ラインとを備えるものであって、
    前記ビットラインは前記メモリセルの第１の前記第２ノードと前記選択トランジスタの第２の第１ノードと接続し、前記ソースドレイン電圧ラインは当該選択トランジスタの第２の第２ノードと接続し、前記選択電圧ラインは当該選択トランジスタのゲートと接続し、前記ソースドレイン電圧ラインは更に前記接続ノードと接続し、前記選択電圧ラインは前記第１制御電圧と接続したものである請求項１〜請求項１８のいずれかに記載の集積回路。
20. 前記メモリデバイスはフラッシュメモリである請求項１〜請求項１９のいずれかに記載の集積回路。
21. 前記選択トランジスタは中電圧のＭＯＳトランジスタである請求項１〜請求項２０のいずれかに記載の集積回路。

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