JP2001155486A - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
- Publication number
- JP2001155486A JP2001155486A JP33443799A JP33443799A JP2001155486A JP 2001155486 A JP2001155486 A JP 2001155486A JP 33443799 A JP33443799 A JP 33443799A JP 33443799 A JP33443799 A JP 33443799A JP 2001155486 A JP2001155486 A JP 2001155486A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- output
- reference voltage
- static memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 安定なプリチャージ動作とチップ面積の縮小
とを同時に可能とし、且つ、プリチャージ動作時の消費
電力が小さい半導体スタティックメモリを提供する。 【解決手段】 ワード線WL1に接続されたワード線ド
ライバ50と基準電圧発生回路10との間に、バッファ
機能を有する駆動電流供給回路20を挿入する。基準電
圧発生回路10は、基準プリチャージ電圧VWD0がス
タンバイ時とメモリ動作時とで切り換わる。駆動電流供
給回路20は、基準プリチャージ電圧VWD0に基づい
てプリチャージ電圧VWDを発生する。ワード線ドライ
バ50は、ワード線WL1の電圧がプリチャージ電圧V
WDとグランド電位とに切り換わる。メモリセル60
は、プリチャージ動作のためのオフリーク電流がスタン
バイ時とメモリ動作時とで切り換わる。
とを同時に可能とし、且つ、プリチャージ動作時の消費
電力が小さい半導体スタティックメモリを提供する。 【解決手段】 ワード線WL1に接続されたワード線ド
ライバ50と基準電圧発生回路10との間に、バッファ
機能を有する駆動電流供給回路20を挿入する。基準電
圧発生回路10は、基準プリチャージ電圧VWD0がス
タンバイ時とメモリ動作時とで切り換わる。駆動電流供
給回路20は、基準プリチャージ電圧VWD0に基づい
てプリチャージ電圧VWDを発生する。ワード線ドライ
バ50は、ワード線WL1の電圧がプリチャージ電圧V
WDとグランド電位とに切り換わる。メモリセル60
は、プリチャージ動作のためのオフリーク電流がスタン
バイ時とメモリ動作時とで切り換わる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体スタティッ
クメモリに関し、より詳細には、4素子のメモリセルを
用いたスタティックRAM(SRAM)の低消費電力化
に関するものである。
クメモリに関し、より詳細には、4素子のメモリセルを
用いたスタティックRAM(SRAM)の低消費電力化
に関するものである。
【0002】
【従来の技術】SRAMとして、近年の高集積化及び低
消費電力化の市場要求に対応できる4素子のCMOS構
造による無負荷型メモリセルを用いた高速作動のSAR
M(以下、4素子構造SRAMと呼ぶ)が用いられてい
る。
消費電力化の市場要求に対応できる4素子のCMOS構
造による無負荷型メモリセルを用いた高速作動のSAR
M(以下、4素子構造SRAMと呼ぶ)が用いられてい
る。
【0003】図11は、従来の4素子構造SRAMの回
路図である。このSRAMでは、各ワード線に対応して
ワード線ドライバ50及び基準電圧発生回路10Zが配
設される。基準電圧発生回路10Zは、ワード線ドライ
バ50にプリチャージ電圧VWDを直接に供給し、ワー
ド線ドライバ50は、メモリセル60に接続されたワー
ド線WL1の電圧をグランド電位とプリチャージ電圧V
WDとの間で切り換える。メモリセル60は、ワード線
がグランド電位のときに書込み動作を行い、対応するビ
ット線対BL1及びBL2の電位状態に従ってデータが
書き込まれる。
路図である。このSRAMでは、各ワード線に対応して
ワード線ドライバ50及び基準電圧発生回路10Zが配
設される。基準電圧発生回路10Zは、ワード線ドライ
バ50にプリチャージ電圧VWDを直接に供給し、ワー
ド線ドライバ50は、メモリセル60に接続されたワー
ド線WL1の電圧をグランド電位とプリチャージ電圧V
WDとの間で切り換える。メモリセル60は、ワード線
がグランド電位のときに書込み動作を行い、対応するビ
ット線対BL1及びBL2の電位状態に従ってデータが
書き込まれる。
【0004】プリチャージ動作では、ワード線ドライバ
50に供給するアドレス信号及びイネーブル信号がロウ
レベルになり、pチャネル型トランジスタQ41がオン
しnチャネル型トランジスタQ42がオフすることで、
ワード線WL1がプリチャージ電圧VWDになる。メモ
リセル60は、ドライブnチャネル型トランジスタ(以
下、ドライブトランジスタと呼ぶ)QN1及びQN2の
オフリーク電流と、選択トランスファゲートpチャネル
型トランジスタ(以下、トランスファトランジスタと呼
ぶ)QP1及びQP2のオフリーク電流との差(以下、
オフリーク電流差と呼ぶ)が2桁程度あることで、ビッ
ト線対BL1及びBL2が電源電圧VCCになり、記憶
ノードNCがハイレベルで記憶ノードNBがロウレベル
である“1”の状態を維持する。基準電圧発生回路10
ZのノードN1に流れる電流I1、及び、ノードN2に
流れる電流I2、並びに、メモリセル60の記憶ノード
NBに流れる電流I3は、各トランジスタのサイズが等
しく、カレントミラー回路として構成されているので、
電流値が全て等しくなる。
50に供給するアドレス信号及びイネーブル信号がロウ
レベルになり、pチャネル型トランジスタQ41がオン
しnチャネル型トランジスタQ42がオフすることで、
ワード線WL1がプリチャージ電圧VWDになる。メモ
リセル60は、ドライブnチャネル型トランジスタ(以
下、ドライブトランジスタと呼ぶ)QN1及びQN2の
オフリーク電流と、選択トランスファゲートpチャネル
型トランジスタ(以下、トランスファトランジスタと呼
ぶ)QP1及びQP2のオフリーク電流との差(以下、
オフリーク電流差と呼ぶ)が2桁程度あることで、ビッ
ト線対BL1及びBL2が電源電圧VCCになり、記憶
ノードNCがハイレベルで記憶ノードNBがロウレベル
である“1”の状態を維持する。基準電圧発生回路10
ZのノードN1に流れる電流I1、及び、ノードN2に
流れる電流I2、並びに、メモリセル60の記憶ノード
NBに流れる電流I3は、各トランジスタのサイズが等
しく、カレントミラー回路として構成されているので、
電流値が全て等しくなる。
【0005】図10は、nチャネル及びpチャネル型ト
ランジスタのオフリーク電流の温度特性図である。オフ
リーク電流差は、温度25℃を境として、高温時に2桁
以上の大きな値を維持し、低温時に温度低下に伴って値
が減少する。オフリーク電流差は安定なプリチャージ動
作のために大きくする必要があるが、低温時又は製造バ
ラツキで小さくなることがある。電流I3は、ドライブ
トランジスタQN1又はQN2のオフリーク電流に比
べ、十分大きな電流値にする必要があり、この電流値が
供給電流I1に設定される。
ランジスタのオフリーク電流の温度特性図である。オフ
リーク電流差は、温度25℃を境として、高温時に2桁
以上の大きな値を維持し、低温時に温度低下に伴って値
が減少する。オフリーク電流差は安定なプリチャージ動
作のために大きくする必要があるが、低温時又は製造バ
ラツキで小さくなることがある。電流I3は、ドライブ
トランジスタQN1又はQN2のオフリーク電流に比
べ、十分大きな電流値にする必要があり、この電流値が
供給電流I1に設定される。
【0006】
【発明が解決しようとする課題】上記従来の技術では、
基準電圧発生回路10Zは、1本のワード線WL1に対
してワード線ドライバ50と共に1つ配置されるので、
それに対応して大きなチップ面積が必要である。また、
一般にワード線WL1は、1行のメモリセル60と接続
されるため長い配線長を有し、且つワード線ドライバ5
0と直接に接続されるので、大きな寄生容量を有する。
基準電圧発生回路10Zは、この大きな寄生容量を有す
る負荷回路で発生するノイズ等によって影響を受け易
く、電圧が大きく変動するという欠点がある。
基準電圧発生回路10Zは、1本のワード線WL1に対
してワード線ドライバ50と共に1つ配置されるので、
それに対応して大きなチップ面積が必要である。また、
一般にワード線WL1は、1行のメモリセル60と接続
されるため長い配線長を有し、且つワード線ドライバ5
0と直接に接続されるので、大きな寄生容量を有する。
基準電圧発生回路10Zは、この大きな寄生容量を有す
る負荷回路で発生するノイズ等によって影響を受け易
く、電圧が大きく変動するという欠点がある。
【0007】更に、メモリセル60には、前記の通り低
温時のオフリーク電流差が小さくなるという温度特性が
あるが、基準電圧発生回路10Zにはこの温度特性に対
する考慮がなされていない。従って、プリチャージ動作
を安定にさせるためには、低温時に対応できる十分大き
な電流値の供給電流I1を供給する必要があり、この電
流値がプリチャージ動作時のメモリセル60の全てに流
れることにより、プリチャージ動作時の消費電流が増加
する。
温時のオフリーク電流差が小さくなるという温度特性が
あるが、基準電圧発生回路10Zにはこの温度特性に対
する考慮がなされていない。従って、プリチャージ動作
を安定にさせるためには、低温時に対応できる十分大き
な電流値の供給電流I1を供給する必要があり、この電
流値がプリチャージ動作時のメモリセル60の全てに流
れることにより、プリチャージ動作時の消費電流が増加
する。
【0008】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、安定
なプリチャージ動作とチップ面積の縮小とを同時に可能
とし、且つ、プリチャージ動作の消費電力が小さい半導
体スタティックメモリを提供することを目的とする。
する問題点を解決するためになされたものであり、安定
なプリチャージ動作とチップ面積の縮小とを同時に可能
とし、且つ、プリチャージ動作の消費電力が小さい半導
体スタティックメモリを提供することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体スタティックメモリは、所定のプリ
チャージ電圧を発生させる基準電圧発生回路と、グラン
ド電位と前記プリチャージ電圧との間でワード線の電圧
を切り換えるワード線ドライバと、一対のトランスファ
トランジスタ及び一対のドライバトランジスタを含む4
素子構造の無負荷型メモリセルとを備える半導体スタテ
ィックメモリにおいて、入力インピーダンスに比して出
力インピーダンスが低く、入力電圧と出力電圧とが実質
的に等しい駆動電流供給回路を備え、該駆動電流供給回
路を介して、前記基準電圧発生回路の出力を前記ワード
線ドライバに供給することを特徴とする。
め、本発明の半導体スタティックメモリは、所定のプリ
チャージ電圧を発生させる基準電圧発生回路と、グラン
ド電位と前記プリチャージ電圧との間でワード線の電圧
を切り換えるワード線ドライバと、一対のトランスファ
トランジスタ及び一対のドライバトランジスタを含む4
素子構造の無負荷型メモリセルとを備える半導体スタテ
ィックメモリにおいて、入力インピーダンスに比して出
力インピーダンスが低く、入力電圧と出力電圧とが実質
的に等しい駆動電流供給回路を備え、該駆動電流供給回
路を介して、前記基準電圧発生回路の出力を前記ワード
線ドライバに供給することを特徴とする。
【0010】本発明の半導体スタティックメモリは、基
準電圧発生回路10とワード線ドライバ50との間を入
力インピーダンスに比して出力インピーダンスが低く、
従ってバッファ(緩衝)機能を有する駆動電流供給回路
を介して接続することにより、プリチャージ動作が安定
し、基準電圧発生回路10の数も削減できるので、プリ
チャージ動作の消費電力が小さく、チップ面積の縮小が
可能な半導体スタティックメモリを提供できる。
準電圧発生回路10とワード線ドライバ50との間を入
力インピーダンスに比して出力インピーダンスが低く、
従ってバッファ(緩衝)機能を有する駆動電流供給回路
を介して接続することにより、プリチャージ動作が安定
し、基準電圧発生回路10の数も削減できるので、プリ
チャージ動作の消費電力が小さく、チップ面積の縮小が
可能な半導体スタティックメモリを提供できる。
【0011】本発明の半導体スタティックメモリでは、
基準電圧発生回路の第1のオペレーションアンプの非反
転端子に接続されるセル内ノード基準電圧が、メモリ動
作時とスタンバイ時とで異なる電圧に切り換わることが
好ましい。この場合、プリチャージ動作の消費電力を更
に小さくすることができる。
基準電圧発生回路の第1のオペレーションアンプの非反
転端子に接続されるセル内ノード基準電圧が、メモリ動
作時とスタンバイ時とで異なる電圧に切り換わることが
好ましい。この場合、プリチャージ動作の消費電力を更
に小さくすることができる。
【0012】また、本発明の半導体スタティックメモリ
では、駆動電流供給回路にレベル変換回路を備えるこ
と、又は、基準電圧発生回路と駆動電流供給回路に供給
する電源電圧を所定の電位に設定することが好ましい。
この場合、基準電圧発生回路及び駆動電流供給回路は、
良好な特性範囲で動作することができる。
では、駆動電流供給回路にレベル変換回路を備えるこ
と、又は、基準電圧発生回路と駆動電流供給回路に供給
する電源電圧を所定の電位に設定することが好ましい。
この場合、基準電圧発生回路及び駆動電流供給回路は、
良好な特性範囲で動作することができる。
【0013】1つのワード線ドライバにプリチャージ電
圧を供給する基準電圧発生回路及び駆動電流供給回路の
組が、何れか一方の回路を複数にすることも本発明の好
ましい態様である。この場合、適用範囲が広がる。
圧を供給する基準電圧発生回路及び駆動電流供給回路の
組が、何れか一方の回路を複数にすることも本発明の好
ましい態様である。この場合、適用範囲が広がる。
【0014】
【発明の実施の形態】以下、実施形態例に基づいて本発
明の半導体スタティックメモリについて図面を参照して
説明する。図1は、本発明の第1実施形態例の半導体ス
タティックメモリの回路図である。本実施形態例の半導
体スタティックメモリは、基準プリチャージ電圧VWD
0を発生する基準電圧発生回路10、プリチャージ電圧
VWDを発生するワード線電圧発生回路20、ワード線
WL1の電圧をグランド電位とプリチャージ電位VWD
との間で切り換えるワード線ドライバ50、及び、4素
子CMOS構造の無負荷型のメモリセル60を有する。
メモリセル60は、ビット線対BL1及びBL2のロウ
レベル及びハイレベルの状態で、書き込まれる。
明の半導体スタティックメモリについて図面を参照して
説明する。図1は、本発明の第1実施形態例の半導体ス
タティックメモリの回路図である。本実施形態例の半導
体スタティックメモリは、基準プリチャージ電圧VWD
0を発生する基準電圧発生回路10、プリチャージ電圧
VWDを発生するワード線電圧発生回路20、ワード線
WL1の電圧をグランド電位とプリチャージ電位VWD
との間で切り換えるワード線ドライバ50、及び、4素
子CMOS構造の無負荷型のメモリセル60を有する。
メモリセル60は、ビット線対BL1及びBL2のロウ
レベル及びハイレベルの状態で、書き込まれる。
【0015】メモリセル60は、対応するビット線対B
L1及びBL2の列方向、及び、対応するワード線WL
1の行方向に夫々複数に並んでアレイ状に配列される。
メモリセル60は、トランスファトランジスタ対QP1
とQP2、及び、夫々のドレインが記憶ノード対NB、
NCを構成するドライブトランジスタ対QN1とQN2
で構成される。トランスファトランジスタ対QP1及び
QP2は、双方のゲートがワード線WL1に接続され
る。トランスファトランジスタQP1は、ソースがビッ
ト線BL1に接続され、ドレインが記憶ノードNBに接
続される。トランスファトランジスタQP2は、ソース
がビット線BL2に接続され、ドレインが記憶ノードN
Cに接続される。ドライブトランジスタ対QN1及びQ
N2は、双方のソースがグランドに接続され、一方のゲ
ートが他方のドレインに且つ他方のゲートが一方のドレ
インにたすき掛けに接続される。
L1及びBL2の列方向、及び、対応するワード線WL
1の行方向に夫々複数に並んでアレイ状に配列される。
メモリセル60は、トランスファトランジスタ対QP1
とQP2、及び、夫々のドレインが記憶ノード対NB、
NCを構成するドライブトランジスタ対QN1とQN2
で構成される。トランスファトランジスタ対QP1及び
QP2は、双方のゲートがワード線WL1に接続され
る。トランスファトランジスタQP1は、ソースがビッ
ト線BL1に接続され、ドレインが記憶ノードNBに接
続される。トランスファトランジスタQP2は、ソース
がビット線BL2に接続され、ドレインが記憶ノードN
Cに接続される。ドライブトランジスタ対QN1及びQ
N2は、双方のソースがグランドに接続され、一方のゲ
ートが他方のドレインに且つ他方のゲートが一方のドレ
インにたすき掛けに接続される。
【0016】基準電圧発生回路10は、モニタ回路1
2、オペアンプOP1、pチャネル型トランジスタQ
3、及び、電流源13で構成される。
2、オペアンプOP1、pチャネル型トランジスタQ
3、及び、電流源13で構成される。
【0017】モニタ回路12は、トランスファトランジ
スタQP1及びQP2と同一のトランジスタ特性を有す
るpチャネル型トランジスタQ1、並びに、ドライブト
ランジスタQN1及びQN2と同一のトランジスタ特性
を有するnチャネル型トランジスタQ2で構成される。
pチャネル型トランジスタQ1は、ソースが電源VCC
に接続され、ドレインが出力ノードNAを介してnチャ
ネル型トランジスタQ2のドレインに接続される。nチ
ャネル型トランジスタQ2は、ゲート及びソースがグラ
ンドに接続される。
スタQP1及びQP2と同一のトランジスタ特性を有す
るpチャネル型トランジスタQ1、並びに、ドライブト
ランジスタQN1及びQN2と同一のトランジスタ特性
を有するnチャネル型トランジスタQ2で構成される。
pチャネル型トランジスタQ1は、ソースが電源VCC
に接続され、ドレインが出力ノードNAを介してnチャ
ネル型トランジスタQ2のドレインに接続される。nチ
ャネル型トランジスタQ2は、ゲート及びソースがグラ
ンドに接続される。
【0018】オペアンプOP1は、その電源が電源VC
Cに接続され、非反転入力にセル内ノード基準電圧VR
EFが入力され、反転入力が出力ノードNAに接続さ
れ、出力がpチャネル型トランジスタQ3のゲートに接
続される。pチャネル型トランジスタQ3は、ソースが
電源VCCに接続され、ドレインが電流源13を介して
グランドに接続される。
Cに接続され、非反転入力にセル内ノード基準電圧VR
EFが入力され、反転入力が出力ノードNAに接続さ
れ、出力がpチャネル型トランジスタQ3のゲートに接
続される。pチャネル型トランジスタQ3は、ソースが
電源VCCに接続され、ドレインが電流源13を介して
グランドに接続される。
【0019】駆動電流供給回路20は、オペアンプOP
2、pチャネル型トランジスタQ5、及び、電流源23
で構成される。
2、pチャネル型トランジスタQ5、及び、電流源23
で構成される。
【0020】オペアンプOP2は、その電源が電源VC
Cに接続され、反転入力に基準プリチャージ電圧VWD
0が入力され、非反転入力がpチャネル型トランジスタ
Q5のドレインに接続され、出力がpチャネル型トラン
ジスタQ5のゲートに接続される。pチャネル型トラン
ジスタQ5は、ソースが電源VCCに接続され、ドレイ
ンが電流源23を介してグランドに接続される。
Cに接続され、反転入力に基準プリチャージ電圧VWD
0が入力され、非反転入力がpチャネル型トランジスタ
Q5のドレインに接続され、出力がpチャネル型トラン
ジスタQ5のゲートに接続される。pチャネル型トラン
ジスタQ5は、ソースが電源VCCに接続され、ドレイ
ンが電流源23を介してグランドに接続される。
【0021】ワード線ドライバ50は、2入力ANDで
あるANDゲート51、プリチャージ電圧VWDがソー
スに入力されるpチャネル型トランジスタQ41、及
び、ソースがグランドに接続されるnチャネル型トラン
ジスタQ42で構成される。ANDゲート51は、アド
レス信号が第1入力に入力され、イネーブル信号が第2
入力に入力され、出力がトランジスタQ41及びQ42
の双方のゲートに接続される。トランジスタQ41及び
Q42は、双方のドレインがワード線WL1に接続され
る。
あるANDゲート51、プリチャージ電圧VWDがソー
スに入力されるpチャネル型トランジスタQ41、及
び、ソースがグランドに接続されるnチャネル型トラン
ジスタQ42で構成される。ANDゲート51は、アド
レス信号が第1入力に入力され、イネーブル信号が第2
入力に入力され、出力がトランジスタQ41及びQ42
の双方のゲートに接続される。トランジスタQ41及び
Q42は、双方のドレインがワード線WL1に接続され
る。
【0022】なお、上記構成に代えて、pチャネル型ト
ランジスタQ1のソースが電源VCCに比べ低電位の電
源に接続され、又は、pチャネル型トランジスタQ3の
ソースとオペアンプOP1の電源とが電源VCCに比べ
高電位の電源に接続されても良い。この場合、基準電圧
発生回路10が良好な特性範囲で動作するので、オペア
ンプOP1の設計が容易になる。
ランジスタQ1のソースが電源VCCに比べ低電位の電
源に接続され、又は、pチャネル型トランジスタQ3の
ソースとオペアンプOP1の電源とが電源VCCに比べ
高電位の電源に接続されても良い。この場合、基準電圧
発生回路10が良好な特性範囲で動作するので、オペア
ンプOP1の設計が容易になる。
【0023】また、上記構成に代えて、pチャネル型ト
ランジスタQ5のソース、及び、オペアンプOP2の電
源が電源VCCに比べ高電位の電源に接続されても良
い。この場合、駆動電流供給回路20が良好な特性範囲
で動作するので、オペアンプOP2の設計が容易にな
る。
ランジスタQ5のソース、及び、オペアンプOP2の電
源が電源VCCに比べ高電位の電源に接続されても良
い。この場合、駆動電流供給回路20が良好な特性範囲
で動作するので、オペアンプOP2の設計が容易にな
る。
【0024】基準電圧発生回路10は、セル内ノード基
準電圧VREFと出力ノードNAの電圧とを比較し、出
力ノードNAをセル内ノード基準電圧VREFに維持す
る。つまり、出力ノードNAの電圧が低下すると、オペ
アンプOP1の出力電圧が上昇し、pチャネル型トラン
ジスタQ3のチャネル抵抗が大きくなり、ドレイン電流
の減少に伴い電流源13の内部抵抗が小さくなり、基準
プリチャージ電圧VWD0を下降させるので、pチャネ
ル型トランジスタQ1のチャネル抵抗が小さくなり、出
力ノードNAの電圧を上昇させる。逆に、出力ノードN
Aの電圧が上昇すると、出力ノードNAの電圧を低下さ
せる。
準電圧VREFと出力ノードNAの電圧とを比較し、出
力ノードNAをセル内ノード基準電圧VREFに維持す
る。つまり、出力ノードNAの電圧が低下すると、オペ
アンプOP1の出力電圧が上昇し、pチャネル型トラン
ジスタQ3のチャネル抵抗が大きくなり、ドレイン電流
の減少に伴い電流源13の内部抵抗が小さくなり、基準
プリチャージ電圧VWD0を下降させるので、pチャネ
ル型トランジスタQ1のチャネル抵抗が小さくなり、出
力ノードNAの電圧を上昇させる。逆に、出力ノードN
Aの電圧が上昇すると、出力ノードNAの電圧を低下さ
せる。
【0025】セル内ノード基準電圧VREFの設定を高
くすると、オペアンプOP1及びOP2の動作範囲が電
源VCCに近くなり動作特性が悪化し、設定を低くする
と、メモリセル60の記憶ノード対NB及びNCの電位
状態を維持できない。このため、モニタ回路12の構
成、及び、ビット線との結合による影響を考慮して、セ
ル内ノード基準電圧VREFとして最適な電圧が設定さ
れる。メモリセルアレイ内のノイズ発生は、R/W動作
を行うメモリ動作時に比してスタンバイ時には少ないの
で、スタンバイ時にはメモリセル60に流すオフリーク
電流を小さくすることができる。つまり、セル内ノード
基準電圧VREFは、消費電力化対策のためにスタンバ
イ時とメモリ動作時とで切り換えられ、スタンバイ時の
電圧がメモリ動作時の電圧に比して高く設定される。セ
ル内ノード基準電圧VREFを発生する回路としては、
精度がさほど要求されない場合には抵抗分圧回路で代替
でき、そして高精度が要求される場合にはバンドギャッ
プ回路が採用される。
くすると、オペアンプOP1及びOP2の動作範囲が電
源VCCに近くなり動作特性が悪化し、設定を低くする
と、メモリセル60の記憶ノード対NB及びNCの電位
状態を維持できない。このため、モニタ回路12の構
成、及び、ビット線との結合による影響を考慮して、セ
ル内ノード基準電圧VREFとして最適な電圧が設定さ
れる。メモリセルアレイ内のノイズ発生は、R/W動作
を行うメモリ動作時に比してスタンバイ時には少ないの
で、スタンバイ時にはメモリセル60に流すオフリーク
電流を小さくすることができる。つまり、セル内ノード
基準電圧VREFは、消費電力化対策のためにスタンバ
イ時とメモリ動作時とで切り換えられ、スタンバイ時の
電圧がメモリ動作時の電圧に比して高く設定される。セ
ル内ノード基準電圧VREFを発生する回路としては、
精度がさほど要求されない場合には抵抗分圧回路で代替
でき、そして高精度が要求される場合にはバンドギャッ
プ回路が採用される。
【0026】駆動電流供給回路20は、基準プリチャー
ジ電圧VWD0とプリチャージ電圧VWDとを比較す
る。基準プリチャージ電圧VWD0の設定が低いと、オ
ペアンプOP2の出力電圧が上昇し、pチャネル型トラ
ンジスタQ5のチャネル抵抗が大きくなり、プリチャー
ジ電圧VWDを下降させる。基準プリチャージ電圧VW
D0の電圧が高いと、全て逆方向に動作するので、プリ
チャージ電圧VWDを上昇させる。プリチャージ電圧V
WDは、駆動電流供給回路20のフィードバック機能に
より、基準プリチャージ電圧VWD0と同一電位に制御
される。駆動電流供給回路20は、入力インピーダンス
に比して、出力インピーダンスが低いので、入力及び出
力に接続される回路の相互影響を抑えるバッファ機能を
有する。
ジ電圧VWD0とプリチャージ電圧VWDとを比較す
る。基準プリチャージ電圧VWD0の設定が低いと、オ
ペアンプOP2の出力電圧が上昇し、pチャネル型トラ
ンジスタQ5のチャネル抵抗が大きくなり、プリチャー
ジ電圧VWDを下降させる。基準プリチャージ電圧VW
D0の電圧が高いと、全て逆方向に動作するので、プリ
チャージ電圧VWDを上昇させる。プリチャージ電圧V
WDは、駆動電流供給回路20のフィードバック機能に
より、基準プリチャージ電圧VWD0と同一電位に制御
される。駆動電流供給回路20は、入力インピーダンス
に比して、出力インピーダンスが低いので、入力及び出
力に接続される回路の相互影響を抑えるバッファ機能を
有する。
【0027】ワード線ドライバ50は、アドレス信号及
びイネーブル信号に基づいて、ワード線WL1の電圧を
切り換える。アドレス信号及びイネーブル信号がハイレ
ベルになると、ANDゲート51の出力がハイレベルに
なり、pチャネル型トランジスタQ41がオフし、nチ
ャネル型トランジスタQ42がオンするので、ワード線
WL1がグランド電位(インアクティブ)になる。アド
レス信号又はイネーブル信号の何れかがロウレベルにな
ると、全て逆方向に動作するので、ワード線WL1がプ
リチャージ電圧VWD(アクティブ)になる。
びイネーブル信号に基づいて、ワード線WL1の電圧を
切り換える。アドレス信号及びイネーブル信号がハイレ
ベルになると、ANDゲート51の出力がハイレベルに
なり、pチャネル型トランジスタQ41がオフし、nチ
ャネル型トランジスタQ42がオンするので、ワード線
WL1がグランド電位(インアクティブ)になる。アド
レス信号又はイネーブル信号の何れかがロウレベルにな
ると、全て逆方向に動作するので、ワード線WL1がプ
リチャージ電圧VWD(アクティブ)になる。
【0028】R/W動作では、選択されたメモリセル6
0は、トランスファトランジスタ対QP1及びQP2が
オンするので、ビット線対BL1及びBL2と記憶ノー
ド対NB及びNCが接続されてR/W動作する。
0は、トランスファトランジスタ対QP1及びQP2が
オンするので、ビット線対BL1及びBL2と記憶ノー
ド対NB及びNCが接続されてR/W動作する。
【0029】プリチャージ動作では、ビット線対BL1
及びBL2が、電源VCCと同電位になる。メモリセル
60は、トランスファトランジスタ対QP1及びQP2
がゲートに入力されたプリチャージ電圧VWDに従った
準オフ状態になり、記憶ノード対NB及びNCにオフリ
ーク電流が流れることで、電位状態が維持されるので、
記憶データを保持する。
及びBL2が、電源VCCと同電位になる。メモリセル
60は、トランスファトランジスタ対QP1及びQP2
がゲートに入力されたプリチャージ電圧VWDに従った
準オフ状態になり、記憶ノード対NB及びNCにオフリ
ーク電流が流れることで、電位状態が維持されるので、
記憶データを保持する。
【0030】上記実施形態例によれば、基準電圧発生回
路10とワード線ドライバ50との間をバッファ機能を
有する駆動電流供給回路20を介して接続することによ
り、1つの基準電圧発生回路10によって、複数のワー
ド線を制御できる。このため、基準電圧発生回路10の
数が削減でき、安定なプリチャージ動作とチップ面積の
縮小とを同時に可能とする。また、スタンバイ時及びメ
モリ動作時でオフリーク電流が切り換わるので、プリチ
ャージ動作の際の消費電力を低減できる。
路10とワード線ドライバ50との間をバッファ機能を
有する駆動電流供給回路20を介して接続することによ
り、1つの基準電圧発生回路10によって、複数のワー
ド線を制御できる。このため、基準電圧発生回路10の
数が削減でき、安定なプリチャージ動作とチップ面積の
縮小とを同時に可能とする。また、スタンバイ時及びメ
モリ動作時でオフリーク電流が切り換わるので、プリチ
ャージ動作の際の消費電力を低減できる。
【0031】図2は、本発明の第2実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第1実施形態例と同様な構成を有し、基準電圧発生
回路の電流源13に代えてnチャネル型トランジスタQ
4を配設した点において、先の実施形態例と異なる。n
チャネル型トランジスタQ4は、ゲート及びドレインが
トランジスタQ3のゲート及びドレインに夫々接続さ
れ、ソースがグランドに接続される。
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第1実施形態例と同様な構成を有し、基準電圧発生
回路の電流源13に代えてnチャネル型トランジスタQ
4を配設した点において、先の実施形態例と異なる。n
チャネル型トランジスタQ4は、ゲート及びドレインが
トランジスタQ3のゲート及びドレインに夫々接続さ
れ、ソースがグランドに接続される。
【0032】基準電圧発生回路10Aは、トランジスタ
Q3及びQ4が相補接続されることにより、出力ノード
NAの電圧に応じてトランジスタのチャネル抵抗の一方
が大きく他方が小さくなる。
Q3及びQ4が相補接続されることにより、出力ノード
NAの電圧に応じてトランジスタのチャネル抵抗の一方
が大きく他方が小さくなる。
【0033】上記実施形態例によれば、基準電圧発生回
路10Aの出力段が相補接続されるので、第1実施形態
例に比して消費電力が抑えられる。
路10Aの出力段が相補接続されるので、第1実施形態
例に比して消費電力が抑えられる。
【0034】図3は、本発明の第3実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第2実施形態例と同様な構成を有し、基準電圧発生
回路のトランジスタQ3及びQ4を省略した点が、第2
実施形態例と異なる。基準電圧発生回路10Bは、オペ
アンプOP1の出力がpチャネル型トランジスタQ1の
ゲートに直接接続され、動作は先の実施形態例と同じに
なる。
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第2実施形態例と同様な構成を有し、基準電圧発生
回路のトランジスタQ3及びQ4を省略した点が、第2
実施形態例と異なる。基準電圧発生回路10Bは、オペ
アンプOP1の出力がpチャネル型トランジスタQ1の
ゲートに直接接続され、動作は先の実施形態例と同じに
なる。
【0035】上記実施形態例によれば、部品点数が削減
できるので、低コストになる。
できるので、低コストになる。
【0036】図4は、本発明の第4実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第1実施形態例と同様な構成を有し、基準電圧発生
回路がトランジスタのみで構成される点が、先の実施形
態例と異なる。基準電圧発生回路10Cは、1個のpチ
ャネル型トランジスタQ1、及び、N個のnチャネル型
トランジスタQ2で構成される。pチャネル型トランジ
スタQ1は、ソースが電源VCCに接続され、ゲート及
びドレインが出力ノードNAに接続される。全てのnチ
ャネル型トランジスタQ2は、ドレインが出力ノードN
Aに接続され、ゲート及びソースがグランドに接続され
る。
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第1実施形態例と同様な構成を有し、基準電圧発生
回路がトランジスタのみで構成される点が、先の実施形
態例と異なる。基準電圧発生回路10Cは、1個のpチ
ャネル型トランジスタQ1、及び、N個のnチャネル型
トランジスタQ2で構成される。pチャネル型トランジ
スタQ1は、ソースが電源VCCに接続され、ゲート及
びドレインが出力ノードNAに接続される。全てのnチ
ャネル型トランジスタQ2は、ドレインが出力ノードN
Aに接続され、ゲート及びソースがグランドに接続され
る。
【0037】pチャネル型トランジスタQ1は、ドレイ
ン電流として、nチャネル型トランジスタQ2のオフリ
ーク電流のN個分の電流値を流すことができるゲート電
圧になる。ここで、Nに100以上の値を採用すれば、
オフリーク電流差が2桁以上の値に維持される。
ン電流として、nチャネル型トランジスタQ2のオフリ
ーク電流のN個分の電流値を流すことができるゲート電
圧になる。ここで、Nに100以上の値を採用すれば、
オフリーク電流差が2桁以上の値に維持される。
【0038】上記実施形態例によれば、基準電圧発生回
路10Cがトランジスタのみで構成されるので、温度特
性の良好な回路構成が容易になり、セル内ノード基準電
圧VREFを供給する必要がなくなる。
路10Cがトランジスタのみで構成されるので、温度特
性の良好な回路構成が容易になり、セル内ノード基準電
圧VREFを供給する必要がなくなる。
【0039】図5は、本発明の第5実施形態例の半導体
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第1実施形態例
と同様な構成を有し、駆動電流供給回路にレベル変換回
路24及び25を有する点が、第1実施形態例と異な
る。レベル変換回路24は、基準プリチャージ電圧VW
D0を入力し、出力がオペアンプOP2の反転入力に接
続される。レベル変換回路25は、入力がpチャネル型
トランジスタQ5のドレインに接続され、出力がオペア
ンプOP2の非反転入力に接続され、グランド端子がグ
ランドに接続される。
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第1実施形態例
と同様な構成を有し、駆動電流供給回路にレベル変換回
路24及び25を有する点が、第1実施形態例と異な
る。レベル変換回路24は、基準プリチャージ電圧VW
D0を入力し、出力がオペアンプOP2の反転入力に接
続される。レベル変換回路25は、入力がpチャネル型
トランジスタQ5のドレインに接続され、出力がオペア
ンプOP2の非反転入力に接続され、グランド端子がグ
ランドに接続される。
【0040】レベル変換回路24及び25は、入力信号
の振幅に対する出力信号の振幅の変換倍率を1より小さ
くし、入力信号に対して出力信号を低電位方向にシフト
させる電圧シフト(電圧降下)機能を有するので、オペ
アンプOP2が良好な特性範囲で動作する。また、レベ
ル変換回路24及び25は、抵抗分圧回路のような簡易
回路を採用することも可能であり、双方の変換倍率が異
なる値を有することで、動作特性が更に改善される。
の振幅に対する出力信号の振幅の変換倍率を1より小さ
くし、入力信号に対して出力信号を低電位方向にシフト
させる電圧シフト(電圧降下)機能を有するので、オペ
アンプOP2が良好な特性範囲で動作する。また、レベ
ル変換回路24及び25は、抵抗分圧回路のような簡易
回路を採用することも可能であり、双方の変換倍率が異
なる値を有することで、動作特性が更に改善される。
【0041】上記実施形態例によれば、レベル変換回路
24及び25に簡易回路を採用すれば、駆動電流供給回
路20Aの部品点数が削減できる。また、オペアンプO
P2の動作特性が改善されるので、プリチャージ動作が
安定する。
24及び25に簡易回路を採用すれば、駆動電流供給回
路20Aの部品点数が削減できる。また、オペアンプO
P2の動作特性が改善されるので、プリチャージ動作が
安定する。
【0042】図6は、本発明の第6実施形態例の半導体
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第5実施形態例
と同様な構成を有し、レベル変換回路に制御入力を有す
る点が、先の実施形態例と異なる。レベル変換回路24
及び25は、外部から変換倍率及び電圧シフト機能が制
御できる制御入力CNT1及びCNT2を夫々有する。
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第5実施形態例
と同様な構成を有し、レベル変換回路に制御入力を有す
る点が、先の実施形態例と異なる。レベル変換回路24
及び25は、外部から変換倍率及び電圧シフト機能が制
御できる制御入力CNT1及びCNT2を夫々有する。
【0043】上記実施形態例によれば、製造後に行う試
験測定の結果を考慮し、変換倍率及び電圧シフト機能を
個別に設定できるので、プリチャージ動作の特性及び消
費電力を更に改善できる。
験測定の結果を考慮し、変換倍率及び電圧シフト機能を
個別に設定できるので、プリチャージ動作の特性及び消
費電力を更に改善できる。
【0044】図7は、本発明の第7実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、1つの駆動電流供給回路に
対して、複数の基準電圧発生回路を有する点が、先の実
施形態例と異なる。複数の基準電圧発生回路10は、対
応するスイッチ70を介して、1つの駆動電流供給回路
20に接続される。スイッチ70は、制御による開閉が
可能なスイッチ機能、又は、電気的に断線が可能なヒュ
ーズ機能を有し、外部からの操作で指定した基準電圧発
生回路10のみを電気的に接続する。基準電圧発生回路
10は、冗長回路として複数あり、この中の1つが選択
され指定される。
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、1つの駆動電流供給回路に
対して、複数の基準電圧発生回路を有する点が、先の実
施形態例と異なる。複数の基準電圧発生回路10は、対
応するスイッチ70を介して、1つの駆動電流供給回路
20に接続される。スイッチ70は、制御による開閉が
可能なスイッチ機能、又は、電気的に断線が可能なヒュ
ーズ機能を有し、外部からの操作で指定した基準電圧発
生回路10のみを電気的に接続する。基準電圧発生回路
10は、冗長回路として複数あり、この中の1つが選択
され指定される。
【0045】上記実施形態例によれば、複数の基準電圧
発生回路10の中から最適なものが選択されるので、製
造上のバラツキによる不具合を防止できる。
発生回路10の中から最適なものが選択されるので、製
造上のバラツキによる不具合を防止できる。
【0046】図8は、本発明の第8実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、複数の駆動電流供給回路に
対して、1つの基準電圧発生回路を有する点が、先の実
施形態例と異なる。基準電圧発生回路10は、複数の対
応するセルアレイ40に接続された駆動電流供給回路2
0にプリチャージ電圧VWD0を供給する。セルアレイ
40は、複数のワード線ドライバ50、及び、メモリセ
ル60を有し、低消費電力化対策として、イネーブル信
号の制御等により、スタンバイ時、又は、メモリ動作時
に、セルアレイ単位で選択される。
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、複数の駆動電流供給回路に
対して、1つの基準電圧発生回路を有する点が、先の実
施形態例と異なる。基準電圧発生回路10は、複数の対
応するセルアレイ40に接続された駆動電流供給回路2
0にプリチャージ電圧VWD0を供給する。セルアレイ
40は、複数のワード線ドライバ50、及び、メモリセ
ル60を有し、低消費電力化対策として、イネーブル信
号の制御等により、スタンバイ時、又は、メモリ動作時
に、セルアレイ単位で選択される。
【0047】上記実施形態例によれば、低消費電力化対
策としてセルアレイ単位で選択されるような用途でも、
柔軟に適用することができる。
策としてセルアレイ単位で選択されるような用途でも、
柔軟に適用することができる。
【0048】図9は、本発明の第9実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、1つの基準電圧発生回路に
対して2つの駆動電流供給回路を有する点が、先の実施
形態例と異なる。半導体スタティックメモリは、1つの
基準電圧発生回路10、及び、スタンバイ時及びメモリ
動作時のみに動作する2つの駆動電流供給回路20を有
する。
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、1つの基準電圧発生回路に
対して2つの駆動電流供給回路を有する点が、先の実施
形態例と異なる。半導体スタティックメモリは、1つの
基準電圧発生回路10、及び、スタンバイ時及びメモリ
動作時のみに動作する2つの駆動電流供給回路20を有
する。
【0049】駆動電流供給回路20は、pチャネル型ト
ランジスタQ5から流れるドレイン電流がワード線ドラ
イバ50にプリチャージ電圧VWDを供給する電流とし
て流れ、このドレイン電流の一部がグランドにも流れ
る。ドレイン電流は、大きくなると動作は安定するが、
消費電力の増加になる。2つの駆動電流供給回路20
は、一方がスタンバイ時のためにドレイン電流が小さく
設計され、他方がメモリ動作時のためにドレイン電流が
大きく設計される。
ランジスタQ5から流れるドレイン電流がワード線ドラ
イバ50にプリチャージ電圧VWDを供給する電流とし
て流れ、このドレイン電流の一部がグランドにも流れ
る。ドレイン電流は、大きくなると動作は安定するが、
消費電力の増加になる。2つの駆動電流供給回路20
は、一方がスタンバイ時のためにドレイン電流が小さく
設計され、他方がメモリ動作時のためにドレイン電流が
大きく設計される。
【0050】スタンバイ時とメモリ動作時とで、基準電
圧発生回路10は、基準プリチャージ電圧VWD0の2
つの設定電圧が交互に切り換わる。2つの駆動電流供給
回路20は、何れか一方に対する電源VCCの供給が交
互に切り換わる。メモリセル60は、2つのオフリーク
電流が交互に切り換わる。
圧発生回路10は、基準プリチャージ電圧VWD0の2
つの設定電圧が交互に切り換わる。2つの駆動電流供給
回路20は、何れか一方に対する電源VCCの供給が交
互に切り換わる。メモリセル60は、2つのオフリーク
電流が交互に切り換わる。
【0051】上記実施形態例によれば、スタンバイ時及
びメモリ動作時のみに動作する駆動電流供給回路20を
夫々備えることで、駆動電流供給回路20及びメモリセ
ル60に最適な電流が流れるので、低消費電力になる。
びメモリ動作時のみに動作する駆動電流供給回路20を
夫々備えることで、駆動電流供給回路20及びメモリセ
ル60に最適な電流が流れるので、低消費電力になる。
【0052】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
【0053】
【発明の効果】以上説明したように、本発明の半導体ス
タティックメモリでは、基準電圧発生回路とワード線ド
ライバとの間をバッファ機能を有する駆動電流供給回路
を介して接続することで、安定なプリチャージ動作とチ
ップ面積の縮小とを同時に可能とする。また、スタンバ
イ時及びメモリ動作時でオフリーク電流を切り換えるこ
ととすれば、プリチャージ動作の消費電力が小さくな
る。また、1つの駆動電流供給回路20に対して基準電
圧発生回路10を冗長回路として複数配置すれば、製造
上の不具合を防止できる。
タティックメモリでは、基準電圧発生回路とワード線ド
ライバとの間をバッファ機能を有する駆動電流供給回路
を介して接続することで、安定なプリチャージ動作とチ
ップ面積の縮小とを同時に可能とする。また、スタンバ
イ時及びメモリ動作時でオフリーク電流を切り換えるこ
ととすれば、プリチャージ動作の消費電力が小さくな
る。また、1つの駆動電流供給回路20に対して基準電
圧発生回路10を冗長回路として複数配置すれば、製造
上の不具合を防止できる。
【図1】本発明の第1実施形態例の半導体スタティック
メモリの回路図である。
メモリの回路図である。
【図2】本発明の第2実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
メモリにおける基準電圧発生回路を示す回路図である。
【図3】本発明の第3実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
メモリにおける基準電圧発生回路を示す回路図である。
【図4】本発明の第4実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
メモリにおける基準電圧発生回路を示す回路図である。
【図5】本発明の第5実施形態例の半導体スタティック
メモリの一部を示す回路図である。
メモリの一部を示す回路図である。
【図6】本発明の第6実施形態例の半導体スタティック
メモリの一部を示す回路図である。
メモリの一部を示す回路図である。
【図7】本発明の第7実施形態例の半導体スタティック
メモリの回路図である。
メモリの回路図である。
【図8】本発明の第8実施形態例の半導体スタティック
メモリの回路図である。
メモリの回路図である。
【図9】本発明の第9実施形態例の半導体スタティック
メモリの回路図である。
メモリの回路図である。
【図10】nチャネル及びpチャネル型トランジスタの
オフリーク電流の温度特性図である。
オフリーク電流の温度特性図である。
【図11】従来の半導体スタティックメモリの回路図で
ある。
ある。
10 基準電圧発生回路 12 モニタ回路 13,23 電流源 20 駆動電流供給回路 24,25 レベル変換回路 40 メモリセルアレイ 50 ワード線ドライバ 51 ANDゲート 60 メモリセル 70 スイッチ Q1,Q3,Q5,Q41,Q53 pチャネル型トラ
ンジスタ Q2,Q4,Q42,Q51,Q52 nチャネル型ト
ランジスタ QP1,QP2 トランスファトランジスタ QN1,QN2 ドライブトランジスタ OP1,OP2 オペアンプ VREF セル内ノード基準電圧 VWD0 基準プリチャージ電圧 VWD プリチャージ電圧 NA 出力ノード NB,NC 記憶ノード WL1 ワード線 BL1,BL2 ビット線
ンジスタ Q2,Q4,Q42,Q51,Q52 nチャネル型ト
ランジスタ QP1,QP2 トランスファトランジスタ QN1,QN2 ドライブトランジスタ OP1,OP2 オペアンプ VREF セル内ノード基準電圧 VWD0 基準プリチャージ電圧 VWD プリチャージ電圧 NA 出力ノード NB,NC 記憶ノード WL1 ワード線 BL1,BL2 ビット線
Claims (15)
- 【請求項1】 所定のプリチャージ電圧を発生させる基
準電圧発生回路と、グランド電位と前記プリチャージ電
圧との間でワード線の電圧を切り換えるワード線ドライ
バと、一対のトランスファトランジスタ及び一対のドラ
イバトランジスタを含む4素子構造の無負荷型メモリセ
ルとを備える半導体スタティックメモリにおいて、 入力インピーダンスに比して出力インピーダンスが低
く、入力電圧と出力電圧とが実質的に等しい駆動電流供
給回路を備え、該駆動電流供給回路を介して、前記基準
電圧発生回路の出力を前記ワード線ドライバに供給する
ことを特徴とする半導体スタティックメモリ。 - 【請求項2】 前記基準電圧発生回路が、ソースが電源
電圧VCCに接続され、ゲートに前記基準電圧発生回路
の出力が帰還されるPチャネル型の第1のトランジスタ
と、ゲートとソースとがグランドに接続され、ドレイン
が前記第1のトランジスタのドレインに接続されて出力
ノードを形成するNチャネル型の第2のトランジスタと
を有するモニタ回路と、ソースが電源電圧VCCに接続
され、ドレインが前記基準電圧発生回路の出力に接続さ
れる第3のトランジスタと、一端が前記基準電圧発生回
路の出力に接続され、他端がグランドに接続された第1
の定電流源と、第1の入力が前記モニタ回路の出力ノー
ドに接続され、第2の入力がセル内ノード基準電圧に接
続され、出力が前記第3のトランジスタのゲートに接続
される第1のオペアンプとを有し、前記第1のトランジ
スタ及び第2のトランジスタが夫々、前記トランスファ
トランジスタ及びドライブトランジスタと同じトランジ
スタサイズを有する、請求項1に記載の半導体スタティ
ックメモリ。 - 【請求項3】 前記基準電圧発生回路が、ソースが電源
電圧VCCに接続され、ゲートに前記基準電圧発生回路
の出力が帰還されるPチャネル型の第1のトランジスタ
と、ゲートとソースとがグランドに接続され、ドレイン
が前記第1のトランジスタのドレインに接続されて出力
ノードを構成するNチャネル型の第2のトランジスタと
を有するモニタ回路と、第1の入力がセル内ノード基準
電圧に接続され、第2の入力が前記モニタ回路の出力ノ
ードに接続され、出力が前記第1のトランジスタのゲー
ト帰還される第1のオペアンプとを有し、前記第1のト
ランジスタ及び第2のトランジスタが夫々、前記トラン
スファトランジスタ及びドライブトランジスタと同じト
ランジスタサイズを有する、請求項1に記載の半導体ス
タティックメモリ。 - 【請求項4】 前記基準電圧発生回路が、ソースが電源
電圧VCCに接続されゲートとドレインとが前記基準電
圧発生回路の出力に接続されたPチャネル型トランジス
タと、ドレインが前記基準電圧発生回路の出力に接続さ
れゲートとソースとがグランドに接続された1又は複数
のNチャネル型トランジスタとを有する、請求項1に記
載の半導体スタティックメモリ。 - 【請求項5】 前記駆動電流供給回路が、ソースが電源
電圧VCCに接続され、ドレインが前記駆動電流供給回
路の出力に接続される第1のトランジスタと、一端が前
記駆動電流供給回路の出力に接続され、他端がグランド
に接続された定電流源と、第1の入力が前記駆動電流供
給回路入力に接続され、第2の入力が前記駆動電流供給
回路の出力に接続され、出力が前記第1のトランジスタ
のゲートを制御する第2のオペアンプとを有する、請求
項1に記載の半導体スタティックメモリ。 - 【請求項6】 前記駆動電流供給回路が、前記駆動電流
供給回路の入力に接続された入力を有する第1のレベル
変換回路と、第1の入力が前記第1のレベル変換回路の
出力に接続される第1のオペアンプと、ソースが電源V
CCに接続され、ドレインが前記駆動電流供給回路の出
力に接続され、ゲートが前記第1のオペアンプの出力に
接続される第1のトランジスタと、入力が前記駆動電流
供給回路の出力に接続され、出力が前記第1のオペアン
プの第2の入力に接続された第2のレベル変換回路とを
有する、請求項1に記載の半導体スタティックメモリ。 - 【請求項7】 前記第1のレベル変換回路の変換倍率と
前記第2のレベル変換回路の変換倍率とが相互に異な
る、請求項6に記載の半導体スタティックメモリ。 - 【請求項8】 前記第1のレベル変換回路の電圧降下
と、前記第2のレベル変換回路の電圧降下とが相互に異
なる、請求項6に記載の半導体スタティックメモリ。 - 【請求項9】 前記第1のレベル変換回路及び前記第2
のレベル変換回路のレベル変換倍率及び/又はシフト量
が可変である、請求項6に記載の半導体スタティックメ
モリ。 - 【請求項10】 複数の前記基準電圧発生回路を有し、
該複数の基準電圧発生回路の一つが前記駆動電流供給回
路に選択的に接続される、請求項1に記載の半導体スタ
ティックメモリ。 - 【請求項11】 前記基準電圧発生回路の出力が、複数
の前記駆動電流供給回路を介して対応する前記ワード線
ドライバの入力に接続される、請求項1に記載の半導体
スタティックメモリ。 - 【請求項12】 前記基準電圧発生回路のセル内ノード
基準電圧が、メモリ動作時とスタンバイ時とで異なる電
圧に設定される、請求項2に記載の半導体スタティック
メモリ。 - 【請求項13】 前記基準電圧発生回路の出力が、複数
の前記駆動電流供給回路を介して前記ワード線ドライバ
に供給され、メモリ動作時に一つの前記ワード線ドライ
バが動作する、請求項12に記載の半導体スタティック
メモリ。 - 【請求項14】 前記第1のトランジスタのソースを前
記基準電圧発生回路内の他の電源よりも低い電源に接続
する、請求項2に記載の半導体スタティックメモリ。 - 【請求項15】 前記基準電圧発生回路及び前記駆動電
流供給回路に供給される電源電圧が、ビット線に電源を
供給する電源回路の電圧よりも高い、請求項1〜14に
記載の半導体スタティックメモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33443799A JP2001155486A (ja) | 1999-11-25 | 1999-11-25 | 半導体スタティックメモリ |
US09/721,489 US6344992B1 (en) | 1999-11-25 | 2000-11-22 | SRAM operating with a reduced power dissipation |
KR1020000070613A KR20010070238A (ko) | 1999-11-25 | 2000-11-25 | 감소된 전력 소산으로 동작하는 sram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33443799A JP2001155486A (ja) | 1999-11-25 | 1999-11-25 | 半導体スタティックメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001155486A true JP2001155486A (ja) | 2001-06-08 |
Family
ID=18277381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33443799A Pending JP2001155486A (ja) | 1999-11-25 | 1999-11-25 | 半導体スタティックメモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6344992B1 (ja) |
JP (1) | JP2001155486A (ja) |
KR (1) | KR20010070238A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010524304A (ja) * | 2007-03-31 | 2010-07-15 | サンディスク スリーディー,エルエルシー | 空間分布増幅回路 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002245777A (ja) * | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置 |
US6738305B1 (en) | 2002-07-25 | 2004-05-18 | Taiwan Semiconductor Manufacturing Company | Standby mode circuit design for SRAM standby power reduction |
JP4219663B2 (ja) * | 2002-11-29 | 2009-02-04 | 株式会社ルネサステクノロジ | 半導体記憶装置及び半導体集積回路 |
US6870398B2 (en) | 2003-04-24 | 2005-03-22 | Ami Semiconductor, Inc. | Distributed memory and logic circuits |
JP2005078741A (ja) * | 2003-09-02 | 2005-03-24 | Renesas Technology Corp | 半導体記憶装置 |
JP4962828B2 (ja) * | 2004-08-25 | 2012-06-27 | マイクロン テクノロジー, インク. | ワード線ドライバ回路およびこれを利用する方法 |
KR100688545B1 (ko) * | 2005-05-04 | 2007-03-02 | 삼성전자주식회사 | 메모리 장치의 소거 전압 디스차지 방법 |
US7486572B2 (en) * | 2005-06-14 | 2009-02-03 | Brilliance Semiconductor Intl. Inc. | Voltage regulator for memory device |
JP2007035663A (ja) * | 2005-07-22 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US7345931B2 (en) * | 2005-08-01 | 2008-03-18 | Infineon Technologies Ag | Maintaining internal voltages of an integrated circuit in response to a clocked standby mode |
JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
CN102214485B (zh) * | 2010-04-02 | 2016-03-30 | 台湾积体电路制造股份有限公司 | 只读存储器与只读存储器操作方法 |
KR20170134959A (ko) * | 2015-03-31 | 2017-12-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
US10193555B1 (en) * | 2016-06-29 | 2019-01-29 | Cadence Design Systems, Inc. | Methods and devices for a memory interface receiver |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3260357B2 (ja) * | 1990-01-24 | 2002-02-25 | 株式会社日立製作所 | 情報処理装置 |
-
1999
- 1999-11-25 JP JP33443799A patent/JP2001155486A/ja active Pending
-
2000
- 2000-11-22 US US09/721,489 patent/US6344992B1/en not_active Expired - Lifetime
- 2000-11-25 KR KR1020000070613A patent/KR20010070238A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010524304A (ja) * | 2007-03-31 | 2010-07-15 | サンディスク スリーディー,エルエルシー | 空間分布増幅回路 |
Also Published As
Publication number | Publication date |
---|---|
KR20010070238A (ko) | 2001-07-25 |
US6344992B1 (en) | 2002-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3725911B2 (ja) | 半導体装置 | |
US7499310B2 (en) | Bit line voltage supply circuit in semiconductor memory device and voltage supplying method therefor | |
US6958948B2 (en) | Semiconductor device having a data latching or storing function | |
JP2001155486A (ja) | 半導体スタティックメモリ | |
US7719910B2 (en) | Sense amplifier circuit and method for a dram | |
JP2001006370A (ja) | Sram回路 | |
US6051999A (en) | Low voltage programmable complementary input stage sense amplifier | |
JP2008276826A (ja) | 半導体装置 | |
US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
US5068830A (en) | High speed static ram sensing system | |
JP2800502B2 (ja) | 半導体メモリ装置 | |
JP2000260186A (ja) | 半導体スタティックメモリ | |
JP2756797B2 (ja) | Fetセンス・アンプ | |
KR20000057968A (ko) | 모든 메모리 셀에 의해 공유되는 워드선 구동 회로를구비하는 스태틱 램 | |
US5412607A (en) | Semiconductor memory device | |
US7872927B2 (en) | Semiconductor memory device and method of controlling power source | |
US20030026124A1 (en) | Semiconductor memory device | |
US6477089B2 (en) | Nonvolatile semiconductor memory circuit capable of high-speed data reading | |
JP3580062B2 (ja) | バスライン駆動回路およびこれを具備する半導体記憶装置 | |
US5699316A (en) | Semiconductor memory device | |
JPH04259995A (ja) | 書き込み電圧発生回路 | |
US20060092720A1 (en) | Semiconductor memory | |
JP4049758B2 (ja) | 半導体記憶装置 | |
KR100464435B1 (ko) | 저 전력의 하프 전압 발생 장치 | |
KR950014754B1 (ko) | 반도체 소자의 전류 감지회로 |