JP2001155486A - 半導体スタティックメモリ - Google Patents

半導体スタティックメモリ

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JP2001155486A JP33443799A JP33443799A JP2001155486A JP 2001155486 A JP2001155486 A JP 2001155486A JP 33443799 A JP33443799 A JP 33443799A JP 33443799 A JP33443799 A JP 33443799A JP 2001155486 A JP2001155486 A JP 2001155486A
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典嗣 中村
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Abstract

(57)【要約】 【課題】 安定なプリチャージ動作とチップ面積の縮小
とを同時に可能とし、且つ、プリチャージ動作時の消費
電力が小さい半導体スタティックメモリを提供する。 【解決手段】 ワード線ＷＬ１に接続されたワード線ド
ライバ５０と基準電圧発生回路１０との間に、バッファ
機能を有する駆動電流供給回路２０を挿入する。基準電
圧発生回路１０は、基準プリチャージ電圧ＶＷＤ０がス
タンバイ時とメモリ動作時とで切り換わる。駆動電流供
給回路２０は、基準プリチャージ電圧ＶＷＤ０に基づい
てプリチャージ電圧ＶＷＤを発生する。ワード線ドライ
バ５０は、ワード線ＷＬ１の電圧がプリチャージ電圧Ｖ
ＷＤとグランド電位とに切り換わる。メモリセル６０
は、プリチャージ動作のためのオフリーク電流がスタン
バイ時とメモリ動作時とで切り換わる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体スタティッ
クメモリに関し、より詳細には、４素子のメモリセルを
用いたスタティックＲＡＭ（ＳＲＡＭ）の低消費電力化
に関するものである。
【０００２】
【従来の技術】ＳＲＡＭとして、近年の高集積化及び低
消費電力化の市場要求に対応できる４素子のＣＭＯＳ構
造による無負荷型メモリセルを用いた高速作動のＳＡＲ
Ｍ（以下、４素子構造ＳＲＡＭと呼ぶ）が用いられてい
る。
【０００３】図１１は、従来の４素子構造ＳＲＡＭの回
路図である。このＳＲＡＭでは、各ワード線に対応して
ワード線ドライバ５０及び基準電圧発生回路１０Ｚが配
設される。基準電圧発生回路１０Ｚは、ワード線ドライ
バ５０にプリチャージ電圧ＶＷＤを直接に供給し、ワー
ド線ドライバ５０は、メモリセル６０に接続されたワー
ド線ＷＬ１の電圧をグランド電位とプリチャージ電圧Ｖ
ＷＤとの間で切り換える。メモリセル６０は、ワード線
がグランド電位のときに書込み動作を行い、対応するビ
ット線対ＢＬ１及びＢＬ２の電位状態に従ってデータが
書き込まれる。
【０００４】プリチャージ動作では、ワード線ドライバ
５０に供給するアドレス信号及びイネーブル信号がロウ
レベルになり、ｐチャネル型トランジスタＱ４１がオン
しｎチャネル型トランジスタＱ４２がオフすることで、
ワード線ＷＬ１がプリチャージ電圧ＶＷＤになる。メモ
リセル６０は、ドライブｎチャネル型トランジスタ（以
下、ドライブトランジスタと呼ぶ）ＱＮ１及びＱＮ２の
オフリーク電流と、選択トランスファゲートｐチャネル
型トランジスタ（以下、トランスファトランジスタと呼
ぶ）ＱＰ１及びＱＰ２のオフリーク電流との差（以下、
オフリーク電流差と呼ぶ）が２桁程度あることで、ビッ
ト線対ＢＬ１及びＢＬ２が電源電圧ＶＣＣになり、記憶
ノードＮＣがハイレベルで記憶ノードＮＢがロウレベル
である“１”の状態を維持する。基準電圧発生回路１０
ＺのノードＮ１に流れる電流Ｉ１、及び、ノードＮ２に
流れる電流Ｉ２、並びに、メモリセル６０の記憶ノード
ＮＢに流れる電流Ｉ３は、各トランジスタのサイズが等
しく、カレントミラー回路として構成されているので、
電流値が全て等しくなる。
【０００５】図１０は、ｎチャネル及びｐチャネル型ト
ランジスタのオフリーク電流の温度特性図である。オフ
リーク電流差は、温度２５℃を境として、高温時に２桁
以上の大きな値を維持し、低温時に温度低下に伴って値
が減少する。オフリーク電流差は安定なプリチャージ動
作のために大きくする必要があるが、低温時又は製造バ
ラツキで小さくなることがある。電流Ｉ３は、ドライブ
トランジスタＱＮ１又はＱＮ２のオフリーク電流に比
べ、十分大きな電流値にする必要があり、この電流値が
供給電流Ｉ１に設定される。
【０００６】
【発明が解決しようとする課題】上記従来の技術では、
基準電圧発生回路１０Ｚは、１本のワード線ＷＬ１に対
してワード線ドライバ５０と共に１つ配置されるので、
それに対応して大きなチップ面積が必要である。また、
一般にワード線ＷＬ１は、１行のメモリセル６０と接続
されるため長い配線長を有し、且つワード線ドライバ５
０と直接に接続されるので、大きな寄生容量を有する。
基準電圧発生回路１０Ｚは、この大きな寄生容量を有す
る負荷回路で発生するノイズ等によって影響を受け易
く、電圧が大きく変動するという欠点がある。
【０００７】更に、メモリセル６０には、前記の通り低
温時のオフリーク電流差が小さくなるという温度特性が
あるが、基準電圧発生回路１０Ｚにはこの温度特性に対
する考慮がなされていない。従って、プリチャージ動作
を安定にさせるためには、低温時に対応できる十分大き
な電流値の供給電流Ｉ１を供給する必要があり、この電
流値がプリチャージ動作時のメモリセル６０の全てに流
れることにより、プリチャージ動作時の消費電流が増加
する。
【０００８】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、安定
なプリチャージ動作とチップ面積の縮小とを同時に可能
とし、且つ、プリチャージ動作の消費電力が小さい半導
体スタティックメモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体スタティックメモリは、所定のプリ
チャージ電圧を発生させる基準電圧発生回路と、グラン
ド電位と前記プリチャージ電圧との間でワード線の電圧
を切り換えるワード線ドライバと、一対のトランスファ
トランジスタ及び一対のドライバトランジスタを含む４
素子構造の無負荷型メモリセルとを備える半導体スタテ
ィックメモリにおいて、入力インピーダンスに比して出
力インピーダンスが低く、入力電圧と出力電圧とが実質
的に等しい駆動電流供給回路を備え、該駆動電流供給回
路を介して、前記基準電圧発生回路の出力を前記ワード
線ドライバに供給することを特徴とする。
【００１０】本発明の半導体スタティックメモリは、基
準電圧発生回路１０とワード線ドライバ５０との間を入
力インピーダンスに比して出力インピーダンスが低く、
従ってバッファ（緩衝）機能を有する駆動電流供給回路
を介して接続することにより、プリチャージ動作が安定
し、基準電圧発生回路１０の数も削減できるので、プリ
チャージ動作の消費電力が小さく、チップ面積の縮小が
可能な半導体スタティックメモリを提供できる。
【００１１】本発明の半導体スタティックメモリでは、
基準電圧発生回路の第１のオペレーションアンプの非反
転端子に接続されるセル内ノード基準電圧が、メモリ動
作時とスタンバイ時とで異なる電圧に切り換わることが
好ましい。この場合、プリチャージ動作の消費電力を更
に小さくすることができる。
【００１２】また、本発明の半導体スタティックメモリ
では、駆動電流供給回路にレベル変換回路を備えるこ
と、又は、基準電圧発生回路と駆動電流供給回路に供給
する電源電圧を所定の電位に設定することが好ましい。
この場合、基準電圧発生回路及び駆動電流供給回路は、
良好な特性範囲で動作することができる。
【００１３】１つのワード線ドライバにプリチャージ電
圧を供給する基準電圧発生回路及び駆動電流供給回路の
組が、何れか一方の回路を複数にすることも本発明の好
ましい態様である。この場合、適用範囲が広がる。
【００１４】
【発明の実施の形態】以下、実施形態例に基づいて本発
明の半導体スタティックメモリについて図面を参照して
説明する。図１は、本発明の第１実施形態例の半導体ス
タティックメモリの回路図である。本実施形態例の半導
体スタティックメモリは、基準プリチャージ電圧ＶＷＤ
０を発生する基準電圧発生回路１０、プリチャージ電圧
ＶＷＤを発生するワード線電圧発生回路２０、ワード線
ＷＬ１の電圧をグランド電位とプリチャージ電位ＶＷＤ
との間で切り換えるワード線ドライバ５０、及び、４素
子ＣＭＯＳ構造の無負荷型のメモリセル６０を有する。
メモリセル６０は、ビット線対ＢＬ１及びＢＬ２のロウ
レベル及びハイレベルの状態で、書き込まれる。
【００１５】メモリセル６０は、対応するビット線対Ｂ
Ｌ１及びＢＬ２の列方向、及び、対応するワード線ＷＬ
１の行方向に夫々複数に並んでアレイ状に配列される。
メモリセル６０は、トランスファトランジスタ対ＱＰ１
とＱＰ２、及び、夫々のドレインが記憶ノード対ＮＢ、
ＮＣを構成するドライブトランジスタ対ＱＮ１とＱＮ２
で構成される。トランスファトランジスタ対ＱＰ１及び
ＱＰ２は、双方のゲートがワード線ＷＬ１に接続され
る。トランスファトランジスタＱＰ１は、ソースがビッ
ト線ＢＬ１に接続され、ドレインが記憶ノードＮＢに接
続される。トランスファトランジスタＱＰ２は、ソース
がビット線ＢＬ２に接続され、ドレインが記憶ノードＮ
Ｃに接続される。ドライブトランジスタ対ＱＮ１及びＱ
Ｎ２は、双方のソースがグランドに接続され、一方のゲ
ートが他方のドレインに且つ他方のゲートが一方のドレ
インにたすき掛けに接続される。
【００１６】基準電圧発生回路１０は、モニタ回路１
２、オペアンプＯＰ１、ｐチャネル型トランジスタＱ
３、及び、電流源１３で構成される。
【００１７】モニタ回路１２は、トランスファトランジ
スタＱＰ１及びＱＰ２と同一のトランジスタ特性を有す
るｐチャネル型トランジスタＱ１、並びに、ドライブト
ランジスタＱＮ１及びＱＮ２と同一のトランジスタ特性
を有するｎチャネル型トランジスタＱ２で構成される。
ｐチャネル型トランジスタＱ１は、ソースが電源ＶＣＣ
に接続され、ドレインが出力ノードＮＡを介してｎチャ
ネル型トランジスタＱ２のドレインに接続される。ｎチ
ャネル型トランジスタＱ２は、ゲート及びソースがグラ
ンドに接続される。
【００１８】オペアンプＯＰ１は、その電源が電源ＶＣ
Ｃに接続され、非反転入力にセル内ノード基準電圧ＶＲ
ＥＦが入力され、反転入力が出力ノードＮＡに接続さ
れ、出力がｐチャネル型トランジスタＱ３のゲートに接
続される。ｐチャネル型トランジスタＱ３は、ソースが
電源ＶＣＣに接続され、ドレインが電流源１３を介して
グランドに接続される。
【００１９】駆動電流供給回路２０は、オペアンプＯＰ
２、ｐチャネル型トランジスタＱ５、及び、電流源２３
で構成される。
【００２０】オペアンプＯＰ２は、その電源が電源ＶＣ
Ｃに接続され、反転入力に基準プリチャージ電圧ＶＷＤ
０が入力され、非反転入力がｐチャネル型トランジスタ
Ｑ５のドレインに接続され、出力がｐチャネル型トラン
ジスタＱ５のゲートに接続される。ｐチャネル型トラン
ジスタＱ５は、ソースが電源ＶＣＣに接続され、ドレイ
ンが電流源２３を介してグランドに接続される。
【００２１】ワード線ドライバ５０は、２入力ＡＮＤで
あるＡＮＤゲート５１、プリチャージ電圧ＶＷＤがソー
スに入力されるｐチャネル型トランジスタＱ４１、及
び、ソースがグランドに接続されるｎチャネル型トラン
ジスタＱ４２で構成される。ＡＮＤゲート５１は、アド
レス信号が第１入力に入力され、イネーブル信号が第２
入力に入力され、出力がトランジスタＱ４１及びＱ４２
の双方のゲートに接続される。トランジスタＱ４１及び
Ｑ４２は、双方のドレインがワード線ＷＬ１に接続され
る。
【００２２】なお、上記構成に代えて、ｐチャネル型ト
ランジスタＱ１のソースが電源ＶＣＣに比べ低電位の電
源に接続され、又は、ｐチャネル型トランジスタＱ３の
ソースとオペアンプＯＰ１の電源とが電源ＶＣＣに比べ
高電位の電源に接続されても良い。この場合、基準電圧
発生回路１０が良好な特性範囲で動作するので、オペア
ンプＯＰ１の設計が容易になる。
【００２３】また、上記構成に代えて、ｐチャネル型ト
ランジスタＱ５のソース、及び、オペアンプＯＰ２の電
源が電源ＶＣＣに比べ高電位の電源に接続されても良
い。この場合、駆動電流供給回路２０が良好な特性範囲
で動作するので、オペアンプＯＰ２の設計が容易にな
る。
【００２４】基準電圧発生回路１０は、セル内ノード基
準電圧ＶＲＥＦと出力ノードＮＡの電圧とを比較し、出
力ノードＮＡをセル内ノード基準電圧ＶＲＥＦに維持す
る。つまり、出力ノードＮＡの電圧が低下すると、オペ
アンプＯＰ１の出力電圧が上昇し、ｐチャネル型トラン
ジスタＱ３のチャネル抵抗が大きくなり、ドレイン電流
の減少に伴い電流源１３の内部抵抗が小さくなり、基準
プリチャージ電圧ＶＷＤ０を下降させるので、ｐチャネ
ル型トランジスタＱ１のチャネル抵抗が小さくなり、出
力ノードＮＡの電圧を上昇させる。逆に、出力ノードＮ
Ａの電圧が上昇すると、出力ノードＮＡの電圧を低下さ
せる。
【００２５】セル内ノード基準電圧ＶＲＥＦの設定を高
くすると、オペアンプＯＰ１及びＯＰ２の動作範囲が電
源ＶＣＣに近くなり動作特性が悪化し、設定を低くする
と、メモリセル６０の記憶ノード対ＮＢ及びＮＣの電位
状態を維持できない。このため、モニタ回路１２の構
成、及び、ビット線との結合による影響を考慮して、セ
ル内ノード基準電圧ＶＲＥＦとして最適な電圧が設定さ
れる。メモリセルアレイ内のノイズ発生は、Ｒ／Ｗ動作
を行うメモリ動作時に比してスタンバイ時には少ないの
で、スタンバイ時にはメモリセル６０に流すオフリーク
電流を小さくすることができる。つまり、セル内ノード
基準電圧ＶＲＥＦは、消費電力化対策のためにスタンバ
イ時とメモリ動作時とで切り換えられ、スタンバイ時の
電圧がメモリ動作時の電圧に比して高く設定される。セ
ル内ノード基準電圧ＶＲＥＦを発生する回路としては、
精度がさほど要求されない場合には抵抗分圧回路で代替
でき、そして高精度が要求される場合にはバンドギャッ
プ回路が採用される。
【００２６】駆動電流供給回路２０は、基準プリチャー
ジ電圧ＶＷＤ０とプリチャージ電圧ＶＷＤとを比較す
る。基準プリチャージ電圧ＶＷＤ０の設定が低いと、オ
ペアンプＯＰ２の出力電圧が上昇し、ｐチャネル型トラ
ンジスタＱ５のチャネル抵抗が大きくなり、プリチャー
ジ電圧ＶＷＤを下降させる。基準プリチャージ電圧ＶＷ
Ｄ０の電圧が高いと、全て逆方向に動作するので、プリ
チャージ電圧ＶＷＤを上昇させる。プリチャージ電圧Ｖ
ＷＤは、駆動電流供給回路２０のフィードバック機能に
より、基準プリチャージ電圧ＶＷＤ０と同一電位に制御
される。駆動電流供給回路２０は、入力インピーダンス
に比して、出力インピーダンスが低いので、入力及び出
力に接続される回路の相互影響を抑えるバッファ機能を
有する。
【００２７】ワード線ドライバ５０は、アドレス信号及
びイネーブル信号に基づいて、ワード線ＷＬ１の電圧を
切り換える。アドレス信号及びイネーブル信号がハイレ
ベルになると、ＡＮＤゲート５１の出力がハイレベルに
なり、ｐチャネル型トランジスタＱ４１がオフし、ｎチ
ャネル型トランジスタＱ４２がオンするので、ワード線
ＷＬ１がグランド電位（インアクティブ）になる。アド
レス信号又はイネーブル信号の何れかがロウレベルにな
ると、全て逆方向に動作するので、ワード線ＷＬ１がプ
リチャージ電圧ＶＷＤ（アクティブ）になる。
【００２８】Ｒ／Ｗ動作では、選択されたメモリセル６
０は、トランスファトランジスタ対ＱＰ１及びＱＰ２が
オンするので、ビット線対ＢＬ１及びＢＬ２と記憶ノー
ド対ＮＢ及びＮＣが接続されてＲ／Ｗ動作する。
【００２９】プリチャージ動作では、ビット線対ＢＬ１
及びＢＬ２が、電源ＶＣＣと同電位になる。メモリセル
６０は、トランスファトランジスタ対ＱＰ１及びＱＰ２
がゲートに入力されたプリチャージ電圧ＶＷＤに従った
準オフ状態になり、記憶ノード対ＮＢ及びＮＣにオフリ
ーク電流が流れることで、電位状態が維持されるので、
記憶データを保持する。
【００３０】上記実施形態例によれば、基準電圧発生回
路１０とワード線ドライバ５０との間をバッファ機能を
有する駆動電流供給回路２０を介して接続することによ
り、１つの基準電圧発生回路１０によって、複数のワー
ド線を制御できる。このため、基準電圧発生回路１０の
数が削減でき、安定なプリチャージ動作とチップ面積の
縮小とを同時に可能とする。また、スタンバイ時及びメ
モリ動作時でオフリーク電流が切り換わるので、プリチ
ャージ動作の際の消費電力を低減できる。
【００３１】図２は、本発明の第２実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第１実施形態例と同様な構成を有し、基準電圧発生
回路の電流源１３に代えてｎチャネル型トランジスタＱ
４を配設した点において、先の実施形態例と異なる。ｎ
チャネル型トランジスタＱ４は、ゲート及びドレインが
トランジスタＱ３のゲート及びドレインに夫々接続さ
れ、ソースがグランドに接続される。
【００３２】基準電圧発生回路１０Ａは、トランジスタ
Ｑ３及びＱ４が相補接続されることにより、出力ノード
ＮＡの電圧に応じてトランジスタのチャネル抵抗の一方
が大きく他方が小さくなる。
【００３３】上記実施形態例によれば、基準電圧発生回
路１０Ａの出力段が相補接続されるので、第１実施形態
例に比して消費電力が抑えられる。
【００３４】図３は、本発明の第３実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第２実施形態例と同様な構成を有し、基準電圧発生
回路のトランジスタＱ３及びＱ４を省略した点が、第２
実施形態例と異なる。基準電圧発生回路１０Ｂは、オペ
アンプＯＰ１の出力がｐチャネル型トランジスタＱ１の
ゲートに直接接続され、動作は先の実施形態例と同じに
なる。
【００３５】上記実施形態例によれば、部品点数が削減
できるので、低コストになる。
【００３６】図４は、本発明の第４実施形態例の半導体
スタティックメモリにおける基準電圧発生回路を示す回
路図である。本実施形態例の半導体スタティックメモリ
は、第１実施形態例と同様な構成を有し、基準電圧発生
回路がトランジスタのみで構成される点が、先の実施形
態例と異なる。基準電圧発生回路１０Ｃは、１個のｐチ
ャネル型トランジスタＱ１、及び、Ｎ個のｎチャネル型
トランジスタＱ２で構成される。ｐチャネル型トランジ
スタＱ１は、ソースが電源ＶＣＣに接続され、ゲート及
びドレインが出力ノードＮＡに接続される。全てのｎチ
ャネル型トランジスタＱ２は、ドレインが出力ノードＮ
Ａに接続され、ゲート及びソースがグランドに接続され
る。
【００３７】ｐチャネル型トランジスタＱ１は、ドレイ
ン電流として、ｎチャネル型トランジスタＱ２のオフリ
ーク電流のＮ個分の電流値を流すことができるゲート電
圧になる。ここで、Ｎに１００以上の値を採用すれば、
オフリーク電流差が２桁以上の値に維持される。
【００３８】上記実施形態例によれば、基準電圧発生回
路１０Ｃがトランジスタのみで構成されるので、温度特
性の良好な回路構成が容易になり、セル内ノード基準電
圧ＶＲＥＦを供給する必要がなくなる。
【００３９】図５は、本発明の第５実施形態例の半導体
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第１実施形態例
と同様な構成を有し、駆動電流供給回路にレベル変換回
路２４及び２５を有する点が、第１実施形態例と異な
る。レベル変換回路２４は、基準プリチャージ電圧ＶＷ
Ｄ０を入力し、出力がオペアンプＯＰ２の反転入力に接
続される。レベル変換回路２５は、入力がｐチャネル型
トランジスタＱ５のドレインに接続され、出力がオペア
ンプＯＰ２の非反転入力に接続され、グランド端子がグ
ランドに接続される。
【００４０】レベル変換回路２４及び２５は、入力信号
の振幅に対する出力信号の振幅の変換倍率を１より小さ
くし、入力信号に対して出力信号を低電位方向にシフト
させる電圧シフト（電圧降下）機能を有するので、オペ
アンプＯＰ２が良好な特性範囲で動作する。また、レベ
ル変換回路２４及び２５は、抵抗分圧回路のような簡易
回路を採用することも可能であり、双方の変換倍率が異
なる値を有することで、動作特性が更に改善される。
【００４１】上記実施形態例によれば、レベル変換回路
２４及び２５に簡易回路を採用すれば、駆動電流供給回
路２０Ａの部品点数が削減できる。また、オペアンプＯ
Ｐ２の動作特性が改善されるので、プリチャージ動作が
安定する。
【００４２】図６は、本発明の第６実施形態例の半導体
スタティックメモリの一部を示す回路図である。本実施
形態例の半導体スタティックメモリは、第５実施形態例
と同様な構成を有し、レベル変換回路に制御入力を有す
る点が、先の実施形態例と異なる。レベル変換回路２４
及び２５は、外部から変換倍率及び電圧シフト機能が制
御できる制御入力ＣＮＴ１及びＣＮＴ２を夫々有する。
【００４３】上記実施形態例によれば、製造後に行う試
験測定の結果を考慮し、変換倍率及び電圧シフト機能を
個別に設定できるので、プリチャージ動作の特性及び消
費電力を更に改善できる。
【００４４】図７は、本発明の第７実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、１つの駆動電流供給回路に
対して、複数の基準電圧発生回路を有する点が、先の実
施形態例と異なる。複数の基準電圧発生回路１０は、対
応するスイッチ７０を介して、１つの駆動電流供給回路
２０に接続される。スイッチ７０は、制御による開閉が
可能なスイッチ機能、又は、電気的に断線が可能なヒュ
ーズ機能を有し、外部からの操作で指定した基準電圧発
生回路１０のみを電気的に接続する。基準電圧発生回路
１０は、冗長回路として複数あり、この中の１つが選択
され指定される。
【００４５】上記実施形態例によれば、複数の基準電圧
発生回路１０の中から最適なものが選択されるので、製
造上のバラツキによる不具合を防止できる。
【００４６】図８は、本発明の第８実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、複数の駆動電流供給回路に
対して、１つの基準電圧発生回路を有する点が、先の実
施形態例と異なる。基準電圧発生回路１０は、複数の対
応するセルアレイ４０に接続された駆動電流供給回路２
０にプリチャージ電圧ＶＷＤ０を供給する。セルアレイ
４０は、複数のワード線ドライバ５０、及び、メモリセ
ル６０を有し、低消費電力化対策として、イネーブル信
号の制御等により、スタンバイ時、又は、メモリ動作時
に、セルアレイ単位で選択される。
【００４７】上記実施形態例によれば、低消費電力化対
策としてセルアレイ単位で選択されるような用途でも、
柔軟に適用することができる。
【００４８】図９は、本発明の第９実施形態例の半導体
スタティックメモリの回路図である。本実施形態例の半
導体スタティックメモリは、１つの基準電圧発生回路に
対して２つの駆動電流供給回路を有する点が、先の実施
形態例と異なる。半導体スタティックメモリは、１つの
基準電圧発生回路１０、及び、スタンバイ時及びメモリ
動作時のみに動作する２つの駆動電流供給回路２０を有
する。
【００４９】駆動電流供給回路２０は、ｐチャネル型ト
ランジスタＱ５から流れるドレイン電流がワード線ドラ
イバ５０にプリチャージ電圧ＶＷＤを供給する電流とし
て流れ、このドレイン電流の一部がグランドにも流れ
る。ドレイン電流は、大きくなると動作は安定するが、
消費電力の増加になる。２つの駆動電流供給回路２０
は、一方がスタンバイ時のためにドレイン電流が小さく
設計され、他方がメモリ動作時のためにドレイン電流が
大きく設計される。
【００５０】スタンバイ時とメモリ動作時とで、基準電
圧発生回路１０は、基準プリチャージ電圧ＶＷＤ０の２
つの設定電圧が交互に切り換わる。２つの駆動電流供給
回路２０は、何れか一方に対する電源ＶＣＣの供給が交
互に切り換わる。メモリセル６０は、２つのオフリーク
電流が交互に切り換わる。
【００５１】上記実施形態例によれば、スタンバイ時及
びメモリ動作時のみに動作する駆動電流供給回路２０を
夫々備えることで、駆動電流供給回路２０及びメモリセ
ル６０に最適な電流が流れるので、低消費電力になる。
【００５２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体スタティックメモリ
は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
した半導体スタティックメモリも、本発明の範囲に含ま
れる。
【００５３】
【発明の効果】以上説明したように、本発明の半導体ス
タティックメモリでは、基準電圧発生回路とワード線ド
ライバとの間をバッファ機能を有する駆動電流供給回路
を介して接続することで、安定なプリチャージ動作とチ
ップ面積の縮小とを同時に可能とする。また、スタンバ
イ時及びメモリ動作時でオフリーク電流を切り換えるこ
ととすれば、プリチャージ動作の消費電力が小さくな
る。また、１つの駆動電流供給回路２０に対して基準電
圧発生回路１０を冗長回路として複数配置すれば、製造
上の不具合を防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の半導体スタティック
メモリの回路図である。
【図２】本発明の第２実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
【図３】本発明の第３実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
【図４】本発明の第４実施形態例の半導体スタティック
メモリにおける基準電圧発生回路を示す回路図である。
【図５】本発明の第５実施形態例の半導体スタティック
メモリの一部を示す回路図である。
【図６】本発明の第６実施形態例の半導体スタティック
メモリの一部を示す回路図である。
【図７】本発明の第７実施形態例の半導体スタティック
メモリの回路図である。
【図８】本発明の第８実施形態例の半導体スタティック
メモリの回路図である。
【図９】本発明の第９実施形態例の半導体スタティック
メモリの回路図である。
【図１０】ｎチャネル及びｐチャネル型トランジスタの
オフリーク電流の温度特性図である。
【図１１】従来の半導体スタティックメモリの回路図で
ある。
【符号の説明】
１０ 基準電圧発生回路 １２ モニタ回路 １３，２３ 電流源 ２０ 駆動電流供給回路 ２４，２５ レベル変換回路 ４０ メモリセルアレイ ５０ ワード線ドライバ ５１ ＡＮＤゲート ６０ メモリセル ７０ スイッチ Ｑ１，Ｑ３，Ｑ５，Ｑ４１，Ｑ５３ ｐチャネル型トラ
ンジスタ Ｑ２，Ｑ４，Ｑ４２，Ｑ５１，Ｑ５２ ｎチャネル型ト
ランジスタ ＱＰ１，ＱＰ２ トランスファトランジスタ ＱＮ１，ＱＮ２ ドライブトランジスタ ＯＰ１，ＯＰ２ オペアンプ ＶＲＥＦ セル内ノード基準電圧 ＶＷＤ０ 基準プリチャージ電圧 ＶＷＤ プリチャージ電圧 ＮＡ 出力ノード ＮＢ，ＮＣ 記憶ノード ＷＬ１ ワード線 ＢＬ１，ＢＬ２ ビット線

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 所定のプリチャージ電圧を発生させる基
    準電圧発生回路と、グランド電位と前記プリチャージ電
    圧との間でワード線の電圧を切り換えるワード線ドライ
    バと、一対のトランスファトランジスタ及び一対のドラ
    イバトランジスタを含む４素子構造の無負荷型メモリセ
    ルとを備える半導体スタティックメモリにおいて、 入力インピーダンスに比して出力インピーダンスが低
    く、入力電圧と出力電圧とが実質的に等しい駆動電流供
    給回路を備え、該駆動電流供給回路を介して、前記基準
    電圧発生回路の出力を前記ワード線ドライバに供給する
    ことを特徴とする半導体スタティックメモリ。
  2. 【請求項２】 前記基準電圧発生回路が、ソースが電源
    電圧ＶＣＣに接続され、ゲートに前記基準電圧発生回路
    の出力が帰還されるＰチャネル型の第１のトランジスタ
    と、ゲートとソースとがグランドに接続され、ドレイン
    が前記第１のトランジスタのドレインに接続されて出力
    ノードを形成するＮチャネル型の第２のトランジスタと
    を有するモニタ回路と、ソースが電源電圧ＶＣＣに接続
    され、ドレインが前記基準電圧発生回路の出力に接続さ
    れる第３のトランジスタと、一端が前記基準電圧発生回
    路の出力に接続され、他端がグランドに接続された第１
    の定電流源と、第１の入力が前記モニタ回路の出力ノー
    ドに接続され、第２の入力がセル内ノード基準電圧に接
    続され、出力が前記第３のトランジスタのゲートに接続
    される第１のオペアンプとを有し、前記第１のトランジ
    スタ及び第２のトランジスタが夫々、前記トランスファ
    トランジスタ及びドライブトランジスタと同じトランジ
    スタサイズを有する、請求項１に記載の半導体スタティ
    ックメモリ。
  3. 【請求項３】 前記基準電圧発生回路が、ソースが電源
    電圧ＶＣＣに接続され、ゲートに前記基準電圧発生回路
    の出力が帰還されるＰチャネル型の第１のトランジスタ
    と、ゲートとソースとがグランドに接続され、ドレイン
    が前記第１のトランジスタのドレインに接続されて出力
    ノードを構成するＮチャネル型の第２のトランジスタと
    を有するモニタ回路と、第１の入力がセル内ノード基準
    電圧に接続され、第２の入力が前記モニタ回路の出力ノ
    ードに接続され、出力が前記第１のトランジスタのゲー
    ト帰還される第１のオペアンプとを有し、前記第１のト
    ランジスタ及び第２のトランジスタが夫々、前記トラン
    スファトランジスタ及びドライブトランジスタと同じト
    ランジスタサイズを有する、請求項１に記載の半導体ス
    タティックメモリ。
  4. 【請求項４】 前記基準電圧発生回路が、ソースが電源
    電圧ＶＣＣに接続されゲートとドレインとが前記基準電
    圧発生回路の出力に接続されたＰチャネル型トランジス
    タと、ドレインが前記基準電圧発生回路の出力に接続さ
    れゲートとソースとがグランドに接続された１又は複数
    のＮチャネル型トランジスタとを有する、請求項１に記
    載の半導体スタティックメモリ。
  5. 【請求項５】 前記駆動電流供給回路が、ソースが電源
    電圧ＶＣＣに接続され、ドレインが前記駆動電流供給回
    路の出力に接続される第１のトランジスタと、一端が前
    記駆動電流供給回路の出力に接続され、他端がグランド
    に接続された定電流源と、第１の入力が前記駆動電流供
    給回路入力に接続され、第２の入力が前記駆動電流供給
    回路の出力に接続され、出力が前記第１のトランジスタ
    のゲートを制御する第２のオペアンプとを有する、請求
    項１に記載の半導体スタティックメモリ。
  6. 【請求項６】 前記駆動電流供給回路が、前記駆動電流
    供給回路の入力に接続された入力を有する第１のレベル
    変換回路と、第１の入力が前記第１のレベル変換回路の
    出力に接続される第１のオペアンプと、ソースが電源Ｖ
    ＣＣに接続され、ドレインが前記駆動電流供給回路の出
    力に接続され、ゲートが前記第１のオペアンプの出力に
    接続される第１のトランジスタと、入力が前記駆動電流
    供給回路の出力に接続され、出力が前記第１のオペアン
    プの第２の入力に接続された第２のレベル変換回路とを
    有する、請求項１に記載の半導体スタティックメモリ。
  7. 【請求項７】 前記第１のレベル変換回路の変換倍率と
    前記第２のレベル変換回路の変換倍率とが相互に異な
    る、請求項６に記載の半導体スタティックメモリ。
  8. 【請求項８】 前記第１のレベル変換回路の電圧降下
    と、前記第２のレベル変換回路の電圧降下とが相互に異
    なる、請求項６に記載の半導体スタティックメモリ。
  9. 【請求項９】 前記第１のレベル変換回路及び前記第２
    のレベル変換回路のレベル変換倍率及び／又はシフト量
    が可変である、請求項６に記載の半導体スタティックメ
    モリ。
  10. 【請求項１０】 複数の前記基準電圧発生回路を有し、
    該複数の基準電圧発生回路の一つが前記駆動電流供給回
    路に選択的に接続される、請求項１に記載の半導体スタ
    ティックメモリ。
  11. 【請求項１１】 前記基準電圧発生回路の出力が、複数
    の前記駆動電流供給回路を介して対応する前記ワード線
    ドライバの入力に接続される、請求項１に記載の半導体
    スタティックメモリ。
  12. 【請求項１２】 前記基準電圧発生回路のセル内ノード
    基準電圧が、メモリ動作時とスタンバイ時とで異なる電
    圧に設定される、請求項２に記載の半導体スタティック
    メモリ。
  13. 【請求項１３】 前記基準電圧発生回路の出力が、複数
    の前記駆動電流供給回路を介して前記ワード線ドライバ
    に供給され、メモリ動作時に一つの前記ワード線ドライ
    バが動作する、請求項１２に記載の半導体スタティック
    メモリ。
  14. 【請求項１４】 前記第１のトランジスタのソースを前
    記基準電圧発生回路内の他の電源よりも低い電源に接続
    する、請求項２に記載の半導体スタティックメモリ。
  15. 【請求項１５】 前記基準電圧発生回路及び前記駆動電
    流供給回路に供給される電源電圧が、ビット線に電源を
    供給する電源回路の電圧よりも高い、請求項１〜１４に
    記載の半導体スタティックメモリ。
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