JP2006302892A - ゲート調節電子放出素子アレイパネル、これを備えるアクティブマトリックスディスプレイ及びこれの製造方法 - Google Patents

Abstract

【課題】ゲート調節電子放出素子アレイパネル、これを備えるアクティブマトリックスディスプレイ及びこれの製造方法を提供する。
【解決手段】ゲート調節電子放出素子アレイパネルは、第１の電極および第１の電極と絶縁されて互いに離隔されて配置され、第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極を含む。これにより、電子放出領域を構成する電極の間の距離を数ｎｍスケールより長く形成できて製造が容易であり、製造コストを減少させることができ、大量生産が可能なものにできる。
【選択図】図２Ｂ

Description

本発明は、平板形ディスプレイに係り、特にゲート調節電子放出素子アレイパネル、これを備えるディスプレイ及びその製造方法に関するものである。

高鮮明ＴＶ及び広域バンドネットワーク時代が到来することによってより大型化され、高画質表現が可能なディスプレイについての要求が増大している。

表面伝導形電子放出ディスプレイ（Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ；以下、“ＳＥＤ”と称する。）は、サイズと重量を容易に可変させることができ、低電力消耗が可能なＬＣＤと早い応答速度、天然色及び高色純度を示すＣＲＴ（Ｃａｔｈｏｄｅ−Ｒａｙ Ｔｕｂｅ）の長所を結合した新しいディスプレイデザインである。ＳＥＤは、ＣＲＴ ＴＶと同様に電子エミッタによって活性化された蛍光を使用する。従来のＣＲＴと同様に、ＳＥＤは蛍光コーティングされたスクリーンに電子を衝突させて光を発光する。ＣＲＴの電子銃に対応する電子エミッタはディスプレイ上にピクセル数と同数又はそれより多い数に配列される。

ＳＥＤは、約１０Ｖ程度の電圧によって励起されて電子がトンネリングする薄いスリットを含む。電子が薄いスリットを横断するとき、この中の一部がディスプレイパネルと表面伝導電子エミッタの間の大きい電圧差（例、数十ｋＶ）によってディスプレイの表面に加速される。約１６Ｖ〜１８Ｖが印加されれば、電子が放出される。ＣＲＴディスプレイと同様に放出された電子は、より高い電圧によって加速されて電子ビームを形成する。

ＳＥＤは、ＣＲＴと同様に自己放出形なので、別途の光源を必要にせず高効率、高輝度と広い輝度領域、天然色及び高色純度、広視野角などが可能なだけではなく、スリムな平板に実現が可能である。ＳＥＤは、“ＯＮ”ピクセルからのみ光を生成するため電力消耗量はディスプレイ内容に依存する傾向にある。これは、スクリーン上の実際イメージに関係なく常にＯＮ状態であるバックライトによって生成される光を使用するＬＣＤに比べて改善された点である。すなわち、ＬＣＤはバックライト自体がパワードレーンとして作用する問題点を有しているが、ＳＥＤはこのような問題がない。ＳＥＤは、一時に一つのカラーのピクセルのみをディスプレイすることに制限がなく、同時に全てのカラーのピクセルをディスプレイできる。

ＳＥＤは、テレビジョン使用者に容易に受容され得るものと予想される。幾つかのＳＥＤは、１メートル（約４０インチ）を超過する直径を有するか、或いは対応する直径を有するＣＲＴの電力消耗量の約５０％程度及びプラズマディスプレイの３３％程度の電力を消耗する。

１ミリセカンド程度の迅速な応答時間を有するので、ＳＥＤはパソコン及び携帯用パソコンのモニターとして使用できる。ＳＥＤディスプレイは、スポーツ、ゲーム及びその他高速動作ビデオに適切なものにでき、より柔らかくて自然に近い表示特性を示すことができる。アルファベット文字のストリングをＳＥＤスクリーンに沿って順次に上げる場合、プラズマ及びＬＣＤディスプレイで一般に示されるぼやけ現象が現れず、個別的な文字がＳＥＤ上に明瞭に個別的に残留する。ＳＥＤ技術は、２インチ〜１００インチ範囲のスクリーンに有用に使用できる。ＳＥＤは、電子ビームフォーカシングを要求せず、ＣＲＴより低い電圧で動作する。鮮明度及びコントラストはハイエンドＣＲＴ程度に比肩する。

図１は、従来のＳＥＤの電子エミッタ部分の断面図である。ＳＥＤは、表面伝導電子エミッタ２６、２７、２８のアレイと真空（全ての空気が排気された空間）によって分離された蛍光層１４を含む。各電子エミッタ−蛍光対は一つのカラー（例、Ｇ；緑色）ピクセルを示す。

図１を参照すれば、従来のＳＥＤ内の各電子−エミッタは、互いに離隔されて電子放出領域２７（１０ｎｍ以下の極度に狭い幅のスリット）を画定する電極対２６、２８を含む。電極対２６、２８は、真空状態の電子放出領域２７に電子が放出されるようにする。

図１を参照すれば、従来のＳＥＤは真空状態で密封された第１のパネルと第２のパネルとを含む。第１のパネルは、透明基板１２（例、ガラス）上に蛍光膜１４と蛍光膜１４上に形成されたメタルバック１６が形成された蛍光アレイパネルである。蛍光膜１４は、赤色、緑色、青色の３原色の蛍光体が塗布されて構成される。各色の蛍光体は、ストライプタイプに配列されるか、或いはデルタタイプに配列できる。各色（赤色、緑色及び青色）の蛍光体の間には、ブラックマトリックス１５が置かれることができる。ブラックマトリックス１５は、電子ビームの照射位置に差異があってディスプレイ色がシフトされないようにし、コントラスト特性の低下を防止し、電子ビームによって蛍光体の帯電を防止するため形成する。ブラックマトリックス１５は、黒鉛を主成分とすることができる。

メタルバック１６は、蛍光膜１４によって放出された光の一部を反射することによって光の利用を向上させ、電子の衝撃から蛍光膜１４を保護し、電子ビーム加速電圧を印加する電極の役割を果たし、蛍光膜１４を励起させた電子の導電経路としての役割を果たす。

必要に応じてはＩＴＯのような材料からなった透明電極（図示せず）が基板１２と蛍光膜１４との間に設置できる。

ところで、表面伝導形電子放出素子は、二つの電極２６、２８と電極上面に重畳されて形成された微粒子膜を含む。微粒子膜は、その間に数ｎｍ幅の多数のスリットを備える。従来のＳＥＤで、ＳＥＤの中心で電子放出素子のキーになることは、二つの電極２６、２８の間の極度に狭い幅のスリットと推測される。約１０Ｖの電圧が印加されれば、狭幅スリットの一側面から電子が放出される。これらの電子は、スリットの他側面でスキャッタリングされて（真空によって）基板の間に印加された電圧（約１０ｋＶ）によって加速され、蛍光コーティングされたガラスパネルに衝突して光を放出する。

製造観点で調べれば、数ｎｍスケールの多数のスリットを均一に実現することが容易ではないため製造時の大きい制限条件として作用してディスプレイの全面にかけて電子放出特性の均一性を達成することが容易ではない。また、表面伝導形電子放出素子をマトリックスアレイに配列する場合、パッシブマトリックス駆動のみが可能なので従来のＳＥＤはアドレッシングが効果的ではない。
国際公開第９９／４９４９２号パンフレット

本発明の技術的課題は、ゲート調節電子放出素子アレイパネルを提供するところにある。

本発明の他の技術的課題は、ゲート調節電子放出素子ディスプレイを提供するところにある。

本発明のさらに他の技術的課題は、ゲート調節電子放出素子アレイパネルの製造方法を提供するところにある。

本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。

前述した技術的課題を達成するための本発明の一実施形態によるゲート調節電子放出素子パネルは、第１の電極および第１の電極と絶縁されて互いに離隔されて配置され、その間に第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極を含む。

前述した他の技術的課題を達成するための本発明の一実施形態によるゲート調節電子放出素子ディスプレイは、蛍光パネルおよび第１の電極及び第１の電極と絶縁されて互いに離隔されて配置され、その間に第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極を含み、蛍光パネルと対向するゲート調節電子放出素子パネルを含む。

前述した他の技術的課題を達成するための本発明に従うゲート調節電子放出素子パネルの製造方法は、基板に第１の電極を形成する段階と、第１の電極上に絶縁膜を形成する段階と、絶縁膜上に離隔されて配置され、その間に電子放出領域を画定する一対の第２及び第３の電極を形成し、電子放出領域が第１の電極とオーバーラップされるように形成する段階と、を含む。

その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明によれば、ゲートによって電子のトンネリングが起こるポテンシャルバリヤを調節できるので、電子放出領域を構成する電極の間の距離を数ｎｍスケールより長く形成できる。従って、製造が容易であり、製造コストを減少させることができ、大量生産が可能なものにできる。

また、単位セルを構成する電子放出素子の電子放出特性がゲートによって調節できるため単位セル別アドレッシングが容易に行われることができる。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現化されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとすることではない。本明細書で、単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ）”及び／又は“含む（ｃｏｍｐｒｉｓｉｎｇ）”は、言及された構成要素、段階、動作及び／又は素子は一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。“及び／又は”は、言及されたアイテムのそれぞれ及び一つ以上の全ての組合せを含む。

本明細書で記述する実施形態は、本発明の理想的な例示図である斜視図、断面図及び／又は平面図を参照して説明されることである。従って、製造技術及び／又は許容誤差などによって例示図の形態が変形できる。従って、本発明の実施形態は、示された特定形態で制限されるものではなく、製造工程によって生成される形態の変化も含むことである。例えば、直角に示されたエッチング領域は、ラウンドされるか、或いは所定曲率を有する形態でありうる。従って、図面で例示された領域は、概略的な属性を有し、図面で例示された領域の形は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのことではない。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図２Ａ〜図３Ｂを参照すれば、本発明の一実施形態によるゲート調節電子放出素子ディスプレイ２００は、真空状態で密封された第１のパネル１０及び第２のパネル２０を含む。

第１のパネル１０は、透明基板１２上に蛍光膜１４と蛍光膜１４上に形成されたメタルバック１６が形成された蛍光アレイパネルである。

蛍光膜１４は、赤色、緑色、青色の３原色の蛍光体が塗布されて構成される。各色の蛍光体は、ストライプタイプに配列されるか、或いはデルタタイプに配列できる。各色の蛍光体の間に各色の蛍光体を取り囲むブラックマトリックス１５が置かれることができる。ブラックマトリックス１５は、電子ビームの照射位置に差異があってディスプレイ色がシフトされないようにし、コントラスト特性の低下を防止し、電子ビームによって蛍光体の帯電を防止するため形成する。ブラックマトリックス１５は、黒鉛を主成分とするが、これに制限されるものではない。

メタルバック１６は、蛍光膜１４によって放出された光の一部を反射することによって光の利用を向上させ、電子の衝撃から蛍光膜１４を保護し、電子ビーム加速電圧を印加する電極の役割を果たし、蛍光膜１４を励起させた電子の導電経路としての役割を果たす。

必要に応じては、ＩＴＯのような材料からなった透明電極（図示せず）が基板１２と蛍光膜１４との間に設置できる。

第２のパネル２０は、基板２２上に多数のゲート調節電子放出素子（Ｇａｔｅ Ｃｏｎｔｒｏｌｌｅｄ＿Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｅｖｉｃｅ；ＧＣ＿ＳＥＤ）２３が各色の蛍光体（赤色、緑色、青色）アレイに対応するマトリックス形態に配列されたゲート調節電子放出素子アレイパネルである。基板２２には、ＧＣ＿ＳＥＤ２３を構成する三つの電極にそれぞれマトリックス形態に配列された第１〜第３の導電ライン１２４、１２６、１２８が連結されてアクティブマトリックス駆動が可能なようにする。

Ｘ軸方向駆動ＩＣ２２０とＹ軸方向駆動ＩＣ２３０は、タブ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ；ＴＡＢ）の技術によってフレキシブル印刷回路基板に接合されるテープキャリヤパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ；ＴＣＰ）又はチップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ；ＣＯＦ）の形態で基板２２に実装されるか、チップオンガラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；ＣＯＧ）方式で基板２２上に直接実装されるか、或いはＧＣ＿ＳＥＤ２０４と共に基板２２に集積されてもよい。

図２Ａを参照すれば、第１のパネル１０と第２のパネル２０は、カラムスペーサ３０によって所定距離離隔されて対向する。そして、ディスプレイ２００内で電子放出及び／又は加速が起こるようにするためには、第１のパネル１０と第２のパネル２０の間は真空状態を維持しなければならない。従って、第１のパネル１０と第２のパネル２０の周辺部は、シーリング部材４０によって密封される。図面には示されないが、第１のパネル１０と第２のパネル２０の間の真空状態を形成するために第２のパネル２０の一部に排気口が形成されてもよい。

図２Ａ〜図２Ｂを参照すれば、ＧＣ＿ＳＥＤ２３は、第１の電極２４と第１の電極２４と絶縁されて互いに離隔されて配置され、第１の電極２４とオーバーラップされる電子放出領域２７を画定する一対の第２及び第３の電極２６、２８を含む。

第２の電極２６と第３の電極２８は、真空状態の電子放出領域２７に電子のトンネリングが起こるようにするトランジスタのエミッタとコレクタ（又は、“ソース”及び“ドレイン”）として機能である。第１の電極２４は、トランジスタのエミッタ（ソース）２６とコレクタ（ドレイン）２８との間で電子放出領域（スリット）２７のポテンシャルバリヤを変調することによって電子のトンネリングを効果的に制御するゲートである。

図２Ａを参照すれば、電子放出領域（スリット）２７の電子放出経路を遮断しないために第１の電極２４は、第１のパネル１０から第２及び第３の電極２６、２８よりさらに遠く離れている。

ゲートである第１の電極２４のポテンシャルバリヤ変調によって第２の電極２６と第３の電極２８の間の電子放出領域（スリット）２７の幅（ｄ）は数ｎｍ以上１μｍ以下に相当に長い距離であっても電子のトンネリングが効果的に起こることができる。すなわち、従来のＳＥＤの場合には、微粒子膜の間の間隔が数ｎｍ以内にスリットの幅が制限されるが、本発明では第１の電極２４に印加できる電圧の大きさを調節することによってスリットの幅（ｄ）を効果的に緩和して１０ｎｍ以上１μｍ以下に増加させることができる。これについては後述する。しかしながら、離隔距離（ｄ）の緩和が従来のＳＥＤのように離隔距離（ｄ）を１ｎｍ程度に短く形成することを排除するものではないことは勿論である。

一方、第１の電極２４は、電子放出領域（スリット）２７内のポテンシャルバリヤの変調に適した距離ほど第２及び第３の電極２６、２８と離隔されて配置される。従って、絶縁膜２５の厚さは、１０ｎｍ以上１μｍ以下になってこそ適切なポテンシャルバリヤの変調が可能である。

図２Ｂのピクセル拡大断面図に示されているように、ピクセルでゲートである第１の電極２４とエミッタ（又はトランジスタのソース）である第２の電極２６には、スイッチング可能なバイアス５０（例、交流）が印加される。すなわち、第１の電極２４と第２の電極２６に印加される電圧の組合せによって各ピクセル別にアドレッシングを効果的に容易に行うことができる。第３の電極２８には、接地電圧又は第２の電極２６に印加される電圧（エミッタ電圧）とポテンシャル差異があって電子放出領域（スリット）２７で電子放出が起こることができるようにする一定電圧（Ｖｃ）に連結されてもよい。従って、第３の電極２８に連結された第３の配線１２８は、パネル全体にかけて共通に連結できる。

第１のパネル１０のメタルバック１６には、放出された電子を蛍光膜１４に加速させるための加速電圧（Ｖａ）６０が印加できる。

図３Ａ及び図３Ｂに示されているように、ＧＣ＿ＳＥＤ２３の三つの電極２４、２６、２８にそれぞれマトリックス形態に配列された第１〜第３の導電ライン１２４、１２６、１２８が連結されてアクティブマトリックス駆動が可能なようにする。

第１の電極２４に連結される第１の導電ライン１２４と、第２の電極２６に連結される第２の導電ライン１２６とは、互いに垂直に配列され、第３の電極２８と連結される第３の導電ライン１２８も第２の導電ライン１２６と垂直に配列されてアクティブマトリックス駆動が可能なようにする。

図３Ａは、高集積化のため第２及び第３の電極２６、２８が隣接する二つのピクセルに共有されるように配列された場合を、図３Ｂは集積度に余裕がある場合第２及び第３の電極２６、２８が一つのピクセルのみを画定するように配列された場合をそれぞれ示す。

図４は、図２Ａのディスプレイの駆動回路の一例である。

駆動回路は、タイミング制御部２１０と、Ｘ軸方向駆動部２２０と、Ｙ軸方向駆動部２３０及び駆動電圧生成部２４０と、を含む。

タイミング制御部２１０は、外部のグラフィック制御器（図示せず）からＲＧＢ映像信号Ｒ、Ｇ、Ｂ及びこれらの表示を制御する入力制御信号、例えば垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などが提供される。タイミング制御部２１０は、入力制御信号に基づいた第１の制御信号（ＣＯＮＴ１）及び第２の制御信号（ＣＯＮＴ２）などを生成し、映像信号Ｒ、Ｇ、Ｂをディスプレイ２００の動作条件に合うように適切に処理した後、第１の制御信号（ＣＯＮＴ１）をＸ軸駆動部２２０に提供し、第２の制御信号（ＣＯＮＴ２）と処理した映像信号Ｒ’Ｇ’Ｂ’をＹ軸駆動部２３０に提供する。

第１の制御信号（ＣＯＮＴ１）に応じてＸ軸駆動部２２０は、ディスプレイ２００の選択された行にはオンモードバイアスを、非選択された行にはオフモードバイアスを印加する。導電ライン（Ｄｘ１〜Ｄｘｍ）は、アレイ内の導電ライン１２６（例、１２６−１〜１２６−ｍ）に対応する。

Ｙ軸駆動部２３０は、第２の制御信号（ＣＯＮＴ２）に応じて選択された行のピクセルに対応する映像データＲ’、Ｇ’、Ｂ’が順次に入力され、各映像データＲ’、Ｇ’、Ｂ’に対応する階調電圧を選択することによって、映像データＲ’、Ｇ’、Ｂ’を当該データ電圧に変換する。

一つの行のＧＣ＿ＳＥＤ２３にオンモードバイアスが印加されている間（１水平周期）Ｙ軸駆動部２３０は、各データ電圧を当該導電ライン（Ｄｙ１）１２４−１〜導電ライン（Ｄｙｎ）１２４−ｎに供給する。従って、選択された行のＧＣ＿ＳＥＤ２３では、印加されるデータ電圧の大きさと幅による時間の間電子放出領域２７（図２Ｂ参照）に放出される電子がメタルバック１６に印加される加速電圧によって加速されて蛍光膜１４に衝突する。電子が蛍光膜１４に衝突するようになれば、このエネルギーによって蛍光膜１４内の特定元素内にある電子が励起されてから落ちながら発光するようになり、これで画像がディスプレイされるようになる。

図２Ａのディスプレイ２００の発光動作を図５を参照してより具体的に説明する。

図５は、図２Ａのディスプレイ２００の動作を説明するための電圧ポテンシャル図と断面図の組合せ図である。

図５を参照すれば、初期には電子放出領域２７のポテンシャルバリヤは第２の電極２６と第３の電極２６の仕事関数（φ_Ｍ）特性によって決定される。

第２の電極２６に正の電圧を、第３の電極２８に低い電圧（例、負の電圧又は接地電圧）を印加すれば、真空状態の電子放出領域２７に隣接した第２の電極２６末端の表面に存在する電子についてのポテンシャルバリヤが増加する。この時、第１の電極２４に負の電圧を印加すれば、ポテンシャルバリヤがさらに増大して電子の実質的なトンネリングが起こり得ないようになる。結論的に、第１の電極２４に負の電圧を、第２の電極２６に正の電圧を印加すれば、ディスプレイ２００はオフモードになるようになる。

反面、第２の電極２６に負の電圧を、第３の電極２８に接地電圧を印加すれば、真空状態の電子放出領域２７に隣接した第２の電極２６末端の表面に存在する電子についてのポテンシャルバリヤが減少する。この時、第１の電極２４に正の電圧を印加すれば、ポテンシャルバリヤがさらに減少して電子の実質的なトンネリングが起こるようになる。結論的に、第１の電極２４に正の電圧を、第２の電極２６に負の電圧を印加すれば、ディスプレイ２００はオンモードになるようになる。

電子放出領域２５に放出された電子は、メタルバック１６に印加された加速電圧によって加速されて蛍光膜１４に衝突する。電子が蛍光膜１４に衝突するようになれば、このエネルギーによって蛍光膜１４内の特定元素内にある電子が励起されてから落ちながら発光するようになり、これで所望の画像がディスプレイされる。

図６は、従来のＳＥＤ二つ電極の仕事関数（φ_Ｍ）がそれぞれ４．１Ｖであり、電極の離隔距離が１０ｎｍであり、電極の間のポテンシャル差異が１８Ｖである場合起こるトンネリング確率と同一なトンネリング確率を示すことができる本発明に従うＧＣ＿ＳＥＤ２３の第１の電極２４のゲート電圧（Ｖｇ）と第２及び第３の電極２６、２８の間の離隔距離をＷＫＢ近似法に計算して示したグラフである。

図６に示されているように、本発明に従うＧＣ＿ＳＥＤ２３の場合には、離隔距離が１００ｎｍであり、ゲート電圧（Ｖｇ）が４Ｖである場合従来と同一なトンネリング確率を示すことが分かる。すなわち、本発明に従うＧＣ＿ＳＥＤ２３は、第２及び第３の電極２６、２８の離隔距離を従来のＳＥＤに比べて殆ど１０倍（１０ｎｍ→１００ｎｍ）近く増大させても所定のゲート電圧（例、４Ｖ）を印加することによって同一なトンネリング確率を示すことができる。

また、図６に示されている結果から離隔距離が１μｍ程度になってもゲート電圧を若干のみ増大させれば、ＳＥＤと実質的に同一なトンネリング確率を示すことができることを推論できる。

従って、既に大量生産に使用される半導体素子又はＬＣＤ製造工程の適用容易性と適用可能なゲート電圧を考慮すれば、離隔距離は１０ｎｍ〜１μｍ程度が好ましい。

これにより、本発明に従うＧＣ＿ＳＥＤを採用したディスプレイの場合製造が容易であり、製造コストを低めることができ、大量生産が可能になる。

これについては以下図７Ａ〜図８Ｃを参照して本発明の一実施形態によるＧＣ＿ＳＥＤパネルの製造方法を説明する。

図７Ａ〜図７Ｃは、ＧＣ＿ＳＥＤパネル（図２Ａの２０）の製造工程の一実施形態を説明するための断面図である。銅のようにエッチングしにくい金属が基板２２の上面と実質的に同一なレベルの上面を有する第１の電極２４を形成するための導電膜として使用される場合、図７Ａ及び図７Ｂに示されている方法を使用して第１の電極２４を形成できる。

図７Ａを参照すれば、基板２２上に第１のマスク７１０を形成した後、これをエッチングマスクとして使用して基板２２０をエッチングしてゲート電極が形成されるトレンチ（Ｔ）を形成する。

基板２２は、石英ガラス、ソーダ石灰ガラスのような多様なガラス基板、アルミナのような多様なセラミック基板、半導体基板などが使用できる。基板２２としては、製造工程が確立されて検証された半導体素子製造工程が又はＬＣＤ製造工程が適用できる基板であればよい。半導体素子又はＬＣＤ製造工程が適用される場合ＧＣ＿ＳＥＤ２３を容易に具現化できるという長所がある。

図７Ｂを参照すれば、トレンチ（Ｔ）形成時に使用された第１のマスク７１０を除去した後、トレンチ（Ｔ）を埋め込む導電膜を形成した後、平坦化工程を実施して基板２２の上面と実質的に平行な上面を備える第１の電極２４を完成する。平坦化工程としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、エッチバックなどが適用できる。第１の電極２４は、第１の導電ライン１２４（後続の配線形成段階で提供される。）に連結される形態で形成できる。第１の電極２４は、銅、アルミニウム、チタン、タングステン又は不純物がドープされたポリシリコンなどに形成できる。不純物がドープされたポリシリコンは、インサイチュウ（ｉｎ−ｓｉｔｕ）又は蒸着後ドーピング（ｅｘ−ｓｉｔｕ）工程に不純物をドープできる。

図７Ｃを参照すれば、基板２２の全面に絶縁膜２５を形成する。絶縁膜２５は、酸化膜、窒化膜、高誘電率膜（ｈｉｇｈ−ｋ）などが使用できる。絶縁膜２７は、１０ｎｍ〜１μｍの厚さに形成する。

絶縁膜２５上に第２の導電膜を形成し、第２のマスク（図示せず）を形成し、第２のマスクをエッチングマスクとして使用して第２の導電膜をエッチングして第２の電極２６と第３の電極２８とを形成する。

第２及び第３の電極２６、２８また銅、アルミニウム、チタン又は不純物がドープされたポリシリコンなどに形成できる。不純物がドープされたポリシリコンは、インサイチュウ又は蒸着後ドーピング工程に不純物をドープできる。第２及び第３の電極２６、２８の間の間隔（ｄ）（すなわち、スリット幅）は、１ｎｍ〜１μｍ（例、１０ｎｍ〜１０００ｎｍ）になるように形成できる。

その後、第２のマスクを除去し、第２及び第３の電極２６、２８に電気的信号の入出力が可能なようにする第２及び第３の導電ライン（図２Ａの１２６、１２８）を形成する段階をさらに遂行する。第３の導電ライン１２８は、第２の導電ライン１２６の形成前又は形成後に形成できる。次いで、基板２２上にパッシベーション層を形成する段階などをさらに遂行してＧＣ＿ＳＥＤパネル２０を完成する。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。

エッチングが容易な導電膜を形成する場合には、図８Ａのように第１の電極２４を形成することが適する。

図８Ａ〜図８Ｃは、ＧＣ＿ＳＥＤパネル２０の製造工程の他の実施形態を説明するための断面図である。

図８Ａを参照すれば、基板２２上に第１の導電膜を形成した後、第１のマスク（図７Ａの７１０参照）を形成する。次いで、第１のマスクをエッチングマスクとして使用して導電膜をエッチングして第１の電極２４を形成する。第１の電極２４は、第１の導電ライン１２４（後続の配線形成段階で提供される。）に連結される形態で形成できる。導電膜は、前述した一実施形態で説明した物質と同一な物質を使用する。

図８Ｂを参照すれば、第１の電極２４が形成された基板の全面に絶縁膜２５を形成する。絶縁膜２５は、酸化膜、窒化膜、高誘電率膜（ｈｉｇｈ−ｋ）を使用して１ｎｍ〜１μｍ（例、１０ｎｍ〜１０００ｎｍ）の厚さに形成する。

図８Ｃを参照すれば、絶縁膜２５上に第２の導電膜を形成し、第２のマスク８２０を形成し、第２のマスク８２０をエッチングマスクとして使用して導電膜をエッチングして第２の電極２６と第３の電極２８とを形成する。第２及び第３の電極２６、２８また銅、アルミニウム、チタン又は不純物がドープされたポリシリコンなどに形成できる。不純物がドープされたポリシリコンは、インサイチュウ又は蒸着後ドーピング工程に不純物をドープできる。第２及び第３の電極２６、２８の間の間隔（ｄ）（スリットの幅）は１ｎｍ〜１μｍ（例、１０ｎｍ〜１０００ｎｍ）になるように形成できる。

その後、第２のマスク８２０を除去し、第２及び第３の電極（図２Ａの２６、２８）に電気的信号の入出力が可能なようにする第２及び第３の導電ライン１２６、１２８を形成する段階をさらに遂行する。第３の導電ライン１２８は、第２の導電ライン１２６の形成前又は形成後に形成できる。次いで、基板２２上にパッシベーション層を形成する段階などをさらに遂行してＧＣ＿ＳＥＤパネル２０を完成する。このような後続段階は、本発明が曖昧に解析されることを避けるため概略的に説明する。

一方、第１のパネル１０の製造、スペーサ３０の形成、シーリング部材４０を使用して第１のパネル１０と第２のパネル２０とをシーリングし、その内部に真空雰囲気が形成されるようにする組立工程などは当業者によく知られた工程段階によって形成できるため、これら工程については本発明が曖昧に解析されることを避けるためにその説明を省略する。

図７Ａ〜図８Ｃに示されているように本発明の実施形態によるゲート調節電子放出素子パネルは、第１の電極２４と第２の電極２６の離隔距離が１０ｎｍ以上１μｍ以下に長く形成できるので量産可能性が検証された半導体素子製造工程を用いて容易に製造できる。従って、ディスプレイの製造コストが減少し、大量生産が可能なものにできる。

図９は、本発明の一実施形態によるディスプレイを使用する画像処理システムを示すブロック図である。

図９を参照すれば、本発明の一実施形態によるディスプレイ２００は、ＣＰＵ９１０及びシステムバス９１２を通じて相互に連結された多数の他のユニットを有した画像処理システムに連結されて使用できる。画像処理システム９１３は、ＲＡＭ９１４、ＲＯＭ９１６、ディスクユニット９２０とテープドライバー９４０のような周辺装置をバス９１２に連結するための入／出力（Ｉ／Ｏ）アダプタ９１８、キーボード９２４、マウス９２６、スピーカー（図示せず）マイクロホン（図示せず）及び／又はタッチスクリーン装置（図示せず）のような他のユーザーインターフェース装置をバス９１２に連結するための他のユーザーインターフェースアダプタ９２２、画像処理システム９１３をデータプロセッシングネットワークに連結するための通信アダプタ９３４及びバス９１２をディスプレイ１に連結するためのディスプレイアダプタ９３６を含むことができる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明は、平板形ディスプレイに適用されうる。

従来の表面伝導電子放出ディスプレイの表面伝導電子放出素子の断面図である。 本発明の一実施形態によるゲート調節電子放出素子ディスプレイの分解斜視図である。 図２Ａのゲート調節電子放出素子ディスプレイの一部の断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの一部平面図である。 図２Ａのゲート調節電子放出素子アレイパネルの一部平面図である。 図２Ａのディスプレイの駆動回路ブロック図である。 図２Ａのディスプレイの動作を説明するための電圧ポテンシャル図と断面図の組合せ図である。 ゲートとエミッタの間（バイアス）電圧Ｖ（Ｖ＝Ｖｇ−Ｖｅ）とエミッタ（ソース）とコレクタ（ドレイン）の間の距離の関係を示すグラフである。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の一実施形態を説明するための断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の一実施形態を説明するための断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の一実施形態を説明するための断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の他の実施形態を説明するための断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の他の実施形態を説明するための断面図である。 図２Ａのゲート調節電子放出素子アレイパネルの製造工程の他の実施形態を説明するための断面図である。 本発明の一実施形態によるディスプレイを使用する画像処理システムを示すブロック図である。

符号の説明

１０：第１のパネル
１２：透明基板
１４：蛍光膜
１５：ブラックマトリックス
１６：メタルバック
２０：第２のパネル
２２：基板
２３、２０４：ＧＣ＿ＳＥＤ
２４：第１の電極
２５：絶縁膜
２６：第２の電極
２７：電子放出領域
２８：第３の電極
３０：カラムスペーサ
４０：シーリング部材
５０：バイアス
６０：加速電圧
１２４、１２６、１２８：第１、第２、第３の導電ライン
２００：ゲート調節電子放出素子ディスプレイ
２２０ − Ｘ軸方向駆動ＩＣ
２３０ − Ｙ軸方向駆動ＩＣ
２４０ − 駆動電圧生成部

Claims (29)

1. 第１の電極；および
   前記第１の電極と絶縁されて互いに離隔されて配置され、その間に前記第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極；
   を含むことを特徴とするゲート調節電子放出素子アレイパネル。
2. 前記第２及び第３の電極の間の離隔距離は、１μｍ以下であることを特徴とする請求項１に記載のゲート調節電子放出素子アレイパネル。
3. 前記第２及び第３の電極の間の離隔距離は、１０ｎｍ以上であることを特徴とする請求項２に記載のゲート調節電子放出素子アレイパネル。
4. 前記第２及び第３の電極は、１０ｎｍ〜１μｍの厚さの絶縁体によって前記第１の電極と絶縁されたことを特徴とする請求項１に記載のゲート調節電子放出素子アレイパネル。
5. 前記第１の電極に連結される第１の導電ラインと、前記第２の電極に連結される第２の導電ラインとは、互いに垂直であることを特徴とする請求項１に記載のゲート調節電子放出素子アレイパネル。
6. 前記第１の導電ラインと前記第２の導電ラインには、スイッチング可能なバイアスが印加されることを特徴とする請求項５に記載のゲート調節電子放出素子アレイパネル。
7. 前記第２の電極に連結される第２の導電ラインと、前記第３の電極に連結される第３の導電ラインとは、互いに垂直であることを特徴とする請求項５に記載のゲート調節電子放出素子アレイパネル。
8. 前記第３の導電ラインは、前記基板全体にかけて共通に連結されることを特徴とする請求項７に記載のゲート調節電子放出素子アレイパネル。
9. 前記第１、第２、及び、第３の電極は、銅、アルミニウム、チタン、タングステン、又は、不純物がドープされたポリシリコンから形成されたことを特徴とする請求項１に記載のゲート調節電子放出素子アレイパネル。
10. 蛍光アレイパネル；および
    多数のゲート調節電子放出素子アレイを含み、前記蛍光アレイパネルと対向するゲート調節電子放出素子アレイパネルを含み、前記各ゲート調節電子放出素子は、第１の電極及び前記第１の電極と絶縁されて互いに離隔されて配置され、その間に前記第１の電極とオーバーラップされる電子放出領域を画定する一対の第２及び第３の電極を含むゲート調節電子放出素子アレイパネル；
    を含むことを特徴とするゲート調節電子放出素子ディスプレイ。
11. 前記第２及び第３の電極の間の離隔距離は、１μｍ以下であることを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
12. 前記第２及び第３の電極の間の離隔距離は、１０ｎｍ以上であることを特徴とする請求項１１に記載のゲート調節電子放出素子ディスプレイ。
13. 前記第２及び第３の電極は、１０ｎｍ〜１μｍの厚さの絶縁体によって前記第１の電極と絶縁されたことを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
14. 前記第１の電極に連結される第１の導電ラインと、前記第２の電極に連結される第２の導電ラインとは、互いに垂直であることを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
15. 前記第１の導電ラインと前記第２の導電ラインには、スイッチング可能なバイアスが印加されることを特徴とする請求項１４に記載のゲート調節電子放出素子ディスプレイ。
16. 前記第２の電極に連結される第２の導電ラインと、前記第３の電極に連結される第３の導電ラインとは、互いに垂直であることを特徴とする請求項１４に記載のゲート調節電子放出素子ディスプレイ。
17. 前記第３の導電ラインは、前記パネル全体にかけて共通に連結されることを特徴とする請求項１６に記載のゲート調節電子放出素子ディスプレイ。
18. 前記第１、第２、及び、第３の電極は、銅、アルミニウム、チタン、タングステン、又は、不純物がドープされたポリシリコンから形成されたことを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
19. 前記蛍光アレイパネルと前記ゲート調節電子放出素子アレイパネルとの間は、真空に密封されたことを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
20. 前記蛍光アレイパネル上には、メタルバックが形成されていることを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
21. 前記第１の電極は、前記蛍光アレイパネルから前記第２及び第３の電極よりさらに遠く離れていることを特徴とする請求項１０に記載のゲート調節電子放出素子ディスプレイ。
22. 基板に第１の電極を形成する段階；
    前記第１の電極上に絶縁膜を形成する段階；および
    前記絶縁膜上に離隔されて配置され、その間に電子放出領域を画定する一対の第２及び第３の電極を形成し、前記電子放出領域が前記第１の電極とオーバーラップされるように形成する段階；
    を含むことを特徴とするゲート調節電子放出素子パネルの製造方法。
23. 前記第２及び第３の電極の間の離隔距離は、１μｍ以下であることを特徴とする請求項２２に記載のゲート調節電子放出素子パネルの製造方法。
24. 前記第２及び第３の電極の間の離隔距離は、１０ｎｍ以上であることを特徴とする請求項２３に記載のゲート調節電子放出素子パネルの製造方法。
25. 前記絶縁膜は、１０ｎｍ〜１μｍの厚さに形成することを特徴とする請求項２２に記載のゲート調節電子放出素子パネルの製造方法。
26. 前記第２及び第３の電極を形成する段階以後に、前記第１の電極から形成された第１の導電ラインと垂直に前記第２の電極と連結される第２の導電ラインを形成する段階をさらに含むことを特徴とする請求項２２に記載のゲート調節電子放出素子パネルの製造方法。
27. 前記第２の導電ラインの形成前又は形成後に前記第３の電極と連結され、前記第２の導電ラインと垂直な第３の導電ラインを形成する段階をさらに含むことを特徴とする請求項２６に記載のゲート調節電子放出素子パネルの製造方法。
28. 前記第３の導電ラインは、前記基板全体にかけて共通に連結して形成することを特徴とする請求項２７に記載のゲート調節電子放出素子パネルの製造方法。
29. 前記第１、第２、及び、第３の電極は、銅、アルミニウム、チタン、タングステン、又は、不純物がドープされたポリシリコンから形成することを特徴とする請求項２２に記載のゲート調節電子放出素子パネルの製造方法。

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