JP3474863B2 - 電界放出型電子源の製造方法とマトリックス型電子源アレイ基板の製造方法 - Google Patents

電界放出型電子源の製造方法とマトリックス型電子源アレイ基板の製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電界放出型電子源
の製造技術に係わり、特に通電活性化処理の改良をはか
った電界放出型電子源の製造方法、更には電界放出型電
子源を使用したマトリックス型電子源アレイ基板の製造
方法に関する。
【0002】
【従来の技術】近年、大画面薄型ディスプレイとして、
平面型電子源(電界放出型電子源)を用いた電子線励起
型蛍光体表示装置が注目されている。この装置において
は、平面型電子源アレイを印刷技術を用いて形成でき
る、電子による蛍光体励起発光のためブラウン管と同じ
発光原理を用いている、さらに平面型電子源は十数Vの
電圧で駆動できるため耐圧の低い駆動ICを用いること
ができる、などのメリットがある。その基本構成及び製
造方法、更には駆動方法などは、文献(E・Yamaguchi, e
t.al.,“A 10-in.SCE-emitter display”,Jounal of S
ID, Vol.5, P.345,1997)に詳細が述べられている。
【0003】この種の平面型電子源を製造する方法は、
例えば特開2000−331599号公報などに述べら
れている。基板上に一対の電極パターンを形成し、これ
らの電極パターン間に導電性薄膜を形成する。そして、
導電性薄膜に対し通電処理によるフォーミング処理を施
すことにより電子放出素子を形成する。具体的には、三
角波形状のパルス電圧を一対の電極に印加し、徐々に電
圧を上げていくと導電性薄膜の一部が破壊,変形,若し
くは変質し、電子放出を行うのに適した構造に変化す
る。このフォーミング工程は、モニタ用の三角波形状の
小電圧パルスの電流をモニタし、そのモニタ電流が十分
小さくなったところで完了する。これで、導電性薄膜に
電子放出部が形成される。
【0004】さらに、電子放出能力を高めるため、通電
活性化処理が真空中で行われる。具体的には、有機材料
雰囲気中で図14に示すように、平面型電子源を構成す
る一対の電極間にパルス電圧を印加することで、フオー
ミング時に形成された電子放出部近傍に炭素やその化合
物などからなる薄膜を形成する。通電活性化中の両電極
間に流れる素子電流は、図15に示すように徐々に増大
し飽和していく。電流が飽和したところで平面型電子源
が完成する。
【0005】以上は一つの平面型電子源について述べた
が、表示装置ではこの平面型電子源をマトリックス状に
多数配置する。そのときの電子源の作成方法は、電極及
び導電性薄膜は、通常の薄膜プロセスと同じように印刷
やレジスト塗布・露光・エッチング処理などにより形成
される。フォーミング処理及び活性化処理では通電処理
が必要となるため、図16に示すようにX,Yの行配線
及び列配線に通電を行う。例えば、列配線を共通に接続
して接地(GND)しておき、行配線を順次選択しS
1,S2,S3,…の順にパルス電圧を印加する。
【0006】このようにして作成された平面型電子源
は、蛍光体パターンが形成された対向基板と組合わせて
真空セルとして組み立てられ、外部駆動回路を接続する
ことにより表示装置が完成する。各々の電子源に表示信
号電圧を印加することで、表示に対応した電子放出が行
われ、対向基板上に形成された蛍光体を励起発光して映
像が得られる。その駆動方法は、先の特開2000−3
31599号公報にも詳細が述べられているように線順
次方式である。即ち、表示信号に対応した電圧が各々の
電子源に印加される。
【0007】平面型電子源をマトリックス状に配置した
蛍光体表示装置では、線順次方式により各画素に対応し
た平面型電子源にパルス電圧を印加して電子放出を行
う。このときの放出電子量に応じて輝度が変わり、階調
表示を行う。階調表示には、電子源に印加するパルス電
圧のパルス幅を変える方法や、パルス電圧の電圧振幅を
変える方法などがある。このとき、良好な画像を得るた
めには、各々の平面型電子源の電子放出特性が均一であ
ることが重要である。
【0008】しかしながら、実際に作成される平面型電
子源においては、導電性薄膜のパターン寸法のばらつき
や導電性薄膜の膜厚ばらつき、フォーミング処理で形成
される電子放出部の特性ばらつきなどにより特性がばら
つく。そして、この特性のばらつきが表示特性に悪影響
を及ぼすという問題があった。これは、平面型電子源の
電流電圧特性が図17に示すように急峻に立ち上がるた
め、僅かな特性差が出力電流のばらつきを増大するため
である。
【0009】
【発明が解決しようとする課題】このように従来、電界
放出型電子源の製造方法においては、導電性薄膜を通電
活性化処理して電子放出部を形成するが、この処理を全
体の電子源で均等に行うことができず、電子源の特性ば
らつきを招く問題があった。そして、電子源の特性ばら
つきは、表示装置を構成した場合に表示画質の劣化要因
となる。
【0010】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、電界放出型電子源を均
一性良く製造することができ、表示装置に用いた場合の
表示画質の向上等に寄与し得る電界放出型電子源の製造
方法を提供することにある。
【0011】また、本発明の他の目的は、電界放出型電
子源を用いた場合においても、電子源特性のばらつきを
大幅に低減することができ、表示画質の向上をはかり得
るマトリックス型電子源アレイ基板の製造方法を提供す
ることにある。
【0012】
【課題を解決するための手段】(構成)上記課題を解決
するために本発明は次のような構成を採用している。
【0013】即ち本発明は、絶縁性基板上に形成された
一対の電極と、これらの電極間に形成された導電性薄膜
と、この導電性薄膜内に形成された電子放出部とを有し
てなり、前記基板上に複数個形成される電界放出型電子
源の製造方法であって、前記電子放出部を前記導電性薄
膜の通電活性化処理により形成し、かつ該通電活性化処
理時に前記電子源の複数個を直列接続した状態で、該直
列接続部の一端側から他端側に至る電流パスに通電する
ことを特徴とする。
【0014】また本発明は、絶縁性基板上に、隣接する
二つの電極を一対として複数対の電極を形成する工程
と、対をなす各電極間にそれぞれ導電性薄膜を形成する
工程と、各々の導電性薄膜をそれぞれ通電活性化処理し
て該薄膜内に電子放出部を形成する工程とを含む電界放
出型電子源の製造方法であって、前記電子放出部を形成
するための通電活性化処理の際に、前記電子源の複数個
を直列接続した状態で、該直列接続部の一端側から他端
側に至る電流パスに通電することを特徴とする。
【0015】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。 (1) 電子源の複数個が直列接続された状態で、電極の両
端に印加する通電活性化処理に用いる電圧が、同期した
互いに逆極性のパルス電圧であること。 (2) 通電処理が繰り返しパルス電圧の印加によりなさ
れ、直列接続された複数の電子源の組合わせを通電処理
中に順次変えること。
【0016】また本発明は、ガラス基板上に形成された
互いに平行な複数の走査線と、これらの走査線と交差す
る方向に形成された互いに平行な複数の変調線と、該走
査線と該変調線の各交点で定義される画素領域内にそれ
ぞれ形成された電界放出型電子源とを有し、各々の電界
放出型電子源は、一方が前記走査線に他方が前記変調線
に接続された一対の電極と、これらの電極間に形成され
た導電性薄膜と、この導電性薄膜内に形成された電子放
出部とを有してなる、マトリックス型電子源アレイ基板
の製造方法であって、前記電子放出部を前記導電性薄膜
の通電活性化処理により形成し、かつ通電活性化処理時
に前記電子源の複数個を直列接続した状態で、該直列接
続部の一端側から他端側に至る電流パスに通電すること
を特徴とする。
【0017】また本発明は、ガラス基板上に形成された
互いに平行な複数の走査線と、これらの走査線と交差す
る方向に形成された互いに平行な複数の変調線と、該走
査線と該変調線の各交点で定義される画素領域内にそれ
ぞれ形成された電界放出型電子源とを有するマトリック
ス型電子源アレイ基板の製造方法であって、前記電子源
を製造するに際して、一方が前記走査線に他方が前記変
調線に接続される一対の電極を形成する工程と、これら
の電極間に導電性薄膜を形成する工程と、この導電性薄
膜を通電活性化処理して該薄膜内に電子放出部を形成す
る工程とを含み、かつ前記電子放出部を形成するための
通電活性化処理の際に、前記電子源の複数個を直列接続
した状態で、該直列接続部の一端側から他端側に至る電
流パスに通電することを特徴とする。
【0018】ここで、本発明の望ましい実施態様として
は次のものが挙げられる。 (1) 走査配線群又は変調配線群の何れかを選択し、選択
された配線群の中から選択した第1の配線に交流電圧を
印加し、同じ配線群の中から選択した第1の配線とは別
の同数の第2の配線に第1の配線とは逆極性の交流電圧
を印加して通電活性化を行うこと。 (2) 走査配線群又は変調配線群の何れかから選択された
配線群の第1及び第2の同数の配線が複数本であり、且
つそれぞれの配線の組合わせが通電活性化処理中に順次
変わること。
【0019】(3) 走査配線群又は変調配線群の何れかを
選択し、選択された配線群の中から選択した第1の配線
の電極端に交流電圧を印加し、同じ配線群の中から選択
した第1の配線とは別の同数の第2の配線の第1の配線
の電圧印加端とは反対側の電極端に第1の配線とは逆極
性の交流電圧を印加して通電活性化処理を行うこと。 (4) 第1及び第2の配線に印加する電圧が、配線の電圧
降下分の電圧をモニタして補正されること。 (5) 補正電圧が配線の電圧降下分の電圧のほほ半分であ
ること。
【0020】(作用)本発明者らが、単一の平面型電子
源の特性ばらつきを調査したところ、以下の事実が判明
した。平面型電子源を通電活性化処理した場合、その素
子電流は徐々に増加し、やがて飽和する。その飽和電流
Ifsatと素子作成が終了した後に動作させた時に流れる
素子電流If との間には相関性があり、Ifsatが大きい
ほど素子の動作電流が大きい。素子電流1f は Faller-
Nordheim 型の非線形特性となるが、電子源から放出さ
れる放出電流Ie はIf と相関がある。即ち、素子電流
If が大きいほど放出電流Ie も大きい。このように、
素子の放出電流のばらつきは活性化処理中のIfsatのば
らつきと強い相関があることが判明した。従って、素子
特性のばらつきを低減するためには、Ifsatのばらつき
を低減することが重要である。
【0021】本発明では、この通電活性化処理中の素子
電流の飽和電流値をより均一にするための平面型電子源
の活性化処理方法を提供するものである。具体的には、
平面型電子源を複数個直列に接続した状態で通電活性化
を行う。例えば、図1に示すように、二つの平面型電子
源101,102を直列接続した状態で、矩形の交流パ
ルス電圧を印加し通電活性化を行う。この場合、二つの
電子源101,102に流れる電流は常に等しくなる。
従って、活性化処理の飽和電流値も両素子で等しくな
る。このため、製作を終了した二つの平面型電子源10
1,102の電流電圧特性はほぼ一致し、放出電流のば
らつきも大幅に低減できることになる。
【0022】本発明の骨子である複数の平面型電子源を
直列状態で通電活性化する製造方法は、表示装置用に電
子源をマトリックス状に多数配置した構成でも適用する
ことができ、表示面内の電子源のばらつきを低減して表
示特性を大幅に改善することができる。さらに、本手法
を用いることで、マトリックス状に配置された平面型電
子源を通電活性化処理する場合、行又は列の一方に活性
化用の電圧パルスを印加し、他方の配線には特別にバイ
アス電圧を印加しなくても製造することもできる。
【0023】例えば、走査配線群のある配線(走査線)
に正の電圧パルスを印加し、これと同期して走査配線群
の別の配線(走査線)に負のパルス電圧を印加する。こ
のとき、両走査線に接続されている電子源は変調線を通
して直列接続された状態となるため、直列接続状態の通
電活性化処理を行うことができる。これにより、直列接
続された一対の電子源特性のばらつきは殆ど発生しな
い。このとき、他の走査線はGND電位としておくこと
で、この走査線の電子源には殆ど電圧は印加されない。
【0024】また、正及び負のパルス電圧を印加する走
査線の組み合わせを順次切り替えていくことで、種々の
組み合わせの電子源ペアを実現できるため、ある変調線
に沿った電子源の特性をほぼ等しく設定することがで
き、ばらつきが低減される。隣接する変調線に沿った電
子源との直列接続はできないが、変調線に沿った電子源
の特性はこれら全ての電子源の平均値とみなすことがで
き、この値は隣接変調線に沿った電子源群の平均値とほ
ぼ一致する。従って、実質的に隣接する変調線に沿った
電子源特性もほぼ等しくなり、ばらつきは大幅に低減す
ることになる。なお、充分離れた変調線位置における電
子源特性は必ずしも一致しないが、両変調線間で電子源
特性が単調に変化していくため、表示特性としては違和
感のない良好な画質が得られる。
【0025】このように本発明によれば、平面型電子源
を複数個直列接続した通電活性化処理を骨子とした作成
方法により平面型電界放出型電子源の特性ばらつきを大
幅に改善することができ、より均一性の優れた電子線励
起型蛍光体表示装置を実現することが可能となる。
【0026】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【0027】(第1の実施形態)図2〜図5は本発明の
第1の実施形態に係わる平面型電子源の製造方法を説明
するためのもので、図2は電子源の接続状態を示す等価
回路図、図3は電子源の構造を示す平面図(a)と断面
図(b)、図4は印加パルスを示す信号波形図。図5は
素子電流の変化を示す図である。
【0028】図2に示すように、10個の平面型電子源
201〜210は、一方の電極端子20が共通接続さ
れ、他方の電極端子21は開放となっている。
【0029】各々の電子源は、図3(a)(b)に示す
構造となっており、その作成方法は次の通りである。ま
ず、石英基板23上に厚さ200nmのNi薄膜をスパ
ッタ法により成膜し、レジストを用いたマスク露光によ
り一対の電極パターン24を形成する。電子放出部が形
成される領域の電極パターン24の対向する間隔は3μ
mとした。ここで、基板23としては、石英基板に限ら
ず、青板ガラス基板、アルカリ含有量の少ない硼珪酸ガ
ラスなどの絶縁性基板を用いることができる。電極材料
としては、導電性に優れた薄膜電極であれば基本的に差
し支えない。
【0030】次いで、導電性薄膜25としてPdO微粒
子薄膜をスピンコートで成膜し、乾燥後にマスク露光に
よりパターニングし、電極パターン24間を導電性薄膜
25が接続するようにした。ここで、PdO導電性薄膜
25の電極幅は30μmとした。なお、導電性薄膜とし
ては、例えばPd,Pt,Ru,Ag,Auなどの金属
や、In,Pd,Sbなどの酸化膜、Hf,Zr,L
a,Ce,Y,Gdなどの硼化物、Ti,Zr,Hf,
Ta,Si,Wなどの炭化物、Ti,Zr,Hfなどの
窒化物、Si,Geなどの半導体やカーボンなどがあ
る。また、この導電性薄膜は微粒子薄膜が望ましい。
【0031】次いで、通電フォーミング処理を行い導電
性薄膜25内に電子放出部26を形成した。フオーミン
グ処理時の印加電圧は三角波パルス電圧とし、各々の素
子に対応した電極端子21の全てに印加する。なお、共
通電極端子20はGNDとした。三角パルスは、低辺の
幅が1ms、周期20msである。頂点の電圧は5.0
Vからスタートし、5s毎に0.1Vずつ上昇させる。
この時に流れる電流をモニタし、電流値が1μA以下に
減少した時パルス電圧の印加を止める。このようにし
て、導電性薄膜25内に電子放出部26を形成した。そ
して、電子放出能力を改善するため、引き続き通電活性
化を実施した。
【0032】通電活性化は図4に示すように、電子源2
01と202が直列に接続されるようにそれぞれの素子
に対応する電極端子21にそれぞれ、第1の交流矩形電
圧パルス及びその反転パルス電圧を印加することで実施
した。その他の素子203〜210に対応した電極端子
21はGNDとする。また、共通電極端子20はフロー
ティングとする。印加パルスは、電圧振幅±14V,パ
ルス幅3ms、周期60Hzの交流パルス電圧である。
活性化処理中の雰囲気は、ベンゼンを10-3Pa導入し
た真空雰囲気とした。
【0033】上記の通電活性化処理において電子源20
1,202に流れる素子電流を、図5に示す。素子電流
は処理時間に伴い徐々に増大し飽和してくる。ほぼ飽和
したところで活性化処理を止める。同様にして、電子源
203と204、電子源205と206、…の組み合わ
せで直列接続の活性化処理を行った。活性化処理が終了
したところで、素子基板の上側にアノード電極を配置す
る。そして、真空状態でアノード電極に1kVの高電圧
を印加し、それぞれの電子源の素子電流及びアノード電
流を順次評価した。評価中の電子源のバイアス電圧は1
4Vである。結果を、下記の(表1)に示す。
【0034】
【表1】
【0035】なお、(表1)では直列接続されたそれぞ
れの電子源の素子電流If 、アノード電流Ie の差分Δ
If ,ΔIe をペア素子のIf ,Ie の平均値に対する
割合で示した。
【0036】次に、別の基板で各々の電子源を単独で活
性化処理した場合について、同様の評価を行った。測定
結果は、各電子源は独立に作成されているが、(表1)
と同様に201と202、203と204、…の素子に
ついて同じ評価を行った。その結果を、下記の(表2)
に示す。
【0037】
【表2】
【0038】(表1)及び(表2)から分かるように、
電子源を直列接続して活性化処理することで、平面型電
子源の素子電流のばらつきは40%に低減でき、アノー
ド電流のばらつきも約40%に低減できた。これは、通
電活性化処理中の電子源を流れる電流が同一となるた
め、完成した平面型電子源の特性もより均一化されるた
めと解釈される。
【0039】また、本実施形態では通電活性化処理を全
て直列接続の状態で行ったが、通電活性化処理の一部、
望ましくは活性化電流が飽和し始め飽和状態となる期間
に適用すればよい。単独の電子源の活性化処理に比べ、
直列接続での通電活性化処理に要する時間は多少長めと
なる。これは、処理開始時の電流立上がりまでに時間が
かかるためである。従って、通電活性化の初期段階で単
独通電処理を行い、素子電流が飽和値の50%程度を越
えてから直列接続にした通電処理を行うとよい。本実施
形態では、単独活性化で約30分、直列接続だけの活性
化で約45分の時間がかかったが、飽和電流の50%ま
でを単独通電とし、その後直列処理することで、処理時
間は35分と短縮できた。なお、この場合でも特性ばら
つきの改善はほぼ同程度であった。
【0040】なお、本実施形態では直列接続された二つ
の電子源に全く対称の交流パルス電圧を印加したが、正
負のパルス電圧は必ずしも同一でなくともよい。この場
合、平面型電子源の特性は正負で非対称の特性となる
が、この非対称特性は直列に接続された個々の電子源で
同一となるためである。要するに、通電活性化処理時に
電子源に流れる電流が同一であることが本発明の骨子で
あり、これによってより特性の揃った電子源を得ること
ができる。
【0041】(第2の実施形態)次に、本発明による平
面型電子源の製造方法の第2の実施形態を説明する。
【0042】先に説明した第1の実施形態では、図2の
201〜210でそれぞれ直列接続された素子対同士で
の特性ばらつきは小さくなるが、対以外の素子では依然
として特性ばらつきは存在する。そこで本実施形態で
は、電子源201〜210の全てについて特性を揃える
ため、通電活性化時の直列接続される素子対が変わるよ
うにした。
【0043】図6に、通電活性化時の電圧パルスの印加
方法を示す。図6では説明を簡単にするため、電子源2
01〜204の4素子を例としている。活性化時の素子
ペアとして、電子源201と202、次に203と20
4、そして201と203、202と204、…といっ
た具合に印加パルスに同期して組合わせを変えていくこ
とで、全ての電子源が直列接続の組合わせを持つように
活性化を行った。ここで、通電活性化条件は第1の実施
形態と同じで、印加パルスは、電圧振幅±14V,パル
ス幅3ms,周期60Hzの交流パルス電圧である。ま
た、活性化処理中の雰囲気は、ベンゼンを10-3 Pa
導入した真空雰囲気とした。なお、評価中の電子源のバ
イアス電圧は14Vである。
【0044】このようにして作成した電子源201〜2
10の素子電流If 、アノード電流Ie を測定した。そ
のばらつきは、If が2.2%、Ie が2.4%となっ
た。即ち、単独で活性化処理した場合のIf ばらつき
4.9%、Ie ばらつき5.5%よりも改善されている
ことが確認された。
【0045】本実施形態では,素子対毎に対象パルスを
印加して通電活性化処理している。このため、201〜
210の素子全てを処理する時間が一対の電子源を処理
する時間に比べて約5倍の時間がかかる。しかし、図7
に示すように、複数の電子源に通電パルスを印加し、そ
の位相をずらしていってもよい。要するに、偶数の電子
源に対して半数ずつ正極パルス及び負極パルスを同期し
て印加することと、その素子群の組合わせを交流パルス
電圧の周期に同期して変えていくことで、実質的に素子
特性を合わせていくことができる。
【0046】このような通電活性化法を採用すること
で、処理時間を単一の電子源を処理するのと実質的に同
程度とすることができ、かつ素子特性のばらつきも大幅
に低減することができる。電子源の組合わせ方法は、な
るべく多くの電子源が対をとることができるようにする
ことが望ましいが、必ずしも絶対条件ではない。
【0047】(第3の実施形態)図8は、本発明の第3
の実施形態に係わる平面型電子源を用いた蛍光体表示装
置の断面構成を示す図である。リアプレートとなるガラ
ス基板81上に平面型電子源82がマトリックス状に形
成されている。平面型電子源82は電極83,84に印
加された電圧により駆動される。リアプレートと対向し
てフェースプレートと呼ばれるガラス基板85上に画素
毎にR,G,Bの発光を行う蛍光体膜86が塗布されて
おり、その上にはアルミニウムからなるアノード電極8
7が形成されている。両プレート間は真空状態に保持さ
れており、平面型電子源82から放出された電子88は
アノード電圧により加速されて蛍光体層86に照射され
る。この加速電子のエネルギーにより蛍光体86を励起
発光させる。
【0048】発光そのものはブラウン管と同じである
が、ブラウン管が電子銃から放出された電子ビームを偏
向コイルなどによりスキャンさせて画面内を走査させる
のに対して、平面型電子源を用いた蛍光体表示装置で
は、各画素毎に設けた平面型電子源から電子放出が行わ
れ、それぞれの画素の蛍光体層を励起発光させる。ま
た、リア及びフェースプレート間は数mm程度の間隔で
あり、薄型の表示装置であることにブラウン管と大きな
違いがある。
【0049】図9は、リアプレートの構成を示す平面
図。ガラス基板91上に電子源92がマトリックス状に
形成されている。電子源92は電極93及び94に接続
されており、これらの電極93,94間に電圧を印加す
ることにより電子を放出する。図9に示す平面型電子源
アレイは、電子源となる導電性薄膜、電極93,94、
配線95,96などの全てを印刷により形成することが
できる。なお、図示していないが、走査線配線95及び
変調線配線96を絶縁するための絶縁層が両配線間にや
はり印刷により形成されている。このため、大面積基板
での素子アレイ形成が可能であり、大画面の平面型表示
装置として極めて有望である。
【0050】図9において、電極93は走査線配線95
に、電極94は変調線配線96に接続されている。走査
線配線95に順次選択パルスを印加することにより、選
択された走査線に接続された電子源92は同時に印加さ
れた変調線電圧パルスの電圧に応じてそれぞれ所望の電
圧が印加される。そして、印加電圧に応じて電子源92
から放出される電子の量が制御できるため、必要な電子
量を蛍光体に照射することができ、映像を表示すること
ができる。
【0051】このような平面型電子源を用いた電子線励
起蛍光体表示装置は、発光効率の高い電子線による蛍光
体励起発光を用いるため、大画面であっても消費電力が
少ない。また、蛍光体の発光は走査線が選択された極短
い時間であり、液晶表示装置(LCD)やPDPのよう
なホールド型の表示とならないため、動画像表示におい
てもごく自然な映像を表示できる。また、LCDのよう
に画面輝度の視角依存性はなく、広い視角特性を有す
る。さらに、平面型電子源は十数Vで動作するため、耐
圧の低いドライバICで駆動することができるなどの特
徴がある。
【0052】図10は、上記の表示装置における平面型
電子源の製造方法を説明するためのもので、電子源に対
する電圧印加方法を示す図である。
【0053】本実施形態では、基板上に前記図9に示す
ような平面型電子源のマトリックスアレイを作成した。
電子源数は、走査線方向に480個、変調線方向に64
0×3=1920個で、総計921600個である。本
電子源基板は、蛍光体層を形成したアノード電極基板と
組み合わせて電子線励起型蛍光体表示装置を形成する。
蛍光体層は赤(R),緑(G),青(B)の3波長に対
応する発光を行う材料が用いられており、それぞれの電
子源に対応して蛍光体パターンが形成されている。各発
光色は、R,G,Bで一つの画素を構成し、その数は走
査線方向に480、変調線方向に640あり、画面とし
ては480×640画素(=307200画素)とな
る。画素のピッチは走査線、変調線方向共に300μm
である。従って、電子源ピッチは、走査線方向に300
μm、変調線方向が100μmである。
【0054】この平面型電子源アレイの製造方法を説明
する。基板はガラス基板で、電極103,104は膜厚
200nmのNi薄膜であり、電極間距離は15μmと
した。配線105,106は厚さ2μmのCuメッキ層
で、両配線間は厚さ2μmのCVD酸化膜で絶縁した。
導電性薄膜はPdO薄膜で形成し、その幅は80μmで
ある。走査線配線及び変調線配線間に三角波パルスを印
加しフォーミングを行い、電子放出部を形成する。通電
活性化は、図10に示すように走査線に逆極性の交流パ
ルス電圧を印加することで行った。ここで、交流パルス
の周波数は15Hz,パルス幅は3ms、電圧振幅は±
14Vとした。また、活性化処理中の雰囲気は、ベンゼ
ンを10-3 Pa導入した真空雰囲気とした。なお、変
調線配線はフローティングとした。
【0055】具体的な通電方法としては、パルス電圧V
1及びその反転パルス電圧Vlrを用いて、第1の走査線
にV1を、第2の走査線にV1rを印加する。また、第
3,第5,〜,第47の走査線にV1を、第4,第6,
〜,第48番目の走査線にVlrを印加する。このように
して、等価的に第1と第2、第3と第4、…、第47と
第48の走査線がペアとなり、パルス電圧が印加され
る。このとき、それぞれの走査線に接続されている電子
源が図10に示すように、変調配線を介して直列接続さ
れているため、V1及びV1rの正負パルス電圧により同
一の電流が流れる。なお、上記V1及びV1rで、1〜4
8番目の走査線に対応した電子源が活性化処理される
が、V1から位相をずらしたパルス電圧、V2及びその
反転パルス電圧V2rで走査線49〜96に接続された電
子源を通電活性化する。同様にして、残りの走査線に接
続された電子源を、パルス電圧V3,V3r,V4,V4
r,〜,V10,V10r で活性化処理する(図11参
照)。このようにして全電子源を直列接続された状態で
通電活性化処理を行った。このとき、変調線配線はフロ
ーティングの状態とした。即ち、640×3=1920
本の配線には特に電位を与えるためのプロービングをす
る必要がなく、通電活性化処理時の装置構成が従来より
も大幅に簡略化できる効果もある。
【0056】このようにして作成された電子源の特性ば
らつきは、同一の変調配線に沿った電子源で比較する
と、従来よりも約25%ほどばらつきが改善できた。ま
た、同一の走査線に沿った隣接する変調配線に存在する
電子源同士で比較してもほぼ同程度のばらつきの改善が
見られ、直列活性化の効果が確認できた。
【0057】なお、本実施形態では直列活性化時の電子
源ペアが走査線1〜48、…という具合に固定化されて
いたが、通電パルス電圧V1,V2,…と走査線位置を
適宜変更しながら処理することにより、さらにばらつき
が低減できる。この場合も変調線配線はフローティング
とし、正パルス電圧及び負パルス電圧が同時に印加され
ている走査線数を同一とすればよく、走査線の選択は任
意であり、パルス電圧と同期してその位置を変えていく
ことは自由である。
【0058】(第4の実施形態)次に、本発明による平
面型電子源の製造方法の第4の実施形態を説明する。
【0059】本実施形態では、第3の実施形態と同じく
走査線480本、変調線640×3本から構成される平
面型電子源アレイを作成した。電子源基板の配線構成、
材料及び導電性薄膜のフォーミング等は第3の実施形態
と同一である。本実施形態による平面型電子源アレイの
製造方法を説明する。
【0060】図12は、本実施形態による平面型電子源
の回路構成を示す図である。
【0061】素子の基本構成は前記図10と同じである
が、この図では説明を簡単にするために、走査線S1,
S2に接続されている平面型電子源の通電活性化処理方
法を示している。通電には交流駆動パルス電圧を用い
た。周波数は60Hz、パルス幅3msであり、また活
性化処理中の雰囲気は、ベンゼンを10-3 Pa導入し
た真空雰囲気とした。
【0062】走査線S1の一方の配線端に、パルス電圧
±14±△V(V)の交流パルス電圧を印加し、走査線
S1のバイアスを印加した配線端と反対側となる走査線
S2の配線端に、走査線S1に印加した交流パルス電圧
と逆位相の交流パルス電圧を印加する。このとき、ある
変調配線に沿った走査線S1及びS2に接続された二つ
の電子源は、変調配線を介して図12に示すように直列
接続された状態で素子電流が流れる。また、走査線S1
及びS2に接続された全電子源は同様に電流が流れる。
【0063】ここで、バイアスを印加した電極端から離
れるに従い配線抵抗による電圧降下が発生する。このと
き、走査線のバイアス端と反対側の配線端の電位Vmを
測定することで、電圧降下分△Vを求める。この△V分
をパルス電圧(本実施形態では14V)に上乗せして電
圧降下分を補償する。なお、変調線配線は全てフローテ
ィングの状態としておく。また、パルス電圧が印加され
ていない走査線には電圧0Vを印加しておく。
【0064】このようにして、電圧降下の影響を低減し
た通電活性化処理を行った。活性化処理における走査線
位置に対する電子源の印加電圧の関係を図13に示す。
活性化処理は、パルス電流が飽和するまで行った。な
お、実際の電子源アレイの作成では、第3の実施形態と
同様に何本かの走査線をまとめてパルス電圧を印加す
る。また、パルスの位相をずらすことで実質的に常に何
れかの走査線にパルス電圧が印加され通電活性化が行わ
れるようにした。
【0065】このように本実施形態によれば、2本の走
査線に印加するパルスを、各々の走査線の一端側ではな
く、一方の走査線の一端側と他方の走査線の他端側を選
択して印加することにより、電子源の活性化処理に際し
て、走査線位置による電圧降下の影響を低減することが
できる。また、活性化処理中の直列接続される電子源の
走査線組合わせを順次変えることで電子源特性を基板内
で揃えていくことができた。
【0066】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、直列接続される電
界放出型電子源の数が2個で説明したが、直列接続数は
これに限るものではなく、2個以上であれば特性ばらつ
きを低減する効果は得られる。また、真空雰囲気を含
め、通電処理条件は実施形態の値に何ら限定されるもの
ではなく、仕様に応じて適宜変更可能である。さらに、
電界放出型電子源を構成する電極や導電性薄膜の材料
は、仕様に応じて適宜変更可能である。
【0067】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【0068】
【発明の効果】以上詳述したように本発明によれば、電
子を電界放出する電界放出型電子源を均一性良く製造す
ることができ、また表示装置に用いる電子源をマトリッ
クス状に配置した電子源アレイ基板の電子源特性のばら
つきを大幅に低減することができる。特に、電子源アレ
イ基板では、通電活性化処理中に垂直又は水平方向の配
線の何れかにバイアス電圧を印加する必要がなく、通電
活性化処理の製造装置の大幅な簡略化が可能となる。
【図面の簡単な説明】
【図1】本発明による電界放出型電子源の製造方法の原
理を示す図。
【図2】第1の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、電子源の接続関係を示
す等価回路図。
【図3】第1の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、電子源の構造を示す平
面図と断面図。
【図4】第1の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、電子源に印加するパル
スの例を示す図。
【図5】第1の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、処理時間に対する素子
電流の変化を示す図。
【図6】第2の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、電子源に印加するパル
スの例を示す図。
【図7】第2の実施形態に係わる電界放出型電子源の製
造方法を説明するためのもので、電子源に印加するパル
スの他の例を示す図。
【図8】第3の実施形態に係わる平面型電子源を用いた
蛍光体表示装置の断面構成を示す図。
【図9】第3の実施形態に係わる平面型電子源を用いた
蛍光体表示装置のリアプレートの構成を示す平面図。
【図10】第3の実施形態に係わる平面型電界放出素子
の製造方法を説明するためのもので、電子源の接続関係
を示す等価回路図。
【図11】第3の実施形態に係わる平面型電界放出素子
の製造方法を説明するためのもので、走査線に印加する
パルス電圧の例を示す図。
【図12】第4の実施形態に係わる平面型電界放出素子
の製造方法を説明するためのもので、電子源の接続関係
を示す等価回路図。
【図13】第4の実施形態に係わる平面型電界放出素子
の製造方法を説明するためのもので、走査線位置に対す
る電子源の印加電圧の関係を示す図。
【図14】従来の平面型電子源の通電活性化処理方法を
示す図。
【図15】通電活性化中の両電極間に流れる素子電流を
示す図。
【図16】従来のマトリックス型電子源アレイの製造方
法を説明するためのもので、電子源の接続関係を示す等
価回路図。
【図17】電子源の電圧電流特性を示す図。
【符号の説明】
20,21…素子配線電極 23…基板 24…電極 25…導電性薄膜 26…電子放出部 81…ガラス基板 82…電子放出素子(電子源) 83,84,93,94…電極 85…ガラス基板 86…蛍光体層 87…アノード電極 88…電子流 91…ガラス基板 92,101,102,201〜210…平面型電子源
(電界放出型電子源) 95…走査線配線 96…変調線配線

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】絶縁性基板上に形成された一対の電極と、
    これらの電極間に形成された導電性薄膜と、この導電性
    薄膜内に形成された電子放出部とを有してなり、前記基
    板上に複数個形成される電界放出型電子源の製造方法で
    あって、 前記電子放出部を前記導電性薄膜の通電活性化処理によ
    り形成し、かつ該通電活性化処理時に前記電子源の複数
    個を直列接続した状態で、該直列接続部の一端側から他
    端側に至る電流パスに通電することを特徴とする電界放
    出型電子源の製造方法。
  2. 【請求項2】絶縁性基板上に、隣接する二つの電極を一
    対として複数対の電極を形成する工程と、対をなす各電
    極間にそれぞれ導電性薄膜を形成する工程と、各々の導
    電性薄膜をそれぞれ通電活性化処理して該薄膜内に電子
    放出部を形成する工程とを含む電界放出型電子源の製造
    方法であって、 前記電子放出部を形成するための通電活性化処理の際
    に、前記電子源の複数個を直列接続した状態で、該直列
    接続部の一端側から他端側に至る電流パスに通電する
    とを特徴とする電界放出型電子源の製造方法。
  3. 【請求項3】ガラス基板上に形成された互いに平行な複
    数の走査線と、これらの走査線と交差する方向に形成さ
    れた互いに平行な複数の変調線と、該走査線と該変調線
    の各交点で定義される画素領域内にそれぞれ形成された
    電界放出型電子源とを有し、 各々の電界放出型電子源は、一方が前記走査線に他方が
    前記変調線に接続された一対の電極と、これらの電極間
    に形成された導電性薄膜と、この導電性薄膜内に形成さ
    れた電子放出部とを有してなる、マトリックス型電子源
    アレイ基板の製造方法であって、 前記電子放出部を前記導電性薄膜の通電活性化処理によ
    り形成し、かつ通電活性化処理時に前記電子源の複数個
    を直列接続した状態で、該直列接続部の一端側から他端
    側に至る電流パスに通電することを特徴とするマトリッ
    クス型電子源アレイ基板の製造方法。
  4. 【請求項4】ガラス基板上に形成された互いに平行な複
    数の走査線と、これらの走査線と交差する方向に形成さ
    れた互いに平行な複数の変調線と、該走査線と該変調線
    の各交点で定義される画素領域内にそれぞれ形成された
    電界放出型電子源とを有するマトリックス型電子源アレ
    イ基板の製造方法であって、 前記電子源を製造するに際して、一方が前記走査線に他
    方が前記変調線に接続される一対の電極を形成する工程
    と、これらの電極間に導電性薄膜を形成する工程と、こ
    の導電性薄膜を通電活性化処理して該薄膜内に電子放出
    部を形成する工程とを含み、かつ前記電子放出部を形成
    するための通電活性化処理の際に、前記電子源の複数個
    を直列接続した状態で、該直列接続部の一端側から他端
    側に至る電流パスに通電することを特徴とするマトリッ
    クス型電子源アレイ基板の製造方法。
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