KR20010054891A - 고휘도 전계방출 디스플레이 소자 - Google Patents
고휘도 전계방출 디스플레이 소자 Download PDFInfo
- Publication number
- KR20010054891A KR20010054891A KR1019990055883A KR19990055883A KR20010054891A KR 20010054891 A KR20010054891 A KR 20010054891A KR 1019990055883 A KR1019990055883 A KR 1019990055883A KR 19990055883 A KR19990055883 A KR 19990055883A KR 20010054891 A KR20010054891 A KR 20010054891A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- field emission
- display device
- gate
- drain
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000005684 electric field Effects 0.000 claims abstract description 10
- 230000001133 acceleration Effects 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 48
- 239000010409 thin film Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 9
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 8
- 239000002041 carbon nanotube Substances 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 8
- 229910003460 diamond Inorganic materials 0.000 claims description 6
- 239000010432 diamond Substances 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 17
- 239000002184 metal Substances 0.000 abstract description 17
- 239000011159 matrix material Substances 0.000 abstract description 11
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 239000011521 glass Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005136 cathodoluminescence Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 etc.In general Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002071 nanotube Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
-
- C—CHEMISTRY; METALLURGY
- C01—INORGANIC CHEMISTRY
- C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
- C01B32/00—Carbon; Compounds thereof
- C01B32/05—Preparation or purification of carbon not covered by groups C01B32/15, C01B32/20, C01B32/25, C01B32/30
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
본 발명은 전계 방출 소자를 평판 디스플레이 장치에 응용한 전계 방출 디스플레이 소자에 관한 것이다. 본 발명에 따른 전계 방출 디스플레이 장치는 서로 평행하게 진공 패키징된 상판과 하판을 구비하는 전계 방출 디스플레이 장치에 있어서, 상기 하판은 행열 어드레싱이 가능하게 하는 금속으로 이루어진 행 및 열 신호선과 상기 행열 신호선에 의해 정의되는 픽셀들로 구성되며, 상기 각 픽셀은 막 형의 전계 에미터와 상기 막형의 전계 에미터를 제어하는 컨트롤 소자와 디스플레이의 스캔 및 데이터 신호를 상기 컨트롤 소자에 전달하는 어드레싱 소자로 구성되며, 상기 컨트롤 소자는 상기 막형의 전계 에미터의 전계방출 전류를 직접 조절하는 스위칭 소자와 디스플레이의 데이터 신호를 보지하는 메모리 소자로 구성되며, 상기 상판은, 상기 전계 에미터에 대향하여 상기 전계 에미터로부터 방출되는 전자를 고에너지로 가속시키는 아노드 전극 및 음극 발광하는 형광체로 구성된다.
Description
본 발명은 평판 디스플레이(flat panel display) 소자 제조 분야에 관한 것으로, 특히 전계방출(field emission device, field emitter)을 평판 디스플레이 장치에 응용한 전계방출 디스플레이(Field Emission Display: FED) 소자에 관한 것이다.
전계방출 디스플레이 소자는 전계 에미터를 구비하는 하판(lower plate)과 형광체(phosphor)가 구비된 상판 (upper plate)이 2 ㎜ 이내의 좁은 간격을 두고 서로 평행하게 진공패키징(vacuum packaging)되는 구조로 이루어진다. 이러한 구조를 갖는 전계방출 디스플레이 소자는, 하판의 전계 에미터로부터 방출된 전자가 상판의 형광체에 충돌되어 형광체의 음극 발광(cathodoluminescence)으로 화상이 표시되는 장치이다. 전계 방출 디스플레이 소자는 최근 종래의 브라운관 (cathode ray tube: CRT)을 대체할 수 있는 평판 디스플레이로서 크게 연구 개발되고 있다.
전계방출 디스플레이 소자 하판의 핵심 구성 요소인 전계 에미터는 소자 구조, 에미터 물질, 에미터 모양에 따라 전자 방출 효율이 크게 달라진다. 현재 전계 방출 소자의 구조는 크게 캐소드(또는 에미터)와 아노드로 구성된 2극형(diode)과 캐소드, 게이트, 아노드로 구성된 3극형(triode)으로 분류할 수 있다. 에미터 물질로는 주로 금속, 실리콘, 다이아몬드, 다이아몬드상 카본(diamond like carbon), 탄소 나노튜브 (carbon nanotube) 등이 사용되고 있으며, 일반적으로 금속과 실리콘은 3극형 구조로, 다이아몬드 또는 탄소 나노튜브 등은 2극형 구조로 제조되고 있다. 2극형 전계 에미터는 주로 다이아몬드 또는 탄소 나노튜브를 막(film) 형태로 형성하여 제조하는데, 3극형에 비해서 전자 방출의 제어성 및 저전압 구동 측면에서 불리하지만 제조 공정이 간단하고 또한 전자 방출의 신뢰성이 높은 장점을 가진다.
종래 2극형 전계 에미터를 구비하는 전계방출 디스플레이 소자의 구성을 도 1을 참조하여 설명한다.
종래 2극형 전계 에미터를 구비하는 전계방출 디스플레이 소자의 하판은, 제1 유리기판(10B), 제1 유리기판(10B) 상에 띠 형태로 배열된 금속전극(11), 금속전극(11) 상에 형성된 막(film)형 전계 에미터(12)로 이루어진다. 그리고, 상판은 제2 유리기판(10T), 제2 유리기판(10T) 상에 상기 금속전극(11)에 직교하는 띠 형태로 배열된 투명 전극(13), 투명전극 (13) 상에 형성된 빨강(R), 녹색(G), 파랑색(B)의 형광체(phosphor, 14) 패턴으로 이루어진다. 이와 같은 구성을 갖는 하판 및 상판은 지지대로서 역할하는 스페이서(spacer, 15)를 사이에 두고 막형 전계 에미터(12)와 형광체(14)가 서로 마주보도록 평행하게 진공 패키징된다.
도 1에서 하판의 금속 전극(11)과 상판의 투명 전극(13)은 각각 전계방출 소자의 캐소드 전극과 아노드 전극으로 역할을 하며, 두 전극의 교차 영역이 하나의 픽셀(pixel)로 정의된다.
한편, 디스플레이 구동 측면에서 보면 도 1의 하판은 도 2에서 보는 바와 같이 Y1, Y2....Yn으로 배열된 행 신호선(row signal bus, 21R)에 막형전계에미터(12)가 연결되고, 도 1의 상판은 도 3에서 보는 바와 같이 행 신호선에 수직하게 배열된 X1, X2....Xn 열 신호선(column signal bus, 31C)에 형광체(14)가 연결된다. 상기 행 신호선과 열 신호선은 상, 하판의 정렬 방향에 따라 서로 달라질 수 있다.
따라서, 도 2와 도 3에 보이는 바와 같이 디스플레이 소자의 구동은 행열(matrix) 형태로 이루어질 수 있으며, 디스플레이 신호는 하판의 행 신호선과 상판의 열 신호선에 의해 각 픽셀에 어드레싱(addressing)된다. 즉, 행 신호에 의해 하나의 행이 선택되면 열 신호가 순차적 또는 동시에 입력되어 그 행의 모든 픽셀이 어드레싱되고, 이어서 다음 행의 신호가 순차적 또는 교차적으로 입력된다. 그리고, 전자 방출에 필요한 전기장(electric field)은 행 신호선과 열 신호선의 전압차에 의해 결정되며, 통상 전계 에미터 물질에 1 V/㎛ 이상의 전기장이 인가되면 전계 에미터에서 전자 방출이 일어난다.
상기 도 1 내지 도 3에 보이는 종래 전계 방출 디스플레이 소자에서 사용된 2극형 전계 에미터는 원추형 3극 전계 에미터와는 달리 게이트 및 게이트 절연막이 필요없기 때문에 구조가 간단하고 제조 공정이 용이한 장점을 가진다. 또한, 2극형 전계 에미터는 전자 방출시 스퍼터링 효과에 의한 전계 에미터의 파괴 확률이 매우 낮기 때문에 소자의 신뢰성이 높을 뿐만 아니라, 3극형 전계 에미터에서 크게 문제가 되는 게이트 및 게이트 절연체의 파괴 현상이 전혀 없다.
그러나, 2극형 전계 에미터를 구비하는 전계 방출 디스플레이 소자는, 200 ㎛ 내지 2 ㎜ 정도 상당한 간격으로 떨어진 상판과 하판의 전극, 예를 들어 도 1의금속전극(11)과 투명 전극(13) 사이에 전자 방출에 필요한 높은 전기장을 인가하여야 하기 때문에 고전압 디스플레이 신호가 필요하고, 이에 따라 고가의 고전압 구동회로가 요구되는 단점이 있다.
특히, 2극형 전계 에미터를 가진 전계 방출 디스플레이 소자에서는 비록 상판과 하판의 간격을 줄여서 전자 방출에 필요한 전압을 감소시킬 수는 있을지라도전계 방출 디스플레이 소자에서 형광체를 발광시키는데는 통상 200 eV 이상의 고에너지 전자가 필요하기 때문에 아노드 전극에 200 V 이상의 전압을 인가하여야만 한다. 따라서, 도 1의 투명 전극(13), 도 3의 열 신호선(31C) 등과 같은 아노드 전극이 디스플레이의 신호선인 동시에 전자의 가속 전극으로 사용되는 종래 구조에서는 저전압 구동이 거의 불가능하다.
또한, 2극형 전계 에미터는 주로 박막형으로 구성되어 있기 때문에 전자 방출 특성이 매우 불안정하고, 균일성과 신뢰성이 떨어지는 단점을 가진다.
한편, 종래의 2극형 전계 방출 디스플레이에서는 디스플레이 화면의 대면적화, 고해상도화 할수록 디스플레이 신호의 주사 시간이 짧아져 휘도가 저하되고, 디스플레이 신호의 크로스-토크 (cross-talk)가 크게 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 디스플레이의 신호선과 전자의 가속 전극을 분리하여 저전압 구동이 가능하고, 전자 방출 특성이 안정하고 균일성 및 신뢰성을 향상시킬 수 있으며 디스플레이 신호의 크로스-토크 발생을 방지할 수 있는 고휘도 전계 방출 디스플레이 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 2극형 전계 에미터를 구비하는 전계방출 디스플레이 소자의 상판 및 하판을 보이는 개략도,
도 2는 종래의 2극형 전계 에미터를 구비하는 전계방출 디스플레이 소자의 하판 구성을 보이는 개략도,
도 3은 종래 2극형 전계 에미터를 구비하는 전계방출 디스플레이 소자의 상판 구성을 보이는 개략도,
도 4는 본 발명의 제1 실시예에 따른 전계방출 디스플레이 소자의 하판 구성을 보이는 개략도,
도 5는 본 발명의 제2 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도,
도 6은 본 발명의 제3 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도,
도 7은 본 발명의 제4 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도,
도 8은 본 발명의 제5 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도,
도 9는 도8의 회로도를 본 발명의 제6 실시예에 따라 구현한 상태를 보이는 단면도,
도 10은 도8의 회로도를 본 발명의 제7 실시예에 따라 구현한 상태를 보이는 단면도.
* 도면의 주요 부분에 대한 설명
10B, 10T, 101, 111: 유리 기판 11: 금속 전극
12, 22, 42: 막형 전계 에미터 13: 투명 전극
14, 32: 형광체(phosphor) 15: 스페이서(spacer)
21R, 41R: 행 신호선 31C, 41C: 열 신호선
43: 컨트롤 소자 44 : 어드레싱 소자
201, 211: 에미터 전극 202, 212: 박막형 저항체
203, 213: 막형 전계 에미터 301, 401, 315, 415: 게이트
302, 314: 게이트 절연막 305, 405: 소스 전극
303, 403, 311, 411, 313, 413: 채널 304, 404, 312, 412: 소스
306, 406, 313, 413: 드레인 407: 드레인 전극
308, 408 : 빛 가리개 340, 342 : 층간절연막
341, 343 : 연결 전극
상기와 같은 목적을 달성하기 위한 본 발명은 서로 평행하게 진공 패키징된 상판과 하판을 구비하는 전계 방출 디스플레이 소자에 있어서, 상기 상판을 이루는 제1 투명기판; 상기 제1 투명기판 상에 형성되어 전자의 방출 및 가속을 유도하는 투명전극; 상기 투명전극 상에 형성된 형광체 패턴; 상기 하판을 이루는 제2 투명기판; 상기 제2 투명기판 상에 서로 직교하게 형성되어 픽셀을 이루는 행 신호선 및 열 신호선; 상기 픽셀 내에 위치하며 상기 형광체 패턴과 마주보는 전계 에미터; 상기 전계 에미터에 연결되며 전계 방출 전류를 제어하는 제어수단; 및 상기 제어수단, 상기 행 신호선 및 열 신호선에 연결되어 디스플레이의 스캔 및 데이터 신호를 상기 제어부에 전달하는 어드레싱 수단을 포함하는 전계 방출 디스플레이 소자를 제공한다.
본 발명에 따른 전계 방출 디스플레이 소자는, 제1 유리기판, 제1 유리기판 상에 형성된 투명 전극, 투명전극 상에 형성된 빨강(R), 녹색(G), 파랑색(B)의 형광체 패턴으로 이루어지는 상판 및 제2 유리기판, 제2 유리기판 상에 서로 직교하게 형성되어 픽셀을 이루어 행렬 어드레싱(matrix addressing)을 가능하게 하는 띠 형상의 행 신호선과 열 신호선, 상기 픽셀 내에 위치하는 전계 에미터, 전계 에미터에 연결되어 전계방출 전류를 제어하는 컨트롤 소자, 상기 컨트롤 소자 및 상기 행 신호선 및 열 신호선에 연결되어 디스플레이의 스캔 및 데이터 신호를 상기 컨트롤 소자에 전달하는 어드레싱 소자로 이루어지는 하판을 포함한다.
상기 컨트롤 소자는 상기 막형 전계 에미터의 전계방출 전류를 직접 조절하는 반도체 스위칭 소자와 디스플레이의 데이터 신호를 보지하는 메모리 소자로 이루어진다.
그리고, 상기 상판과 하판은 스페이서를 지지대로 하여 상, 하판의 막형 전계 에미터와 형광체가 서로 마주보도록 평행하게 진공 패키징된다.
본 발명에 의한 전계 방출 디스플레이의 구동은 다음과 같은 방법으로 이루어진다. 상기 상판과 하판이 진공 패키징된 패널의 아노드로서 역할하는 상판 투명전극에 고전압을 인가하여 하판의 막형 전계 에미터로부터 전자 방출을 유도함과 동시에 방출된 전자를 고 에너지로 가속시킬 수 있도록 한 후, 디스플레이의 스캔(scan) 및 데이터(data) 신호를 상기 하판의 행 신호선과 열 신호선에 연결된 각 픽셀의 어드레싱 소자를 통하여 컨트롤 소자에 입력시키면, 컨트롤 소자가 막형 전계 에미터로부터 방출되는 전자량을 제어함으로써 행렬 화상을 표현한다. 이때, 한번 입력된 데이터 신호는 컨트롤 소자의 메모리 부분에 저장되어 그 다음 신호가 도착할 때까지 전계 방출을 계속 유도시킨다.
따라서, 주어진 전계 에미터로부터 평균적인 방출 전류를 크게 증대시킬 수 있고, 이에 따라 디스플레이의 밝기(brightness)를 크게 증대시킬 수 있다. 디스플레이의 계조표현(gray representation)은 데이터 신호의 전압 진폭(amplitude)을 변화시켜 수행한다. 본 발명에 의한 액티브 매트릭스 전계 방출 디스플레이 소자는 종래의 단순 매트릭스형과는 달리 저전압으로 구동이 가능할 뿐만 아니라 디스플레이의 밝기를 크게 증대시킬 수 있다.
이하, 본 발명에 따른 전계 방출 디스플레이 소자의 하판 구조를 도 4 내지 도 10을 참조하여 상세히 설명한다.
본 발명의 제1 실시예에 의한 전계 방출 디스플레이 소자의 하판은 도 4에서 보는 바와 같이 유리와 같은 절연성 투명기판(도시하지 않음) 상에, 금속으로 이루어지며 전기적으로 행열 어드레싱이 가능하게 하는 띠 형의 행 신호선(41R)과 열 신호선(41C)을 구비한다. 그리고 행 신호선(41R)과 열 신호선(41C)에 의해 정의되는 각 픽셀 내에는 다이아몬드, 다이아몬드상 카본, 탄소 나노튜브 등의 박막 또는 후막으로 이루어지는 막형 전계 에미터(42), 막형 전계 에미터(42)와 연결되어 전계방출 전류를 제어하는 컨트롤 소자(43) 그리고 컨트롤 소자(43), 행 신호선(41R) 및 열 신호선(41C)에 연결되어 디스플레이의 스캔, 데이터 신호를 상기 컨트롤 소자에 전달하는 어드레싱 소자(44)로 구성된다.
상기 컨트롤 소자(43)는 상기 막형 전계 에미터(42)의 전계 방출 전류를 직접 조절하는 스위칭 소자와 디스플레이의 데이터 신호를 보지하는 메모리 소자로 구성되는 것을 특징으로 한다.
도 5 내지 도 8을 참조하여 상기 컨트롤 소자(43)와 어드레싱 소자(44)의 구성에 대하여 보다 상세하게 설명한다.
도 5 내지 도 8에서 보이는 바와 같이 컨트롤 소자(43)와 어드레싱 소자(44)는 주로 박막 트랜지스터(thin-film transistor), 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor) 등으로 이루어진 반도체 스위칭 소자와 캐패시터(capacitor), 저항체(resistor) 등으로 구성된다.
도 5는 본 발명의 제2 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도로서, 막형 전계 에미터(42)에 연결되는 컨트롤 소자(43)가 제1 트랜지스터(T1) 및 캐패시터(C)로 이루어지고, 어드레싱 소자(44)는 제2 트랜지스터(T2)로 이루어지는 것을 보이고 있다. 상기 컨트롤 소자(43)를 이루는 제1 트랜지스터(T)의 드레인은 막형 전계 에미터(42)에 연결되고 소스는 접지되며 게이트는 상기 캐패시터의 제1 전극과 연결되고 캐패시터의 제2 전극은 접지된다. 또한, 어드레싱 소자(44)를 이루는 제2 트랜지스터(T1)의 드레인은 컨트롤 소자(43)의 캐패시터(C) 및 제1 박막 트랜지스터(T1)의 게이트에 연결되고, 제2 트랜지스터(T2)의 게이트는 행 신호선(41R)에, 소스는 열 신호선(41C) 각각에 연결된다.
도 6은 본 발명의 제3 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도로서, 막형 전계 에미터(42)에 연결되는 컨트롤 소자(43)가 저항체(R), 제1 트랜지스터(T1) 및 캐패시터(C)로 이루어지고, 어드레싱 소자(44)는 제2 트랜지스터(T2)로 이루어지는 것을 보이고 있다. 도 6의 구성은 막형 전계 에미터(42)와 제1 트랜지스터(T)의 드레인 사이에 저항체(R)를 삽입한 것을 제외하고는 도5의 구성과 동일하다.
도 7은 본 발명의 제4 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도로서, 막형 전계 에미터(42)에 연결되는 컨트롤 소자(43)가, 상기 막형 전계 에미터(42)에 드레인이 연결되고 게이트와 소스간 소정의 기생용량(Cpara)을 갖는 제 1 트랜지스터(T1)로 이루어지고, 어드레싱 소자(44)는 상기 컨트롤 소자(43)의 제 1 트랜지스터(T1) 게이트에 연결된 드레인을 갖는 제 2 트랜지스터(T2)로 이루어지는 것을 보이고 있다. 또한, 어드레싱 소자(44)를 이루는 제2 트랜지스터(T1)의 드레인은 컨트롤 소자(43)의 캐패시터에 연결되고 게이트는 행 신호선(41R)에, 소스는 열 신호선(41C) 각각에 연결된다.
도 8은 본 발명의 제5 실시예에 따른 전계방출 디스플레이 소자 하판 픽셀의 컨트롤 소자와 어드레싱 소자의 구성을 보여주는 회로도로서, 막형 전계 에미터(42)에 연결되는 컨트롤 소자(43)가 상기 막형 전계 에미터(42)에 드레인이 연결되고 게이트와 소스간 소정의 기생용량(Cpara)을 갖는 제1 트랜지스터(T1)와 저항체(R)로 이루어지고, 어드레싱 소자(44)는 제2 트랜지스터(T2)로 이루어지는 것을 보이고 있다. 도 8의 구성은 막형 전계 에미터(42)와 제1 트랜지스터(T)의 드레인 사이에 저항체(R)를 삽입한 것을 제외하고는 도7의 구성과 동일하다
도 7 및 도 8의 구성에서 상기 제 1 트랜지스터(T1)의 게이트와 소스간 기생용량(Cpara)은 디스플레이의 데이터 신호를 스캔 신호의 한 프레임 동안 충분히 보지할 수 있는 메모리로서 역할한다.
한편, 디스플레이 소자 구동시 전계 방출 및 전자 가속을 위하여 아노드에 고전압이 인가됨에 따라 트랜지스터의 드레인 단자에 높은 전압이 인가된다. 고전압 인가에 의한 소자파괴를 방지하기 위하여, 상기 도 5 내지 도 8에 나타낸 컨트롤 소자(43)의 제 1 트랜지스터(T1)는 소자 파괴전압 (breakdown voltage)이 높은 고전압 트랜지스터로 구성한다.
다음은 본 발명에 실시예에 전계 방출 디스플레이 하판의 구조를 도 9 및 도 10을 이용하여 설명한다.
도 9는 도8의 회로도를 본 발명의 제6 실시예에 따라 구현한 전계 방출 디스플레이 하판의 한 픽셀을 보여주는 단면도이며, 상기 픽셀은 역스태거(inverted stagger)형 비정질 실리콘 박막 트랜지스터로 이루어진 컨트롤 및 어드레싱 소자와 카본 나노튜브로 이루어진 막 형의 전계 에미터로 구성되어 있다.
도 9에서 보듯이 본 발명에 의한 하판 픽셀의 컨트롤 소자를 구성하는 제1 박막 트랜지스터 및 어드레싱 소자를 이루는 제2 박막 트랜지스터는, 유리기판(101) 상에 형성된 제1 박막 트랜지스터의 게이트(301) 및 제2 박막 트랜지스터의 게이트(401), 상기 게이트(301, 402) 및 유리 기판(101)을 덮는 게이트 절연막(302), 상기 게이트 절연막(302)을 사이에 두고 상기 제1 및 제2 박막 트랜지스터의 게이트(301, 401)와 각각 중첩되는 제1 채널(303) 및 제2 채널(403), 제1채널(303) 및 제2 채널(403) 상에 각각 분리 형성된 소스(304, 404) 및 드레인(306, 406)으로 이루어진다.
제1 박막 트랜지스터의 소스(304)에는 금속 소스 전극(305)이 연결되고, 제2 박막 트랜지스터의 드레인(406) 및 소스(404) 각각에는 금속 드레인 전극(407) 및 소스 전극(404)이 연결된다. 상기 제 1 비정질 실리콘 박막 트랜지스터의 소스(304)는 큰 기생용량을 가지도록 하기 위해 게이트(301)와 상대적으로 넓은 면적이 중첩되도록 하고, 드레인(306)은 높은 소자 파괴전압을 얻기 위해 게이트(301)와 중첩되지 않도록 한다. 본 발명의 실시예에서 상기 게이트(301, 401)는 금속으로 형성하고, 게이트 절연막(302)은 질화막(SiNx)으로 형성하고, 제1 채널(303) 및 제2 채널(403)은 수소화된 비정질 실리콘(a-Si:H)으로 형성하고 상기 소스(304, 404) 및 드레인(306, 406) 각각은 n-형 비정질 실리콘으로 형성한다.
이와 같이 이루어지는 제1 박막 트랜지스터 및 제2 박막 트랜지스터 상부는 층간절연막(340)으로 덮이고, 층간절연막(340)과 접하는 채널(303, 304) 상부의 층간절연막(340) 상에는 금속으로 이루어지는 빛 가리개(308, 408)가 형성된다. 제1 박막 트랜지스터의 게이트(301)와 제2 박막 트랜지스터의 드레인 전극이 금속 연결전극(341)으로써 연결된다.
그리고, 에미터 전극(201)은 유리기판(101)을 덮는 게이트 절연막(302) 상에 형성되어 제1 박막 트랜지스터의 드레인(306)을 덮어 전기적으로 연결되고, 에미터 전극(201) 상에는 비정질 실리콘 또는 다결정 실리콘 박막으로 이루어지는 박막형 저항체(202)가 형성되어 연결된다. 박막형 저항체(202) 상에는 카본 나노튜브로 이루어지는 막형 전계 에미터(203)가 형성된다.
도 10은 도8의 회로도를 본 발명의 제7 실시예에 따라 구현한 전계 방출 디스플레이 소자 하판의 한 픽셀을 보여주는 단면도이며, 상기 픽셀은 각각 다결정 실리콘 박막 트랜지스터를 구비하는 컨트롤 소자 및 어드레싱 소자와 카본 나노튜브로 이루어진 막형 전계 에미터로 구성된다.
도 10에서 보듯이 본 발명에 의한 하판 픽셀은 컨트롤 소자를 이루는 제1 박막 트랜지스터와 어드레싱 소자를 이루는 제2 박막 트랜지스터 각각의 채널(311, 411), 소스(312, 412) 및 드레인(313, 413)이 유리기판(111) 상에 형성된다. 게이트 절연막(341)은 제1 박막 트랜지스터와 제2 박막 트랜지스터 영역 및 그 사이의 유리기판(111)을 덮으며 컨트롤 소자를 이루는 제1 박막 트랜지스터의 드레인(313) 일부를 노출시킨다. 제1 박막 트랜지스터의 게이트 전극(315)은 게이트 절연막(314) 상에 형성되어 채널영역(311)과 소스(312)와 중첩되며, 제2 박막 트랜지스터의 게이트 전극(415)은 게이트 절연막(314) 상에 형성되어 채널영역(411)과 중첩된다.
상기 채널(311, 411), 소스(312, 412) 및 드레인(313, 413)은 다결정 실리콘으로 형성되고, 소스(312, 412) 및 드레인(313, 413)에는 n-형 불순물이 도핑되며, 게이트 절연막 (314)은 산화막으로 형성하고, 게이트(315, 415)는 금속 또는 n-형 다결정 실리콘으로 이루어진다.
상기 제1 다결정 실리콘 박막 트랜지스터의 소스(312)는 큰 기생용량을 가지도록 하기 위해 게이트(315)와 수직적으로 많이 중첩되도록하고, 드레인(313)은 높은 소자 파괴전압을 얻기 위해 게이트(315)와 수직적으로 중첩되지 않도록 한다.
전술한 바와 같이 이루어지는 제 1 다결정 실리콘 박막 트랜지스터 및 제 2 다결정 실리콘 박막 트랜지스터 영역 상에 산화막 또는 질화막으로 이루어진 층간절연막(342)을 형성하고, 제1 다결정 실리콘 박막 트랜지스터의 게이트(315)와 상기 제2 다결정 실리콘 박막 트랜지스터의 드레인(413)은 금속 연결전극(343)으로써 연결된다.
그리고, 유리기판(111) 상에 형성된 에미터 전극(211)은 게이트 절연막(314)으로 덮이지 않은 제1 박막 트랜지스터의 드레인(313) 접하여 전기적으로 연결되고, 에미터 전극(211) 상에는 비정질 실리콘 또는 다결정 실리콘 등으로 이루어지는 박막형 저항체(212)가 형성되고, 박막형 저항체(212) 상에는 카본 나노튜브 등으로 이루어는 막형 전계 에미터(213)가 형성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 전계 방출 디스플레이 소자의 하판을 이루는 유리 기판 상에, 행열 어드레싱이 가능하게 하는 신호선과 상기 행열 신호선에 의해 정의되는 각 픽셀을 막형 전계 에미터와 상기 막 형의 전계 에미터를 제어하는 컨트롤 소자와 디스플레이의 스캔 및 데이터 신호를 상기 컨트롤 소자에 전달하는 어드레싱 소자로 구성하고, 디스플레이의 표현을 상기 컨트롤 및 어드레싱 소자로 구동함으로써 디스플레이 행열 구동 전압을 크게 감소시킬 수 있으며, 이에 따라 종래의 2극형 전계 방출 디플레이의 행열 구동시 요구되는 고전압 구동회로 대신에 저가의 저전압 구동회로를 사용할 수 있는 장점을 가지며, 또한 전계 방출 전류를 제어하는 컨트롤 소자에 메모리 기능을 부가함으로써 디스플레이의 밝기를 크게 증가시킬 수 있다. 한편, 본 발명에서는 각 픽셀이 어드레싱 소자에 의해 전기적으로 서로 고립되어 있기 때문에 디스플레이 신호의 크로스-토크를 크게 억제할 수 있고, 더불어 전계 방출 전류가 전계 에미터에 연결된 컨트롤 소자에 의해 제어되기 때문에 매우 안정화되고, 이에 따라 고화질의 전계 방출 디스플레이를 제조할 수 있을 것으로 기대된다.
Claims (13)
- 서로 평행하게 진공 패키징된 상판과 하판을 구비하는 전계 방출 디스플레이 소자에 있어서,상기 상판을 이루는 제1 투명기판;상기 제1 투명기판 상에 형성되어 전자의 방출 및 가속을 유도하는 투명전극;상기 투명전극 상에 형성된 형광체 패턴;상기 하판을 이루는 제2 투명기판;상기 제2 투명기판 상에 서로 직교하게 형성되어 픽셀을 이루는 행 신호선 및 열 신호선;상기 픽셀 내에 위치하며 상기 형광체 패턴과 마주보는 전계 에미터;상기 전계 에미터에 연결되며 전계 방출 전류를 제어하는 제어수단; 및상기 제어수단, 상기 행 신호선 및 열 신호선에 연결되어 디스플레이의 스캔 및 데이터 신호를 상기 제어부에 전달하는 어드레싱 수단을 포함하는 전계 방출 디스플레이 소자.
- 제 1 항에 있어서,상기 상판과 상기 하판은그 사이에 지지대로서 역할하는 스페이서를 사이에 두고 진공 패키징 된 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 1 항에 있어서,상기 전계 에미터는,다이아몬드, 다이아몬드상 카본, 탄소 나노튜브 중 어느 하나의 박막 또는 후막으로 이루어지는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 1 항에 있어서,상기 제어 수단은,상기 전계 에미터의 전계 방출 전류를 조절하는 반도체 스위칭 소자; 및디스플레이의 데이터 신호를 보지하는 메모리 소자로 이루어지는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 1 항에 있어서,상기 제어 수단은,상기 메모리 소자와 연결되는 게이트;상기 전계 에미터에 연결되는 드레인; 및접지되는 소스로 이루어지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 4 항에 있어서,상기 메모리 소자는,제1 전극이 상기 제1 트랜지스터의 게이트와 연결되고, 제1 전극이 접지되는 캐패시터인 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 5 항에 있어서,상기 어드레싱 수단은,상기 행 신호선에 연결되는 게이트;상기 제어 수단에 연결되는 드레인; 및상기 열 신호선에 연결되는 소스로 이루어지는 제2 트랜지스터인 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제어 수단은 상기 제1 트랜지스터의 드레인과 상기 전계 에미터 사이에,저항체를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 8 항에 있어서,상기 제2 투명기판 상에 각각 형성된 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트;상기 게이트 및 상기 제2 투명기판을 덮는 게이트 절연막;상기 게이트 절연막을 사이에 두고 각각 형성되어 그 일부가 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트와 각각중첩되는 제1 채널 및 제2 채널;상기 제1 채널 및 상기 제2 채널 상에 각각 분리 형성된 소스 및 드레인;상기 제1 트랜지스터의 상기 소스 상에 형성된 소스 전극;상기 제2 트랜지스터의 소스 및 드레인 상에 각각 형성된 소스 전극 및 드레인 전극;상기 제1 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 드레인 전극을 연결하는 연결전극;상기 제2 투명 기판 상의 게이트 절연막 상에 형성되어 상기 제1 트랜지스터의 드레인과 연결되는 에미터 전극;상기 에미터 전극 상에 형성된 저항체; 및상기 저항체 상에 형성된 전계 에미터를 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 9 항에 있어서,상기 제1 트랜지스터의 소스와 게이트는 상기 게이트 절연막을 사이에 두고 중첩하고,상기 제1 트랜지스터의 드레인과 상기 게이트는 중첩하지 않는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 10 항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터 영역을 덮으며, 그 내부에 상기 연결전극이 통과하는 층간절연막; 및상기 층간절연막과 각각 접하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 채널과 중첩되는 차광수단을 더 포함하는 전계 방출 디스플레이 소자.
- 제 8 항에 있어서,상기 제2 투명기판 상에 형성된 제1 트랜지스터 및 제2 트랜지스터 각각의 드레인, 채널 및 소스;상기 제1 트랜지스터의 채널 및 소스 그리고 상기 제2 트랜지스터의 드레인, 채널 및 소스를 덮는 게이트 절연막;상기 게이트 절연막 상에 형성되어 상기 제1 트랜지스터의 상기 채널 및 상기 소스와 중첩되는 상기 제1 트랜지스터의 게이트;상기 게이트 절연막 상에 형성되어 상기 제2 트랜지스터의 상기 채널과 중첩되는 상기 제2 트랜지스터의 게이트;상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 연결하는 연결전극;상기 제1 트랜지스터의 드레인과 접하는 에미터 전극;상기 에미터 전극 상에 형성된 저항체; 및상기 저항체 상에 형성된 전계 에미터를 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자.
- 제 12 항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터 영역을 덮으며, 그 내부에 상기 연결전극이 통과하는 층간절연막을 더 포함하는 전계 방출 디스플레이 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990055883A KR20010054891A (ko) | 1999-12-08 | 1999-12-08 | 고휘도 전계방출 디스플레이 소자 |
| US09/733,700 US20020030646A1 (en) | 1999-12-08 | 2000-12-08 | Highly bright field emission display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990055883A KR20010054891A (ko) | 1999-12-08 | 1999-12-08 | 고휘도 전계방출 디스플레이 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010054891A true KR20010054891A (ko) | 2001-07-02 |
Family
ID=19624331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990055883A KR20010054891A (ko) | 1999-12-08 | 1999-12-08 | 고휘도 전계방출 디스플레이 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020030646A1 (ko) |
| KR (1) | KR20010054891A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498283B1 (ko) * | 2002-05-24 | 2005-07-01 | 엘지전자 주식회사 | 금속-인슐레이터-금속 전계방출 디스플레이의 매트릭스 구조 |
| KR100651624B1 (ko) * | 2005-11-10 | 2006-12-01 | 한국전자통신연구원 | 액티브-매트릭스 전계 방출 디스플레이 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274136B2 (en) * | 2004-01-22 | 2007-09-25 | Copytele, Inc. | Hybrid active matrix thin-film transistor display |
| TW587394B (en) * | 2002-05-03 | 2004-05-11 | Ind Tech Res Inst | Active matrix current source controlled gray level tunable FED |
| EP1777690B1 (en) * | 2005-10-18 | 2012-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8541776B2 (en) * | 2005-12-02 | 2013-09-24 | The Regents Of The University Of California | Nanostructure-based memory |
-
1999
- 1999-12-08 KR KR1019990055883A patent/KR20010054891A/ko not_active Application Discontinuation
-
2000
- 2000-12-08 US US09/733,700 patent/US20020030646A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498283B1 (ko) * | 2002-05-24 | 2005-07-01 | 엘지전자 주식회사 | 금속-인슐레이터-금속 전계방출 디스플레이의 매트릭스 구조 |
| KR100651624B1 (ko) * | 2005-11-10 | 2006-12-01 | 한국전자통신연구원 | 액티브-매트릭스 전계 방출 디스플레이 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020030646A1 (en) | 2002-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1596415B1 (en) | Field emission display | |
| JP2656843B2 (ja) | 表示装置 | |
| JP2001084927A (ja) | 画像表示装置 | |
| US6690116B2 (en) | High-resolution field emission display | |
| KR100233254B1 (ko) | 전계 방출 디스플레이 | |
| US6011356A (en) | Flat surface emitter for use in field emission display devices | |
| US7309954B2 (en) | Field emission display having gate plate | |
| KR100301242B1 (ko) | 전계방출디스플레이장치 | |
| KR100568501B1 (ko) | 전계 방출 디스플레이 | |
| KR20010054891A (ko) | 고휘도 전계방출 디스플레이 소자 | |
| KR100319453B1 (ko) | 2극형 전계 에미터를 가진 전계 방출 디스플레이 | |
| KR100517821B1 (ko) | 게이트 판을 구비하는 전계 방출 디스플레이 | |
| KR100422371B1 (ko) | 전계 방출 디스플레이 장치 | |
| JPH11111156A (ja) | 電界放出素子 | |
| JPH02309541A (ja) | 蛍光表示装置 | |
| JP3420729B2 (ja) | フィールドエミッション型表示装置 | |
| KR100651624B1 (ko) | 액티브-매트릭스 전계 방출 디스플레이 | |
| KR20060029077A (ko) | 전자방출 표시장치용 화소 구조 및 이를 이용한 전자방출표시장치 | |
| JP2002169502A (ja) | 薄型ディスプレイの画素制御方法と薄型ディスプレイの画素制御装置 | |
| KR20080019102A (ko) | 전극의 구동 전압 왜곡을 방지할 수 있는 전자 방출디스플레이 | |
| KR20070090308A (ko) | 2극형 전계 방출 디스플레이 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |