JP4482287B2 - アクティブマトリックス型の画像表示装置 - Google Patents
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- 239000011159 matrix material Substances 0.000 title claims description 23
- 238000005401 electroluminescence Methods 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 45
- 239000010408 film Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 26
- 239000010409 thin film Substances 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 55
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- Microelectronics & Electronic Packaging (AREA)
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- Electroluminescent Light Sources (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Description
【０００１】
【発明の属する技術分野】
この発明は、主に有機ＥＬ素子を発光素子とした画素回路に用いられる薄膜トランジスタおよび画像表示装置に関し、特に、飽和領域で動作することにより閾値電圧の変動を抑制する薄膜トランジスタ、画像表示装置に関するものである。
【０００２】
【従来の技術】
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の画像表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度が流れる電流値により制御される点で、液晶セルが電圧により制御される液晶表示装置等とは異なる。
【０００３】
有機ＥＬ表示装置においては、駆動方式として単純（パッシブ）マトリックス型とアクティブマトリックス型とを採ることができる。前者は構造が単純であるものの大型かつ高精細のディスプレイの実現が困難であるとの問題がある。このため、近年、画素内部の発光素子に流れる電流を、画素内に設けた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）などの駆動素子によって制御する、アクティブマトリックス型の画像表示装置の開発が盛んに行われている。
【０００４】
アクティブマトリックス型の画像表示装置が有する画素回路は、有機ＥＬ素子に直列に接続し、有機ＥＬ素子の発光と発光時の輝度を制御するドライバー素子と、ドライバー素子に接続し、データ線から供給される電圧を画素回路内部へ伝える動作（以下、「書き込み」とする。）を制御するスイッチング素子を備える（たとえば、特許文献１参照）。スイッチング素子の制御によって画素内部へ書き込まれた電圧はドライバー素子のゲート電極に印加され、ドライバー素子は、ゲート電極に印加された電圧によって、ドライバー素子に流れる電流値が規定されることで、接続する有機ＥＬ素子に流入する電流値を制御する。
【０００５】
【特許文献１】
特開平８−２３４６８３号公報（第１０頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体層としてアモルファスシリコンを使用したＴＦＴは、図１０に示すように、長時間に渡って動作すると閾値電圧が変動しＴＦＴに流れる電流値も変動するため、このＴＦＴを使用する画像表示装置の画質が劣化するという問題が生じる。
【０００７】
図１１は、電流が流れ始めた当初のＴＦＴと長時間にわたり電流が流れたＴＦＴとの電圧−電流特性を示すグラフである。曲線ｌ3に示すように電流が流れ始めた当初のＴＦＴの閾値電圧はＶthであるが、曲線ｌ4に示すように長時間にわたり電流が流れたＴＦＴの閾値電圧はＶthからＶth'に正方向に変動する。このとき、ゲート・ソース間電圧が同じ値ＶDであっても、ＴＦＴに流れるドレイン電流はＩd1からＩd2（＜Ｉd1）に変動する。ドライバー素子に使用されるＴＦＴの閾値電圧が変動すると、画素回路の内部に供給される電圧が同一であった場合でも、ドライバー素子に流れる電流は変動し、有機ＥＬ素子に流れる電流も変動する。このため、有機ＥＬ素子の発光輝度が不均一となり、画像表示装置の画質劣化が発生する。
【０００８】
本発明は、上記した従来技術の問題点に鑑みてなされたものであり、閾値電圧の変動を抑制するＴＦＴと、長期に渡って高品質の画像表示を可能とする画像表示装置を提供することを目的とする。
【０００９】
【発明が解決しようとする手段】
請求項１にかかる薄膜トランジスタは、流れる電流に対応した輝度の光を表示する発光素子と、前記発光素子に直列に接続し、前記発光素子の発光状態を制御するドライバー素子と、印加電圧に対応した電流を流すことによって前記ドライバー素子に流れる電流値を制御する薄膜トランジスタと、一端を前記ドライバー素子のゲート電極に接続し、他端を前記薄膜トランジスタのドレイン電極に接続し、前記薄膜トランジスタが流した電流を当該電流に対応する電圧に変換し、該電圧を前記ドライバー素子のゲート・ソース間電圧として保持するコンデンサと、前記ドライバー素子のゲート電極とドレイン電極とを短絡することによって当該ドライバー素子の閾値電圧を検出する第１の素子と、前記ドライバー素子のソース電極を接地することによって当該ドライバー素子に電流を流す第２の素子と、を備えたアクティブマトリックス型の画像表示装置であって、前記薄膜トランジスタは、基板上に配置されたゲート電極と、前記ゲート電極上に配置されたチャネル形成領域と、前記チャネル形成領域の一部領域上に配置され不純物を添加した不純物領域と、を有する半導体層と、前記不純物領域と電気的に接続し、互いに離間するように配置されたソース電極およびドレイン電極と、前記ゲート電極と前記半導体層との間に設けられ、前記ゲート電極と前記半導体層とを電気的に絶縁するゲート絶縁膜と、を備え、前記ゲート電極の上端と前記不純物領域の上端との距離が、前記不純物領域が配置されていない領域における前記ゲート電極の上端と前記チャネル形成領域の上端との距離と比較し、大きいことを特徴とする。
【００１０】
本発明にかかる薄膜トランジスタによれば、ゲート電極の上端と不純物領域の上端との距離を、ゲート電極とチャネル形成領域との距離と比較し大きくすることによって、ゲート電極とソース電極との間に発生する電界がキャリアに与える影響を抑制し、閾値電圧の変動を低減する。
【００１１】
請求項２にかかるアクティブマトリックス型の画像表示装置において、前記半導体層は、アモルファスシリコン層であることを特徴とする。
【００１２】
請求項３にかかるアクティブマトリックス型の画像表示装置は、前記不純物領域が配置されていない領域における前記不純物領域が配置された領域における前記半導体層の膜厚は、前記第１のゲート電極の上部領域における前記半導体層の膜厚と比較し、厚いことを特徴とする。
【００１３】
請求項４にかかるアクティブマトリックス型の画像表示装置は、前記不純物領域が配置された領域における前記半導体層の膜厚が１７０ｎｍ以上２３０ｎｍ以下であり、前記不純物領域が配置されていない領域における前記第１のゲート電極の上部領域における前記半導体層の膜厚が８５ｎｍ以上１１５ｎｍ以下であることを特徴とする。
【００１４】
請求項５にかかるアクティブマトリックス型の画像表示装置は、前記第１のドレイン電極に印加される電圧の変化に対して、前記第１のソース電極と前記第１のドレイン電極との間を流れる電流が変化せず飽和する飽和領域のもと、オン状態とされることを特徴とする。
【００１７】
請求項６にかかるアクティブマトリックス型の画像表示装置は、前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする。
【００１８】
【発明の実施の形態】
以下に図面を参照して、本発明にかかる薄膜トランジスタおよび画像表示装置を説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。
【００１９】
（実施の形態１）
まず、実施の形態１にかかるＴＦＴについて説明する。本実施の形態１にかかるＴＦＴは、ゲート電極の上端と不純物領域の上端との距離を、ゲート電極の上端とチャネル形成領域の上端との距離より大きくすることにより、ソース電極とゲート電極との間に生じる電界の強度を小さくし、閾値電圧の変動の抑制を実現する。以下、図１等を参照して具体的な構造について説明する。
【００２０】
図１は、本実施の形態１にかかるＴＦＴの構造を示した図である。図１に示すように、ＴＦＴ１は、ガラス基板２上に、ゲート電極３と、ゲート電極３を覆うように積層されたゲート絶縁膜４とを備える。また、ゲート絶縁膜４上には、チャネル形成領域５ｃと、チャネル形成領域５ｃの一部領域上に不純物領域であるソース領域５ａとドレイン領域５ｂとを有する半導体層５を備える。また、ソース領域５ａとドレイン領域５ｂ上には、ソース電極６ａとドレイン電極６ｂをそれぞれ有する。さらに、ソース電極６ａとドレイン電極６ｂとチャネル形成領域５ｃとを覆うように配置される保護層７を有する。ここで、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚と比べ厚い。なお、説明を容易にするため、一方の電極と比較し高い電圧が印加される電極をドレイン電極６ｂとし、他方をソース電極６ａとする。
【００２１】
ゲート電極３は、Ｃｒ、Ａｌ等の金属膜、これらの合金、ＩＴＯ等の透明材料などの導電性材料によって形成される。また、ゲート電極３は、図１に示すように断面が台形となる形状のほか、矩形となる形状としてもよい。
【００２２】
ゲート絶縁膜４は、ゲート電極３と半導体層５を電気的に絶縁するものであり、たとえば、窒化珪素（ＳｉＮx）、酸化珪素（ＳｉＯ2）等の透明絶縁膜、または、これらを積層した多層膜によって形成される。
【００２３】
ソース領域５ａとチャネル形成領域５ｃとドレイン領域５ｂとを有する半導体層５は、アモルファスシリコンによって形成される。チャネル形成領域５ｃはｎチャネル型ＴＦＴの場合はｐ型半導体を用いて形成し、また、ｐチャネル型ＴＦＴの場合はｎ型半導体を用いて形成するが、ＴＦＴ１はアモルファスシリコンを用いるため、不純物のドープを省略することも可能である。また、ソース領域５ａとドレイン領域５ｂとは、チャネル形成領域５ｃと比較し高濃度の不純物をドープした半導体層によって形成される。ｎチャネル型ＴＦＴの場合には、リン（Ｐ）や砒素（Ａｓ）等のｎ型の不純物をドープし、ｐチャネル型ＴＦＴの場合にはボロン（Ｂ）等のｐ型の不純物をドープする。以下、本実施の形態１にかかるＴＦＴ１をｎチャネル型ＴＦＴとして説明するが、ｎチャネル型ＴＦＴに限定するものではなく、ｐチャネル型ＴＦＴにおいても同様の議論が成り立つ。
【００２４】
また、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚と比べ厚い。このため、ＴＦＴ１においては、ソース領域５ａの上端とゲート電極３の上端との距離ｄ1が、前記ソース領域５ａおよびドレイン領域５ｂが配置されていない領域のチャネル形成領域５ｃの上端とゲート電極３の上端との距離ｄ2と比較し大きくなる。
【００２５】
ソース電極６ａおよびドレイン電極６ｂは、ゲート電極３と同様の導電性材料で形成される。また、保護膜７は、たとえば、窒化珪素膜を用いて形成される。保護膜７は、画像表示領域におけるＴＦＴの安定した動作を保持するための保護膜として積層される。
【００２６】
つぎに、ＴＦＴ１の動作について説明する。ゲート電極３に閾値電圧よりも高い電圧を印加することによって、チャネル形成領域５ｃにｎチャネルを形成する。ｎチャネルはｎ型不純物を含むソース領域５ａとドレイン領域５ｂとを電気的に導通する。そして、ドレイン電極６ｂに所定の電圧を印加することによって、ソース領域５ａとドレイン領域５ｂ間にはｎチャネルを介して電流が流れる。ソース領域５ａとドレイン領域５ｂ間に流れる電流がドレイン電流である。ドレイン電流は、ソース電極６ａまたはドレイン電極６ｂに取り込まれ、ソース電極６ａおよびドレイン電極６ｂに接続する配線層を介して外部に供給される。
【００２７】
つぎに、本実施の形態１にかかるＴＦＴ１は長時間にわたって電流が流れた場合であっても、従来構造のＴＦＴと比較し閾値電圧の変動を低減できることについて説明する。
【００２８】
図２は、本実施の形態１にかかるＴＦＴ１の閾値電圧の変動を測定した結果を示すグラフである。図２に示すように、実施の形態１にかかるＴＦＴ１の他、従来構造のＴＦＴについても測定を行っている。実施の形態１にかかるＴＦＴ１は、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚を２００ｎｍとし、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を１００ｎｍとすることによって、ｄ1をｄ2より大きくしている。一方、従来構造のＴＦＴは、半導体層の膜厚が領域によらず５０ｎｍであり、ｄ1とｄ2は等しい。また、本測定は、ゲート電極３とドレイン電極６ｂとに１０Ｖの電圧を印加した状態を所定時間維持し、閾値電圧の変動を測定している。
【００２９】
図２に示すように、本実施の形態１にかかるＴＦＴ１の閾値電圧の変動値は、全ての測定時間において従来構造のＴＦＴの閾値電圧の変動値より小さい。そのため、本実施の形態１にかかるＴＦＴ１は、長時間に渡って動作した場合であっても、従来構造のＴＦＴと比較しＴＦＴに流れる電流値の変動を抑制することが可能となる。
【００３０】
本実施の形態１にかかるＴＦＴにおいて閾値電圧の変動が低減される理由を以下のように述べる。ＴＦＴには、ゲート電極３とソース電極６ａとの間に生じる電界の影響を受けた電子が、ゲート絶縁膜４と半導体層５との界面を飛び越えゲート絶縁膜４の内部へ入り込む現象が起こることがある。現時点では明らかではないが、この現象が閾値電圧の変動に影響を与えるものと考えられる。ゲート絶縁膜４の内部へ入り込んだ電子は負の固定電荷となり、これにともない、閾値電圧は正方向に変動すると推測されるためである。また、このゲート電極３とソース電極６aとの間に生じる電界の強度は、ゲート電極３とソース電極６aとの距離に反比例するものと考えられる。
【００３１】
ここで、実施の形態１にかかるＴＦＴ１の構造はｄ1がｄ2より大きいため、従来構造のＴＦＴと比べゲート電極３とソース電極６aとの距離が大きくなる。このため、ＴＦＴ１ではゲート電極３とソース電極６ａとの間に生じる電界の強度が弱くなり、電子に対する電界の影響が低減され、閾値電圧の変動を抑制することが可能となったものと考えられる。
【００３２】
なお、実施の形態１にかかるＴＦＴは、飽和領域のもとで動作させることにより、さらに閾値電圧の変動を抑制することができる。以下、その理由を説明する。ここで、ドレイン電極に印加される電圧、すなわち、ドレイン電圧が比較的低い場合には、ｎチャネル内の電子の移動速度が電界の強度に比例して増加するため、ドレイン電圧に従ってドレイン電流は直線的に増加する。この動作領域を線形領域という。そして、ドレイン電圧を徐々に高くしていくと、ドレイン電圧が高い状態であってもドレイン電流が増加せず飽和する。この領域を飽和領域という。
【００３３】
図３は、本実施の形態１にかかるＴＦＴが線形領域および飽和領域のもとで動作した場合の閾値電圧の変動を測定した結果を示すグラフである。図３（ａ）は線形領域のもとでＴＦＴ１が動作した場合の測定結果であり、図３（ｂ）は飽和領域のもとでＴＦＴ１が動作した場合の測定結果であり、ともに、同一の条件で製造された複数のＴＦＴについて測定している。
【００３４】
図３に示すように、ＴＦＴ１が線形領域のもとで１０6秒間動作した場合、閾値電圧はＶ1の値に変動する。これに対し、ＴＦＴ１が飽和領域のもとで１０6秒間動作した場合、閾値電圧はＶ2（＜Ｖ1）の値に変動するに留まる。このため、ＴＦＴ１においては、線形領域のもとで動作する場合と比較し飽和領域のもとで動作する方が閾値電圧の変動は少ない。したがって、ある一定の値だけ閾値電圧が変動した時点をＴＦＴの寿命とすると、飽和領域で動作することによって本実施の形態１にかかるＴＦＴの寿命はさらに長くなることとなる。
【００３５】
実施の形態１にかかるＴＦＴは飽和領域のもとで動作することにより閾値電圧の変動をさらに抑制することができる理由は、以下のように推測できる。ソース領域から供給される電子がゲート絶縁膜４の膜中に入り込む現象は、ゲート・ソース間電圧とソース・ドレイン間電圧との大小関係に影響されるものと推測される。飽和領域のもとでは、ソース電極に印加される電圧はドレイン電極およびゲート電極と比較し低く、また、ドレイン電極に印加される電圧は高いため、ソース・ドレイン間電圧とゲート・ソース間電圧との差は縮まる。このため、ゲート絶縁膜４に入り込まずチャネルを通過しドレイン電極に移動する電子の割合が高くなるものと考えられる。したがって、実施の形態１にかかるＴＦＴは、飽和領域のもとで動作することによって閾値電圧の変動をさらに抑制することができるものと推測される。
【００３６】
上述したように実施の形態１にかかるＴＦＴは、飽和領域のもとで動作することによって継続的にオン状態にして使用した場合であっても閾値電圧の変動を抑制することができる。したがって、実施の形態１にかかるＴＦＴは、使用が継続した場合であっても、ＴＦＴに流れる電流の減少を低減することができ、従来よりも長期に渡って使用が可能となる。
【００３７】
また、実施の形態１にかかるＴＦＴは、チャネル長を短くすることが可能である。図４は、本実施の形態１にかかるＴＦＴにおいて、チャネル長が異なるＴＦＴの閾値電圧の変動特性を示す図であり、曲線ｌ1にチャネル長が４．５μｍであるＴＦＴの閾値電圧の変動特性を、曲線ｌ2にチャネル長が６．５μｍであるＴＦＴの閾値電圧の変動特性を示す。図４に示すように、曲線ｌ1と曲線ｌ2とに差は認められず、チャネル長の差が閾値電圧の変動に影響しないと考えられる。このため、実施の形態１にかかるＴＦＴは短チャネル化が可能であり、ＴＦＴの小型化を実現することができる。
【００３８】
なお、実施の形態１にかかるＴＦＴとして、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚を２００ｎｍとし、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を１００ｎｍとして説明した。しかし、半導体層５の膜厚には１５％程度のばらつきが生じ、具体的には、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は１７０ｎｍ以上２３０ｎｍ以下となる。また、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚は８５ｎｍ以上１１５ｎｍ以下となる。さらに、各領域の半導体層５の膜厚を上記の厚さに限定するものではない。ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、不純物が十分に拡散する厚さであれば足り、これを満たす限り２００ｎｍと比して薄くすることも、また、厚くすることも可能である。また、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚は、ソース領域５ａとドレイン領域５ｂとの間にリークが発生しない程度の厚さに抑える必要がある。その一方、ゲート電極３とソース電極６ａとの間に生じる電界の強度を弱めるためｄ1を大きくする必要もあることから、実施の形態１にかかるＴＦＴの半導体層５は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域と、ソース領域５ａおよびドレイン領域５ｂが配置された領域とにおいて段差構造を有することとなる。なお、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を、ソース領域５ａとドレイン領域５ｂとの間にリークを発生しない条件を満たす厚さとして、たとえば、５０ｎｍとしてもよい。
【００３９】
また、実施の形態１にかかるＴＦＴとして、ゲート電極３とソース電極６ａおよびドレイン電極６ｂとの間に、ゲート絶縁膜４と半導体層５を設けたＴＦＴ１について説明したが、ｄ1がｄ2と比べ大きくなる構造であれば、さらに他の層を設けた構造としてもよい。
【００４０】
また、実施の形態１にかかるＴＦＴは、半導体層５の膜厚に差を設けることによりｄ1をｄ2と比較し大きくする他、図５に示すように、領域１４ａおよび領域１４ｂに対応するゲート絶縁膜１４の膜厚を、領域１４ｃに対応するゲート絶縁膜１４の膜厚と比較し厚くすることにより、ｄ1をｄ2より大きくしてもよい。
【００４１】
つぎに、実施の形態１にかかるＴＦＴの製造方法を説明する。図６は、実施の形態１にかかるＴＦＴの製造方法を示した図である。図６に示す製造方法に従って製造することにより、製造コストの低減を図ることが可能となる。
【００４２】
図６（ａ）は、ガラス基板２上にゲート電極３を形成する工程を示す模式図である。ゲート電極３は、所定の開口部を有するマスクパターンを用いてエッチングを行うことにより形成する。なお、断面が台形状となるテーパーエッチング方法を用いた場合を示したが、断面が矩形となるエッチング方法を用いてもよい。
【００４３】
図６（ｂ）は、ゲート電極３上にゲート絶縁膜４、アモルファスシリコン層８、高濃度ｎ型アモルファスシリコン層９および金属薄膜層６を形成する工程を示す模式図である。アモルファスシリコン層８は、チャネル形成領域５ｃを形成し、高濃度ｎ型アモルファスシリコン層９は、後の工程において、ソース領域５ａとドレイン領域５ｂとを形成する。また、金属薄膜層６は、後の工程において、ソース電極６ａとドレイン電極６ｂを形成する。
【００４４】
図６（ｃ）は、ソース電極６ａとドレイン電極６ｂをエッチング工程によって形成する工程を示す模式図である。本工程は、ソース電極６ａとドレイン電極６ｂに対応する領域以外の金属薄膜層６と、ソース領域５ａとドレイン領域５ｂとに対応する領域以外の高濃度ｎ型アモルファスシリコン層９とを除去する。また、エッチング量を多く設定することによって、ゲート電極３の上部領域のアモルファスシリコン層８の一部も除去する。また、図６（ｃ）におけるエッチング工程の後、図６（ｄ）に示すように、保護膜７が形成される。
【００４５】
以上説明した方法により、実施の形態１にかかるＴＦＴの製造が可能となる。また、一度のエッチング工程によって、金属薄膜層６と高濃度ｎ型アモルファスシリコン層９との除去と、ゲート電極３の上部領域のアモルファスシリコン層８の薄膜化が可能となり、製造コストの低減を図ることができる。
【００４６】
（実施の形態２）
つぎに、実施の形態２にかかる画像表示装置について説明する。本実施の形態２にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子として用い、該ドライバー素子によって、流入する電流値を制御される発光素子を備える。
【００４７】
図７は、実施の形態２における画素回路の構造を示す図である。実施の形態２にかかる画像表示装置は、画素回路２１をマトリックス状に配置することによって構成される。図７に示すように、画素回路２１は、発光素子である有機ＥＬ素子２２と、ドライバー素子であるＴＦＴ２３と、輝度データを電圧の形で画素回路に供給するデータ線２４と、スイッチング素子であるＴＦＴ２５とを有する。さらに、画素回路２１は、データ線２４から供給された電圧を保持するコンデンサ２７と、ＴＦＴ２５の駆動状態を制御する走査線２６とを有する。
【００４８】
有機ＥＬ素子２２は、発光素子として機能し、流れる電流の大きさに対応した輝度で発光する。有機ＥＬ素子２２は、一方はＴＦＴ２３のソース／ドレイン電極の一方と接続し、一方は定電源線Ｖｄｄと接続する。
【００４９】
ＴＦＴ２３は、ドライバー素子として機能し、有機ＥＬ素子２２に流れる電流を制御することによって、有機ＥＬ素子２２の発光と発光時の強度を制御する。ＴＦＴ２３と有機ＥＬ素子２２は直列に接続しており、ＴＦＴ２３に電流が流れる場合には有機ＥＬ素子２２にもＴＦＴ２３に流れる電流と同等の電流が流れる。
【００５０】
ＴＦＴ２３のソース電極はグラウンドに接続し、ドレイン電極は有機ＥＬ素子２２を介して定電源線Ｖｄｄに接続する。ＴＦＴ２３のドレイン電極には、定電源線Ｖｄｄによって十分に高い電圧が供給されており、ＴＦＴ２３はゲート電極に供給される電圧によってチャネルに流れる電流値を規定する。このため、ＴＦＴ２３は、飽和領域のもとでオン状態になる。ＴＦＴ２３は、実施の形態１に記載した構造を有し、飽和領域のもとで長時間に渡ってオン状態を維持した場合であっても閾値電圧の変動が低減され、チャネルに流れる電流値の減少を低減する特性を有する。
【００５１】
ＴＦＴ２５は、スイッチング素子として機能し、データ線２４からＴＦＴ２３のゲート電極への電圧の供給を制御する。ＴＦＴ２５はオン状態となることによって、データ線２４とＴＦＴ２３のゲート電極を導通させる。この結果、データ線２４はＴＦＴ２３のゲート電極に所定の電圧を供給することができる。また、走査線２６はＴＦＴ２５の駆動状態を制御し、走査線２６を高レベルとすることによってＴＦＴ２５をオン状態とし、走査線２６を低レベルとすることによってＴＦＴ２５をオフ状態とする。
【００５２】
以下、有機ＥＬ素子２２が発光するまでの画素回路２１の動作を説明する。走査線２６が高レベルとなりＴＦＴ２５がオン状態となることによって、データ線２４からＴＦＴ２３のゲート電極に電圧が供給される。ＴＦＴ２５をオフ状態とするため走査線２６を低レベルにすると、データ線２４とＴＦＴ２３は電気的に切り離されるが、ＴＦＴ２３のゲート電極の電圧はコンデンサ２７が安定に保持する。そして、ＴＦＴ２３と有機ＥＬ素子２２に流れる電流は、ＴＦＴ２３のゲート・ソース間電圧に応じた値となり、有機ＥＬ素子２２はこの電流値に応じた輝度で発光することとなる。
【００５３】
つぎに、実施の形態２における有機ＥＬ素子２２に流れる電流値の時間的変動について説明する。図８は、実施の形態２における有機ＥＬ２２が所定時間発光した後に、有機ＥＬ素子２２に流れる電流値を示す図である。図８（ａ）は、画素回路２１に備わる有機ＥＬ素子２２が発光を開始した場合に有機ＥＬ素子２２にフレーム毎に流れる電流値を示し、図８（ｂ）は、有機ＥＬ素子２２が発光を３万時間継続した後に有機ＥＬ素子２２にフレーム毎に流れる電流値を示す。
【００５４】
図８（ａ）に示すように、有機ＥＬ素子２２が発光を開始した当初は、フレーム毎に約０．８ｍｓｅｃの間に渡って有機ＥＬ素子２２に約５．５μＡの電流が流れる。これに対し、有機ＥＬ素子２２が３万時間発光を継続した後は、図８（ｂ）に示すように、フレーム毎に約０．８ｍｓｅｃの間に渡って約４．３μＡの電流が流れ、フレーム毎に流れる電流は発光開始当初と比較し約２２％の減少に留まる。有機ＥＬ素子２２の発光輝度が発光当初の５０％に減少した場合を画像表示装置の寿命とすると、本実施の形態２にかかる画像表示装置は、有機ＥＬ素子２２が発光を３万時間継続した場合であっても有機ＥＬ素子２２に流れる電流は発光当初の２２％の減少に留まるため、従来の画像表示装置と比較し寿命は長くなるものと考えられる。
【００５５】
上述したように、本実施の形態２にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子として使用することにより、有機ＥＬ素子２２に流れる電流値の減少を低減することができ、有機ＥＬ素子２２の発光輝度の変動を長期に渡って抑制することが可能となる。したがって、実施の形態２にかかる画像表示装置は、長期に渡って表示輝度の均一性を保持した高品質の画像表示が可能となり、画像表示の劣化を抑制することができる。
【００５６】
なお、実施の形態２にかかる画像表示装置は、発光素子として有機ＥＬ素子２２を用いた場合について説明したが、流れる電流の大きさに対応した輝度で発光する発光素子であれば足り、有機ＥＬ素子以外に、たとえば、無機ＥＬ素子や発光ダイオードを用いることも可能である。
【００５７】
また、本実施の形態２にかかる画像表示装置では、スイッチング素子であるＴＦＴ２５の具体的構造について特に説明はしていないが、ＴＦＴ２５についても実施の形態１にかかるＴＦＴを用いてもよい。実施の形態１にかかるＴＦＴは、閾値電圧の変動を抑制する特性を有するとともに、従来構造のＴＦＴが有する特性も備える。このため、継続的に導通するもののみならず、スイッチング素子のような電圧駆動素子に用いることももちろん可能である。
【００５８】
（実施の形態３）
つぎに、実施の形態３にかかる画像表示装置について説明する。実施の形態２は実施の形態１にかかるＴＦＴをドライバー素子として用いたが、本実施の形態３にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子に流す電流の値を決定する電流決定素子として用いる。
【００５９】
図９は、実施の形態３における画素回路の構造を示す図であり、実施の形態３にかかる画像表示装置は、画素回路３１をマトリックス状に配置することによって構成される。図９に示すように、画素回路３１は、発光素子である有機ＥＬ素子３２と、ドライバー素子であるＴＦＴ３３を備える。また、ＴＦＴ３５のソース電極に所定の電圧を供給する第１配線３４と、電流決定素子であるＴＦＴ３５と、ＴＦＴ３５のゲート電極に所定の電圧を印加する第２配線３６と、ＴＦＴ３５に流れた電流を電圧に変換し保持するコンデンサ３７とを備える。さらに、ＴＦＴ３３のゲート電極とドレイン電極との短絡を制御するＴＦＴ４０と、ＴＦＴ３３のソース電極とグラウンドとの電気的導通を制御するＴＦＴ４１を備える。
【００６０】
ＴＦＴ３５は、実施の形態１に記載した構造を有し、飽和領域で長時間に渡ってオン状態を継続した場合であっても閾値電圧の変動を抑制し、ＴＦＴ３５に流れる電流値の減少を抑制する特性を有する。
【００６１】
また、ＴＦＴ３５は、電流決定素子として機能し、電圧書き込み時に飽和領域のもとで動作することにより、ＴＦＴ３３に流す電流の値をＴＦＴ３５のゲート電極に印加される電圧に基づいて決定する。ＴＦＴ３５に流れる電流の値は、有機ＥＬ素子３２が実現しようとする輝度に対応して定められた値である。ＴＦＴ３５にこの値の電流を流すため、第２配線３６はこの電流値に対応する電圧をＴＦＴ３５のゲート電極に印加する。ＴＦＴ３５に流れる電流値はコンデンサ３７によって電圧に変換された後ＴＦＴ３３のゲート・ソース間電圧として供給され、有機ＥＬ素子３２に発光輝度に対応する電流が流れる際の電圧値となる。
【００６２】
また、有機ＥＬ素子３２とＴＦＴ３３は、実施の形態２における有機ＥＬ素子２２とＴＦＴ３３と同様に機能する。また、ＴＦＴ４０は、ＴＦＴ３３のゲート電極とドレイン電極とを短絡することによって、ＴＦＴ３３の閾値電圧を検出する機能を有する。また、ＴＦＴ４１は、オン状態となることによってＴＦＴ３３のソース電極とグラウンドを接続し、ＴＦＴ３３に電流を流す機能を有する。
【００６３】
以下、有機ＥＬ素子３２が発光するまでの画素回路３１の動作を説明する。ＴＦＴ４０がオン状態となりＴＦＴ３３のゲート電極とドレイン電極とを短絡することによって、ＴＦＴ３３の閾値電圧を検出する。その後、第２配線３６が所定の電圧をＴＦＴ３５のゲート電極に印加することにより、ＴＦＴ３５は、飽和領域のもとでオン状態となり、印加電圧に基づいて決定した値の電流を流す。なお、ＴＦＴ３５に流れた電流の値は、有機ＥＬ素子３２が実現しようとする輝度に対応した値である。そして、コンデンサ３７はＴＦＴ３５に流れた電流を電圧に変換し保持し、保持する電圧をＴＦＴ３３にゲート・ソース間電圧として供給する。
【００６４】
その後、ＴＦＴ４１が導通しＴＦＴ３３のソース電極とグラウンドを接続することによって、ＴＦＴ３３と有機ＥＬ素子３２に電流が流れ、有機ＥＬ素子３２は発光する。ＴＦＴ３３と有機ＥＬ素子３２に流れる電流は、ＴＦＴ３３のゲート・ソース間電圧に応じた値、すなわち、ＴＦＴ３５に流れた電流である。
【００６５】
上述したように、電流決定素子であるＴＦＴ３５は、ＴＦＴ３３に流す電流の値をＴＦＴ３５のゲート電極への印加電圧に基づいて決定する。ＴＦＴ３５に閾値電圧の変動が発生すると、ＴＦＴ３３に流す電流の値が変動し、有機ＥＬ素子３２の発光輝度が不均一となる。しかし、実施の形態３にかかる画像表示装置は、電流決定素子として実施の形態１にかかるＴＦＴを用いることにより、電流決定素子の閾値電圧の変動を抑制する。このため、ＴＦＴ３３には、所定の電流値が変動することなく流れ、有機ＥＬ素子３２に流れる電流値の変動を起因とする発光輝度の変動を低減することが可能となり、長期にわたって高品質の画像表示が可能である画像表示装置を実現することができる。
【００６６】
なお、本実施の形態３にかかる画像表示装置では、電流供給素子以外のＴＦＴであるＴＦＴ４０とＴＦＴ４１の具体的構造については特に説明していないが、ＴＦＴ４０とＴＦＴ４１に実施の形態１にかかるＴＦＴを用いてもよい。また、実施の形態２にかかる画像表示装置と同様に、ドライバー素子として実施の形態１にかかるＴＦＴを用いることも可能である。
【００６７】
【発明の効果】
以上説明したように、本発明にかかるＴＦＴによれば、ゲート電極の上端とチャネル形成領域の上端との距離と比較し、ゲート電極の上端とソース領域の上端との距離を広くし、飽和領域でオン状態とすることによりＴＦＴの閾値電圧の変動を減少させることが可能となる。また、このＴＦＴが飽和領域で駆動する画素回路を有することにより、長期に渡って高品質の画像表示を可能とする画像表示装置を実現することができる。
【図面の簡単な説明】
【図１】本実施の形態１にかかるＴＦＴの構造を示した図である。
【図２】本実施の形態１にかかるＴＦＴの閾値電圧の変動を測定した結果を示すグラフである。
【図３】本実施の形態１にかかるＴＦＴが線形領域および飽和領域において動作した場合の閾値電圧の変動を測定した結果を示すグラフである。
【図４】実施の形態１にかかるＴＦＴにおいて、チャネル長が異なるＴＦＴの閾値電圧の変動特性を示す図である。
【図５】実施の形態１にかかるＴＦＴの構造の他の例を示した図である。
【図６】実施の形態１にかかるＴＦＴの製造方法を示した図である。
【図７】実施の形態２における画素回路の構造を示す図である。
【図８】実施の形態２における有機ＥＬ素子が所定時間発光した後に、有機ＥＬ素子に流れる電流値を示す図である。
【図９】実施の形態３における画素回路の構造を示す図である。
【図１０】アモルファスシリコンを半導体層として使用したＴＦＴにおける閾値電圧の変動を測定した結果を示すグラフである。
【図１１】電流が流れ始めた当初のＴＦＴと長時間にわたり電流が流れたＴＦＴとの電圧−電流特性を示すグラフである。
【符号の説明】
１、１１ ＴＦＴ
２ ガラス基板
３ ゲート電極
４、１４ ゲート絶縁膜
５、１５ 半導体層
５ａ、１５ａ ソース領域
５ｂ、１５ｂ ドレイン領域
５ｃ、１５ｃ チャネル形成領域
６ 金属薄膜層
６ａ ソース電極
６ｂ ドレイン電極
７ 保護膜
８ アモルファスシリコン層
９ 高濃度ｎ型アモルファスシリコン層
２１、３１ 画素回路
２２、３２ 有機ＥＬ素子
２３、２５、３３、３５、４０、４１ ＴＦＴ
２４ データ線
２６ 走査線
２７、３７ コンデンサ
３４ 第１配線
３６ 第２配線
【発明の属する技術分野】
この発明は、主に有機ＥＬ素子を発光素子とした画素回路に用いられる薄膜トランジスタおよび画像表示装置に関し、特に、飽和領域で動作することにより閾値電圧の変動を抑制する薄膜トランジスタ、画像表示装置に関するものである。
【０００２】
【従来の技術】
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の画像表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度が流れる電流値により制御される点で、液晶セルが電圧により制御される液晶表示装置等とは異なる。
【０００３】
有機ＥＬ表示装置においては、駆動方式として単純（パッシブ）マトリックス型とアクティブマトリックス型とを採ることができる。前者は構造が単純であるものの大型かつ高精細のディスプレイの実現が困難であるとの問題がある。このため、近年、画素内部の発光素子に流れる電流を、画素内に設けた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）などの駆動素子によって制御する、アクティブマトリックス型の画像表示装置の開発が盛んに行われている。
【０００４】
アクティブマトリックス型の画像表示装置が有する画素回路は、有機ＥＬ素子に直列に接続し、有機ＥＬ素子の発光と発光時の輝度を制御するドライバー素子と、ドライバー素子に接続し、データ線から供給される電圧を画素回路内部へ伝える動作（以下、「書き込み」とする。）を制御するスイッチング素子を備える（たとえば、特許文献１参照）。スイッチング素子の制御によって画素内部へ書き込まれた電圧はドライバー素子のゲート電極に印加され、ドライバー素子は、ゲート電極に印加された電圧によって、ドライバー素子に流れる電流値が規定されることで、接続する有機ＥＬ素子に流入する電流値を制御する。
【０００５】
【特許文献１】
特開平８−２３４６８３号公報（第１０頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体層としてアモルファスシリコンを使用したＴＦＴは、図１０に示すように、長時間に渡って動作すると閾値電圧が変動しＴＦＴに流れる電流値も変動するため、このＴＦＴを使用する画像表示装置の画質が劣化するという問題が生じる。
【０００７】
図１１は、電流が流れ始めた当初のＴＦＴと長時間にわたり電流が流れたＴＦＴとの電圧−電流特性を示すグラフである。曲線ｌ3に示すように電流が流れ始めた当初のＴＦＴの閾値電圧はＶthであるが、曲線ｌ4に示すように長時間にわたり電流が流れたＴＦＴの閾値電圧はＶthからＶth'に正方向に変動する。このとき、ゲート・ソース間電圧が同じ値ＶDであっても、ＴＦＴに流れるドレイン電流はＩd1からＩd2（＜Ｉd1）に変動する。ドライバー素子に使用されるＴＦＴの閾値電圧が変動すると、画素回路の内部に供給される電圧が同一であった場合でも、ドライバー素子に流れる電流は変動し、有機ＥＬ素子に流れる電流も変動する。このため、有機ＥＬ素子の発光輝度が不均一となり、画像表示装置の画質劣化が発生する。
【０００８】
本発明は、上記した従来技術の問題点に鑑みてなされたものであり、閾値電圧の変動を抑制するＴＦＴと、長期に渡って高品質の画像表示を可能とする画像表示装置を提供することを目的とする。
【０００９】
【発明が解決しようとする手段】
請求項１にかかる薄膜トランジスタは、流れる電流に対応した輝度の光を表示する発光素子と、前記発光素子に直列に接続し、前記発光素子の発光状態を制御するドライバー素子と、印加電圧に対応した電流を流すことによって前記ドライバー素子に流れる電流値を制御する薄膜トランジスタと、一端を前記ドライバー素子のゲート電極に接続し、他端を前記薄膜トランジスタのドレイン電極に接続し、前記薄膜トランジスタが流した電流を当該電流に対応する電圧に変換し、該電圧を前記ドライバー素子のゲート・ソース間電圧として保持するコンデンサと、前記ドライバー素子のゲート電極とドレイン電極とを短絡することによって当該ドライバー素子の閾値電圧を検出する第１の素子と、前記ドライバー素子のソース電極を接地することによって当該ドライバー素子に電流を流す第２の素子と、を備えたアクティブマトリックス型の画像表示装置であって、前記薄膜トランジスタは、基板上に配置されたゲート電極と、前記ゲート電極上に配置されたチャネル形成領域と、前記チャネル形成領域の一部領域上に配置され不純物を添加した不純物領域と、を有する半導体層と、前記不純物領域と電気的に接続し、互いに離間するように配置されたソース電極およびドレイン電極と、前記ゲート電極と前記半導体層との間に設けられ、前記ゲート電極と前記半導体層とを電気的に絶縁するゲート絶縁膜と、を備え、前記ゲート電極の上端と前記不純物領域の上端との距離が、前記不純物領域が配置されていない領域における前記ゲート電極の上端と前記チャネル形成領域の上端との距離と比較し、大きいことを特徴とする。
【００１０】
本発明にかかる薄膜トランジスタによれば、ゲート電極の上端と不純物領域の上端との距離を、ゲート電極とチャネル形成領域との距離と比較し大きくすることによって、ゲート電極とソース電極との間に発生する電界がキャリアに与える影響を抑制し、閾値電圧の変動を低減する。
【００１１】
請求項２にかかるアクティブマトリックス型の画像表示装置において、前記半導体層は、アモルファスシリコン層であることを特徴とする。
【００１２】
請求項３にかかるアクティブマトリックス型の画像表示装置は、前記不純物領域が配置されていない領域における前記不純物領域が配置された領域における前記半導体層の膜厚は、前記第１のゲート電極の上部領域における前記半導体層の膜厚と比較し、厚いことを特徴とする。
【００１３】
請求項４にかかるアクティブマトリックス型の画像表示装置は、前記不純物領域が配置された領域における前記半導体層の膜厚が１７０ｎｍ以上２３０ｎｍ以下であり、前記不純物領域が配置されていない領域における前記第１のゲート電極の上部領域における前記半導体層の膜厚が８５ｎｍ以上１１５ｎｍ以下であることを特徴とする。
【００１４】
請求項５にかかるアクティブマトリックス型の画像表示装置は、前記第１のドレイン電極に印加される電圧の変化に対して、前記第１のソース電極と前記第１のドレイン電極との間を流れる電流が変化せず飽和する飽和領域のもと、オン状態とされることを特徴とする。
【００１７】
請求項６にかかるアクティブマトリックス型の画像表示装置は、前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする。
【００１８】
【発明の実施の形態】
以下に図面を参照して、本発明にかかる薄膜トランジスタおよび画像表示装置を説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。
【００１９】
（実施の形態１）
まず、実施の形態１にかかるＴＦＴについて説明する。本実施の形態１にかかるＴＦＴは、ゲート電極の上端と不純物領域の上端との距離を、ゲート電極の上端とチャネル形成領域の上端との距離より大きくすることにより、ソース電極とゲート電極との間に生じる電界の強度を小さくし、閾値電圧の変動の抑制を実現する。以下、図１等を参照して具体的な構造について説明する。
【００２０】
図１は、本実施の形態１にかかるＴＦＴの構造を示した図である。図１に示すように、ＴＦＴ１は、ガラス基板２上に、ゲート電極３と、ゲート電極３を覆うように積層されたゲート絶縁膜４とを備える。また、ゲート絶縁膜４上には、チャネル形成領域５ｃと、チャネル形成領域５ｃの一部領域上に不純物領域であるソース領域５ａとドレイン領域５ｂとを有する半導体層５を備える。また、ソース領域５ａとドレイン領域５ｂ上には、ソース電極６ａとドレイン電極６ｂをそれぞれ有する。さらに、ソース電極６ａとドレイン電極６ｂとチャネル形成領域５ｃとを覆うように配置される保護層７を有する。ここで、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚と比べ厚い。なお、説明を容易にするため、一方の電極と比較し高い電圧が印加される電極をドレイン電極６ｂとし、他方をソース電極６ａとする。
【００２１】
ゲート電極３は、Ｃｒ、Ａｌ等の金属膜、これらの合金、ＩＴＯ等の透明材料などの導電性材料によって形成される。また、ゲート電極３は、図１に示すように断面が台形となる形状のほか、矩形となる形状としてもよい。
【００２２】
ゲート絶縁膜４は、ゲート電極３と半導体層５を電気的に絶縁するものであり、たとえば、窒化珪素（ＳｉＮx）、酸化珪素（ＳｉＯ2）等の透明絶縁膜、または、これらを積層した多層膜によって形成される。
【００２３】
ソース領域５ａとチャネル形成領域５ｃとドレイン領域５ｂとを有する半導体層５は、アモルファスシリコンによって形成される。チャネル形成領域５ｃはｎチャネル型ＴＦＴの場合はｐ型半導体を用いて形成し、また、ｐチャネル型ＴＦＴの場合はｎ型半導体を用いて形成するが、ＴＦＴ１はアモルファスシリコンを用いるため、不純物のドープを省略することも可能である。また、ソース領域５ａとドレイン領域５ｂとは、チャネル形成領域５ｃと比較し高濃度の不純物をドープした半導体層によって形成される。ｎチャネル型ＴＦＴの場合には、リン（Ｐ）や砒素（Ａｓ）等のｎ型の不純物をドープし、ｐチャネル型ＴＦＴの場合にはボロン（Ｂ）等のｐ型の不純物をドープする。以下、本実施の形態１にかかるＴＦＴ１をｎチャネル型ＴＦＴとして説明するが、ｎチャネル型ＴＦＴに限定するものではなく、ｐチャネル型ＴＦＴにおいても同様の議論が成り立つ。
【００２４】
また、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚と比べ厚い。このため、ＴＦＴ１においては、ソース領域５ａの上端とゲート電極３の上端との距離ｄ1が、前記ソース領域５ａおよびドレイン領域５ｂが配置されていない領域のチャネル形成領域５ｃの上端とゲート電極３の上端との距離ｄ2と比較し大きくなる。
【００２５】
ソース電極６ａおよびドレイン電極６ｂは、ゲート電極３と同様の導電性材料で形成される。また、保護膜７は、たとえば、窒化珪素膜を用いて形成される。保護膜７は、画像表示領域におけるＴＦＴの安定した動作を保持するための保護膜として積層される。
【００２６】
つぎに、ＴＦＴ１の動作について説明する。ゲート電極３に閾値電圧よりも高い電圧を印加することによって、チャネル形成領域５ｃにｎチャネルを形成する。ｎチャネルはｎ型不純物を含むソース領域５ａとドレイン領域５ｂとを電気的に導通する。そして、ドレイン電極６ｂに所定の電圧を印加することによって、ソース領域５ａとドレイン領域５ｂ間にはｎチャネルを介して電流が流れる。ソース領域５ａとドレイン領域５ｂ間に流れる電流がドレイン電流である。ドレイン電流は、ソース電極６ａまたはドレイン電極６ｂに取り込まれ、ソース電極６ａおよびドレイン電極６ｂに接続する配線層を介して外部に供給される。
【００２７】
つぎに、本実施の形態１にかかるＴＦＴ１は長時間にわたって電流が流れた場合であっても、従来構造のＴＦＴと比較し閾値電圧の変動を低減できることについて説明する。
【００２８】
図２は、本実施の形態１にかかるＴＦＴ１の閾値電圧の変動を測定した結果を示すグラフである。図２に示すように、実施の形態１にかかるＴＦＴ１の他、従来構造のＴＦＴについても測定を行っている。実施の形態１にかかるＴＦＴ１は、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚を２００ｎｍとし、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を１００ｎｍとすることによって、ｄ1をｄ2より大きくしている。一方、従来構造のＴＦＴは、半導体層の膜厚が領域によらず５０ｎｍであり、ｄ1とｄ2は等しい。また、本測定は、ゲート電極３とドレイン電極６ｂとに１０Ｖの電圧を印加した状態を所定時間維持し、閾値電圧の変動を測定している。
【００２９】
図２に示すように、本実施の形態１にかかるＴＦＴ１の閾値電圧の変動値は、全ての測定時間において従来構造のＴＦＴの閾値電圧の変動値より小さい。そのため、本実施の形態１にかかるＴＦＴ１は、長時間に渡って動作した場合であっても、従来構造のＴＦＴと比較しＴＦＴに流れる電流値の変動を抑制することが可能となる。
【００３０】
本実施の形態１にかかるＴＦＴにおいて閾値電圧の変動が低減される理由を以下のように述べる。ＴＦＴには、ゲート電極３とソース電極６ａとの間に生じる電界の影響を受けた電子が、ゲート絶縁膜４と半導体層５との界面を飛び越えゲート絶縁膜４の内部へ入り込む現象が起こることがある。現時点では明らかではないが、この現象が閾値電圧の変動に影響を与えるものと考えられる。ゲート絶縁膜４の内部へ入り込んだ電子は負の固定電荷となり、これにともない、閾値電圧は正方向に変動すると推測されるためである。また、このゲート電極３とソース電極６aとの間に生じる電界の強度は、ゲート電極３とソース電極６aとの距離に反比例するものと考えられる。
【００３１】
ここで、実施の形態１にかかるＴＦＴ１の構造はｄ1がｄ2より大きいため、従来構造のＴＦＴと比べゲート電極３とソース電極６aとの距離が大きくなる。このため、ＴＦＴ１ではゲート電極３とソース電極６ａとの間に生じる電界の強度が弱くなり、電子に対する電界の影響が低減され、閾値電圧の変動を抑制することが可能となったものと考えられる。
【００３２】
なお、実施の形態１にかかるＴＦＴは、飽和領域のもとで動作させることにより、さらに閾値電圧の変動を抑制することができる。以下、その理由を説明する。ここで、ドレイン電極に印加される電圧、すなわち、ドレイン電圧が比較的低い場合には、ｎチャネル内の電子の移動速度が電界の強度に比例して増加するため、ドレイン電圧に従ってドレイン電流は直線的に増加する。この動作領域を線形領域という。そして、ドレイン電圧を徐々に高くしていくと、ドレイン電圧が高い状態であってもドレイン電流が増加せず飽和する。この領域を飽和領域という。
【００３３】
図３は、本実施の形態１にかかるＴＦＴが線形領域および飽和領域のもとで動作した場合の閾値電圧の変動を測定した結果を示すグラフである。図３（ａ）は線形領域のもとでＴＦＴ１が動作した場合の測定結果であり、図３（ｂ）は飽和領域のもとでＴＦＴ１が動作した場合の測定結果であり、ともに、同一の条件で製造された複数のＴＦＴについて測定している。
【００３４】
図３に示すように、ＴＦＴ１が線形領域のもとで１０6秒間動作した場合、閾値電圧はＶ1の値に変動する。これに対し、ＴＦＴ１が飽和領域のもとで１０6秒間動作した場合、閾値電圧はＶ2（＜Ｖ1）の値に変動するに留まる。このため、ＴＦＴ１においては、線形領域のもとで動作する場合と比較し飽和領域のもとで動作する方が閾値電圧の変動は少ない。したがって、ある一定の値だけ閾値電圧が変動した時点をＴＦＴの寿命とすると、飽和領域で動作することによって本実施の形態１にかかるＴＦＴの寿命はさらに長くなることとなる。
【００３５】
実施の形態１にかかるＴＦＴは飽和領域のもとで動作することにより閾値電圧の変動をさらに抑制することができる理由は、以下のように推測できる。ソース領域から供給される電子がゲート絶縁膜４の膜中に入り込む現象は、ゲート・ソース間電圧とソース・ドレイン間電圧との大小関係に影響されるものと推測される。飽和領域のもとでは、ソース電極に印加される電圧はドレイン電極およびゲート電極と比較し低く、また、ドレイン電極に印加される電圧は高いため、ソース・ドレイン間電圧とゲート・ソース間電圧との差は縮まる。このため、ゲート絶縁膜４に入り込まずチャネルを通過しドレイン電極に移動する電子の割合が高くなるものと考えられる。したがって、実施の形態１にかかるＴＦＴは、飽和領域のもとで動作することによって閾値電圧の変動をさらに抑制することができるものと推測される。
【００３６】
上述したように実施の形態１にかかるＴＦＴは、飽和領域のもとで動作することによって継続的にオン状態にして使用した場合であっても閾値電圧の変動を抑制することができる。したがって、実施の形態１にかかるＴＦＴは、使用が継続した場合であっても、ＴＦＴに流れる電流の減少を低減することができ、従来よりも長期に渡って使用が可能となる。
【００３７】
また、実施の形態１にかかるＴＦＴは、チャネル長を短くすることが可能である。図４は、本実施の形態１にかかるＴＦＴにおいて、チャネル長が異なるＴＦＴの閾値電圧の変動特性を示す図であり、曲線ｌ1にチャネル長が４．５μｍであるＴＦＴの閾値電圧の変動特性を、曲線ｌ2にチャネル長が６．５μｍであるＴＦＴの閾値電圧の変動特性を示す。図４に示すように、曲線ｌ1と曲線ｌ2とに差は認められず、チャネル長の差が閾値電圧の変動に影響しないと考えられる。このため、実施の形態１にかかるＴＦＴは短チャネル化が可能であり、ＴＦＴの小型化を実現することができる。
【００３８】
なお、実施の形態１にかかるＴＦＴとして、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚を２００ｎｍとし、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を１００ｎｍとして説明した。しかし、半導体層５の膜厚には１５％程度のばらつきが生じ、具体的には、ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は１７０ｎｍ以上２３０ｎｍ以下となる。また、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚は８５ｎｍ以上１１５ｎｍ以下となる。さらに、各領域の半導体層５の膜厚を上記の厚さに限定するものではない。ソース領域５ａおよびドレイン領域５ｂが配置された領域の半導体層５の膜厚は、不純物が十分に拡散する厚さであれば足り、これを満たす限り２００ｎｍと比して薄くすることも、また、厚くすることも可能である。また、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚は、ソース領域５ａとドレイン領域５ｂとの間にリークが発生しない程度の厚さに抑える必要がある。その一方、ゲート電極３とソース電極６ａとの間に生じる電界の強度を弱めるためｄ1を大きくする必要もあることから、実施の形態１にかかるＴＦＴの半導体層５は、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域と、ソース領域５ａおよびドレイン領域５ｂが配置された領域とにおいて段差構造を有することとなる。なお、ソース領域５ａおよびドレイン領域５ｂが配置されていない領域におけるゲート電極３の上部領域の半導体層５の膜厚を、ソース領域５ａとドレイン領域５ｂとの間にリークを発生しない条件を満たす厚さとして、たとえば、５０ｎｍとしてもよい。
【００３９】
また、実施の形態１にかかるＴＦＴとして、ゲート電極３とソース電極６ａおよびドレイン電極６ｂとの間に、ゲート絶縁膜４と半導体層５を設けたＴＦＴ１について説明したが、ｄ1がｄ2と比べ大きくなる構造であれば、さらに他の層を設けた構造としてもよい。
【００４０】
また、実施の形態１にかかるＴＦＴは、半導体層５の膜厚に差を設けることによりｄ1をｄ2と比較し大きくする他、図５に示すように、領域１４ａおよび領域１４ｂに対応するゲート絶縁膜１４の膜厚を、領域１４ｃに対応するゲート絶縁膜１４の膜厚と比較し厚くすることにより、ｄ1をｄ2より大きくしてもよい。
【００４１】
つぎに、実施の形態１にかかるＴＦＴの製造方法を説明する。図６は、実施の形態１にかかるＴＦＴの製造方法を示した図である。図６に示す製造方法に従って製造することにより、製造コストの低減を図ることが可能となる。
【００４２】
図６（ａ）は、ガラス基板２上にゲート電極３を形成する工程を示す模式図である。ゲート電極３は、所定の開口部を有するマスクパターンを用いてエッチングを行うことにより形成する。なお、断面が台形状となるテーパーエッチング方法を用いた場合を示したが、断面が矩形となるエッチング方法を用いてもよい。
【００４３】
図６（ｂ）は、ゲート電極３上にゲート絶縁膜４、アモルファスシリコン層８、高濃度ｎ型アモルファスシリコン層９および金属薄膜層６を形成する工程を示す模式図である。アモルファスシリコン層８は、チャネル形成領域５ｃを形成し、高濃度ｎ型アモルファスシリコン層９は、後の工程において、ソース領域５ａとドレイン領域５ｂとを形成する。また、金属薄膜層６は、後の工程において、ソース電極６ａとドレイン電極６ｂを形成する。
【００４４】
図６（ｃ）は、ソース電極６ａとドレイン電極６ｂをエッチング工程によって形成する工程を示す模式図である。本工程は、ソース電極６ａとドレイン電極６ｂに対応する領域以外の金属薄膜層６と、ソース領域５ａとドレイン領域５ｂとに対応する領域以外の高濃度ｎ型アモルファスシリコン層９とを除去する。また、エッチング量を多く設定することによって、ゲート電極３の上部領域のアモルファスシリコン層８の一部も除去する。また、図６（ｃ）におけるエッチング工程の後、図６（ｄ）に示すように、保護膜７が形成される。
【００４５】
以上説明した方法により、実施の形態１にかかるＴＦＴの製造が可能となる。また、一度のエッチング工程によって、金属薄膜層６と高濃度ｎ型アモルファスシリコン層９との除去と、ゲート電極３の上部領域のアモルファスシリコン層８の薄膜化が可能となり、製造コストの低減を図ることができる。
【００４６】
（実施の形態２）
つぎに、実施の形態２にかかる画像表示装置について説明する。本実施の形態２にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子として用い、該ドライバー素子によって、流入する電流値を制御される発光素子を備える。
【００４７】
図７は、実施の形態２における画素回路の構造を示す図である。実施の形態２にかかる画像表示装置は、画素回路２１をマトリックス状に配置することによって構成される。図７に示すように、画素回路２１は、発光素子である有機ＥＬ素子２２と、ドライバー素子であるＴＦＴ２３と、輝度データを電圧の形で画素回路に供給するデータ線２４と、スイッチング素子であるＴＦＴ２５とを有する。さらに、画素回路２１は、データ線２４から供給された電圧を保持するコンデンサ２７と、ＴＦＴ２５の駆動状態を制御する走査線２６とを有する。
【００４８】
有機ＥＬ素子２２は、発光素子として機能し、流れる電流の大きさに対応した輝度で発光する。有機ＥＬ素子２２は、一方はＴＦＴ２３のソース／ドレイン電極の一方と接続し、一方は定電源線Ｖｄｄと接続する。
【００４９】
ＴＦＴ２３は、ドライバー素子として機能し、有機ＥＬ素子２２に流れる電流を制御することによって、有機ＥＬ素子２２の発光と発光時の強度を制御する。ＴＦＴ２３と有機ＥＬ素子２２は直列に接続しており、ＴＦＴ２３に電流が流れる場合には有機ＥＬ素子２２にもＴＦＴ２３に流れる電流と同等の電流が流れる。
【００５０】
ＴＦＴ２３のソース電極はグラウンドに接続し、ドレイン電極は有機ＥＬ素子２２を介して定電源線Ｖｄｄに接続する。ＴＦＴ２３のドレイン電極には、定電源線Ｖｄｄによって十分に高い電圧が供給されており、ＴＦＴ２３はゲート電極に供給される電圧によってチャネルに流れる電流値を規定する。このため、ＴＦＴ２３は、飽和領域のもとでオン状態になる。ＴＦＴ２３は、実施の形態１に記載した構造を有し、飽和領域のもとで長時間に渡ってオン状態を維持した場合であっても閾値電圧の変動が低減され、チャネルに流れる電流値の減少を低減する特性を有する。
【００５１】
ＴＦＴ２５は、スイッチング素子として機能し、データ線２４からＴＦＴ２３のゲート電極への電圧の供給を制御する。ＴＦＴ２５はオン状態となることによって、データ線２４とＴＦＴ２３のゲート電極を導通させる。この結果、データ線２４はＴＦＴ２３のゲート電極に所定の電圧を供給することができる。また、走査線２６はＴＦＴ２５の駆動状態を制御し、走査線２６を高レベルとすることによってＴＦＴ２５をオン状態とし、走査線２６を低レベルとすることによってＴＦＴ２５をオフ状態とする。
【００５２】
以下、有機ＥＬ素子２２が発光するまでの画素回路２１の動作を説明する。走査線２６が高レベルとなりＴＦＴ２５がオン状態となることによって、データ線２４からＴＦＴ２３のゲート電極に電圧が供給される。ＴＦＴ２５をオフ状態とするため走査線２６を低レベルにすると、データ線２４とＴＦＴ２３は電気的に切り離されるが、ＴＦＴ２３のゲート電極の電圧はコンデンサ２７が安定に保持する。そして、ＴＦＴ２３と有機ＥＬ素子２２に流れる電流は、ＴＦＴ２３のゲート・ソース間電圧に応じた値となり、有機ＥＬ素子２２はこの電流値に応じた輝度で発光することとなる。
【００５３】
つぎに、実施の形態２における有機ＥＬ素子２２に流れる電流値の時間的変動について説明する。図８は、実施の形態２における有機ＥＬ２２が所定時間発光した後に、有機ＥＬ素子２２に流れる電流値を示す図である。図８（ａ）は、画素回路２１に備わる有機ＥＬ素子２２が発光を開始した場合に有機ＥＬ素子２２にフレーム毎に流れる電流値を示し、図８（ｂ）は、有機ＥＬ素子２２が発光を３万時間継続した後に有機ＥＬ素子２２にフレーム毎に流れる電流値を示す。
【００５４】
図８（ａ）に示すように、有機ＥＬ素子２２が発光を開始した当初は、フレーム毎に約０．８ｍｓｅｃの間に渡って有機ＥＬ素子２２に約５．５μＡの電流が流れる。これに対し、有機ＥＬ素子２２が３万時間発光を継続した後は、図８（ｂ）に示すように、フレーム毎に約０．８ｍｓｅｃの間に渡って約４．３μＡの電流が流れ、フレーム毎に流れる電流は発光開始当初と比較し約２２％の減少に留まる。有機ＥＬ素子２２の発光輝度が発光当初の５０％に減少した場合を画像表示装置の寿命とすると、本実施の形態２にかかる画像表示装置は、有機ＥＬ素子２２が発光を３万時間継続した場合であっても有機ＥＬ素子２２に流れる電流は発光当初の２２％の減少に留まるため、従来の画像表示装置と比較し寿命は長くなるものと考えられる。
【００５５】
上述したように、本実施の形態２にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子として使用することにより、有機ＥＬ素子２２に流れる電流値の減少を低減することができ、有機ＥＬ素子２２の発光輝度の変動を長期に渡って抑制することが可能となる。したがって、実施の形態２にかかる画像表示装置は、長期に渡って表示輝度の均一性を保持した高品質の画像表示が可能となり、画像表示の劣化を抑制することができる。
【００５６】
なお、実施の形態２にかかる画像表示装置は、発光素子として有機ＥＬ素子２２を用いた場合について説明したが、流れる電流の大きさに対応した輝度で発光する発光素子であれば足り、有機ＥＬ素子以外に、たとえば、無機ＥＬ素子や発光ダイオードを用いることも可能である。
【００５７】
また、本実施の形態２にかかる画像表示装置では、スイッチング素子であるＴＦＴ２５の具体的構造について特に説明はしていないが、ＴＦＴ２５についても実施の形態１にかかるＴＦＴを用いてもよい。実施の形態１にかかるＴＦＴは、閾値電圧の変動を抑制する特性を有するとともに、従来構造のＴＦＴが有する特性も備える。このため、継続的に導通するもののみならず、スイッチング素子のような電圧駆動素子に用いることももちろん可能である。
【００５８】
（実施の形態３）
つぎに、実施の形態３にかかる画像表示装置について説明する。実施の形態２は実施の形態１にかかるＴＦＴをドライバー素子として用いたが、本実施の形態３にかかる画像表示装置は、実施の形態１にかかるＴＦＴをドライバー素子に流す電流の値を決定する電流決定素子として用いる。
【００５９】
図９は、実施の形態３における画素回路の構造を示す図であり、実施の形態３にかかる画像表示装置は、画素回路３１をマトリックス状に配置することによって構成される。図９に示すように、画素回路３１は、発光素子である有機ＥＬ素子３２と、ドライバー素子であるＴＦＴ３３を備える。また、ＴＦＴ３５のソース電極に所定の電圧を供給する第１配線３４と、電流決定素子であるＴＦＴ３５と、ＴＦＴ３５のゲート電極に所定の電圧を印加する第２配線３６と、ＴＦＴ３５に流れた電流を電圧に変換し保持するコンデンサ３７とを備える。さらに、ＴＦＴ３３のゲート電極とドレイン電極との短絡を制御するＴＦＴ４０と、ＴＦＴ３３のソース電極とグラウンドとの電気的導通を制御するＴＦＴ４１を備える。
【００６０】
ＴＦＴ３５は、実施の形態１に記載した構造を有し、飽和領域で長時間に渡ってオン状態を継続した場合であっても閾値電圧の変動を抑制し、ＴＦＴ３５に流れる電流値の減少を抑制する特性を有する。
【００６１】
また、ＴＦＴ３５は、電流決定素子として機能し、電圧書き込み時に飽和領域のもとで動作することにより、ＴＦＴ３３に流す電流の値をＴＦＴ３５のゲート電極に印加される電圧に基づいて決定する。ＴＦＴ３５に流れる電流の値は、有機ＥＬ素子３２が実現しようとする輝度に対応して定められた値である。ＴＦＴ３５にこの値の電流を流すため、第２配線３６はこの電流値に対応する電圧をＴＦＴ３５のゲート電極に印加する。ＴＦＴ３５に流れる電流値はコンデンサ３７によって電圧に変換された後ＴＦＴ３３のゲート・ソース間電圧として供給され、有機ＥＬ素子３２に発光輝度に対応する電流が流れる際の電圧値となる。
【００６２】
また、有機ＥＬ素子３２とＴＦＴ３３は、実施の形態２における有機ＥＬ素子２２とＴＦＴ３３と同様に機能する。また、ＴＦＴ４０は、ＴＦＴ３３のゲート電極とドレイン電極とを短絡することによって、ＴＦＴ３３の閾値電圧を検出する機能を有する。また、ＴＦＴ４１は、オン状態となることによってＴＦＴ３３のソース電極とグラウンドを接続し、ＴＦＴ３３に電流を流す機能を有する。
【００６３】
以下、有機ＥＬ素子３２が発光するまでの画素回路３１の動作を説明する。ＴＦＴ４０がオン状態となりＴＦＴ３３のゲート電極とドレイン電極とを短絡することによって、ＴＦＴ３３の閾値電圧を検出する。その後、第２配線３６が所定の電圧をＴＦＴ３５のゲート電極に印加することにより、ＴＦＴ３５は、飽和領域のもとでオン状態となり、印加電圧に基づいて決定した値の電流を流す。なお、ＴＦＴ３５に流れた電流の値は、有機ＥＬ素子３２が実現しようとする輝度に対応した値である。そして、コンデンサ３７はＴＦＴ３５に流れた電流を電圧に変換し保持し、保持する電圧をＴＦＴ３３にゲート・ソース間電圧として供給する。
【００６４】
その後、ＴＦＴ４１が導通しＴＦＴ３３のソース電極とグラウンドを接続することによって、ＴＦＴ３３と有機ＥＬ素子３２に電流が流れ、有機ＥＬ素子３２は発光する。ＴＦＴ３３と有機ＥＬ素子３２に流れる電流は、ＴＦＴ３３のゲート・ソース間電圧に応じた値、すなわち、ＴＦＴ３５に流れた電流である。
【００６５】
上述したように、電流決定素子であるＴＦＴ３５は、ＴＦＴ３３に流す電流の値をＴＦＴ３５のゲート電極への印加電圧に基づいて決定する。ＴＦＴ３５に閾値電圧の変動が発生すると、ＴＦＴ３３に流す電流の値が変動し、有機ＥＬ素子３２の発光輝度が不均一となる。しかし、実施の形態３にかかる画像表示装置は、電流決定素子として実施の形態１にかかるＴＦＴを用いることにより、電流決定素子の閾値電圧の変動を抑制する。このため、ＴＦＴ３３には、所定の電流値が変動することなく流れ、有機ＥＬ素子３２に流れる電流値の変動を起因とする発光輝度の変動を低減することが可能となり、長期にわたって高品質の画像表示が可能である画像表示装置を実現することができる。
【００６６】
なお、本実施の形態３にかかる画像表示装置では、電流供給素子以外のＴＦＴであるＴＦＴ４０とＴＦＴ４１の具体的構造については特に説明していないが、ＴＦＴ４０とＴＦＴ４１に実施の形態１にかかるＴＦＴを用いてもよい。また、実施の形態２にかかる画像表示装置と同様に、ドライバー素子として実施の形態１にかかるＴＦＴを用いることも可能である。
【００６７】
【発明の効果】
以上説明したように、本発明にかかるＴＦＴによれば、ゲート電極の上端とチャネル形成領域の上端との距離と比較し、ゲート電極の上端とソース領域の上端との距離を広くし、飽和領域でオン状態とすることによりＴＦＴの閾値電圧の変動を減少させることが可能となる。また、このＴＦＴが飽和領域で駆動する画素回路を有することにより、長期に渡って高品質の画像表示を可能とする画像表示装置を実現することができる。
【図面の簡単な説明】
【図１】本実施の形態１にかかるＴＦＴの構造を示した図である。
【図２】本実施の形態１にかかるＴＦＴの閾値電圧の変動を測定した結果を示すグラフである。
【図３】本実施の形態１にかかるＴＦＴが線形領域および飽和領域において動作した場合の閾値電圧の変動を測定した結果を示すグラフである。
【図４】実施の形態１にかかるＴＦＴにおいて、チャネル長が異なるＴＦＴの閾値電圧の変動特性を示す図である。
【図５】実施の形態１にかかるＴＦＴの構造の他の例を示した図である。
【図６】実施の形態１にかかるＴＦＴの製造方法を示した図である。
【図７】実施の形態２における画素回路の構造を示す図である。
【図８】実施の形態２における有機ＥＬ素子が所定時間発光した後に、有機ＥＬ素子に流れる電流値を示す図である。
【図９】実施の形態３における画素回路の構造を示す図である。
【図１０】アモルファスシリコンを半導体層として使用したＴＦＴにおける閾値電圧の変動を測定した結果を示すグラフである。
【図１１】電流が流れ始めた当初のＴＦＴと長時間にわたり電流が流れたＴＦＴとの電圧−電流特性を示すグラフである。
【符号の説明】
１、１１ ＴＦＴ
２ ガラス基板
３ ゲート電極
４、１４ ゲート絶縁膜
５、１５ 半導体層
５ａ、１５ａ ソース領域
５ｂ、１５ｂ ドレイン領域
５ｃ、１５ｃ チャネル形成領域
６ 金属薄膜層
６ａ ソース電極
６ｂ ドレイン電極
７ 保護膜
８ アモルファスシリコン層
９ 高濃度ｎ型アモルファスシリコン層
２１、３１ 画素回路
２２、３２ 有機ＥＬ素子
２３、２５、３３、３５、４０、４１ ＴＦＴ
２４ データ線
２６ 走査線
２７、３７ コンデンサ
３４ 第１配線
３６ 第２配線
Claims (6)
- 流れる電流に対応した輝度の光を表示する発光素子と、
前記発光素子に直列に接続し、前記発光素子の発光状態を制御するドライバー素子と、
印加電圧に対応した電流を流すことによって前記ドライバー素子に流れる電流値を制御する薄膜トランジスタと、
一端を前記ドライバー素子のゲート電極に接続し、他端を前記薄膜トランジスタのドレイン電極に接続し、前記薄膜トランジスタが流した電流を当該電流に対応する電圧に変換し、該電圧を前記ドライバー素子のゲート・ソース間電圧として保持するコンデンサと、
前記ドライバー素子のゲート電極とドレイン電極とを短絡することによって当該ドライバー素子の閾値電圧を検出する第１の素子と、
前記ドライバー素子のソース電極を接地することによって当該ドライバー素子に電流を流す第２の素子と、
を備えたアクティブマトリックス型の画像表示装置であって、
前記薄膜トランジスタは、基板上に配置されたゲート電極と、
前記ゲート電極上に配置されたチャネル形成領域と、前記チャネル形成領域の一部領域上に配置され不純物を添加した不純物領域と、を有する半導体層と、
前記不純物領域と電気的に接続し、互いに離間するように配置されたソース電極およびドレイン電極と、
前記ゲート電極と前記半導体層との間に設けられ、前記ゲート電極と前記半導体層とを電気的に絶縁するゲート絶縁膜と、を備え、
前記ゲート電極の上端と前記不純物領域の上端との距離が、前記不純物領域が配置されていない領域における前記ゲート電極の上端と前記チャネル形成領域の上端との距離と比較し、大きいことを特徴とするアクティブマトリックス型の画像表示装置。 - 前記半導体層は、アモルファスシリコン層であることを特徴とする請求項１に記載のアクティブマトリックス型の画像表示装置。
- 前記不純物領域が配置された領域における前記半導体層の膜厚は、前記不純物領域が配置されていない領域における前記第１のゲート電極の上部領域における前記半導体層の膜厚と比較し、厚いことを特徴とする請求項１または２に記載のアクティブマトリックス型の画像表示装置。
- 前記不純物領域が配置された領域における前記半導体層の膜厚が１７０ｎｍ以上２３０ｎｍ以下であり、前記不純物領域が配置されていない領域における前記第１のゲート電極の上部領域における前記半導体層の膜厚が８５ｎｍ以上１１５ｎｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載のアクティブマトリックス型の画像表示装置。
- 前記第１のドレイン電極に印加される電圧の変化に対して、前記第１のソース電極と前記第１のドレイン電極との間を流れる電流が変化せず飽和する飽和領域のもと、オン状態とされることを特徴する請求項１〜４のいずれか一つに記載のアクティブマトリックス型の画像表示装置。
- 前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１に記載のアクティブマトリックス型の画像表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139476A JP4482287B2 (ja) | 2003-05-16 | 2003-05-16 | アクティブマトリックス型の画像表示装置 |
| US10/843,337 US7173278B2 (en) | 2003-05-16 | 2004-05-12 | Thin-film transistor in which fluctuations in current flowing therethrough are suppressed, and image display apparatus |
| TW093113397A TWI254455B (en) | 2003-05-16 | 2004-05-13 | TFT and image display device |
| CNB200410044712XA CN100429789C (zh) | 2003-05-16 | 2004-05-17 | 薄膜晶体管及图像显示装置 |
| US11/530,644 US7569858B2 (en) | 2003-05-16 | 2006-09-11 | Thin film transistor in which fluctuations in current flowing therethrough are suppressed, and image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139476A JP4482287B2 (ja) | 2003-05-16 | 2003-05-16 | アクティブマトリックス型の画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342940A JP2004342940A (ja) | 2004-12-02 |
| JP4482287B2 true JP4482287B2 (ja) | 2010-06-16 |
Family
ID=33528549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139476A Expired - Fee Related JP4482287B2 (ja) | 2003-05-16 | 2003-05-16 | アクティブマトリックス型の画像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7173278B2 (ja) |
| JP (1) | JP4482287B2 (ja) |
| CN (1) | CN100429789C (ja) |
| TW (1) | TWI254455B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060007070A1 (en) * | 2004-06-02 | 2006-01-12 | Li-Wei Shih | Driving circuit and driving method for electroluminescent display |
| US20060232191A1 (en) * | 2005-04-15 | 2006-10-19 | Samsung Electronics Co., Ltd. | Gate-controlled electron-emitter array panel, active matrix display including the same, and method of manufacturing the panel |
| KR100785020B1 (ko) * | 2006-06-09 | 2007-12-12 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| KR102673721B1 (ko) * | 2016-11-07 | 2024-06-11 | 삼성전자주식회사 | Led 패널 및 그 제조 방법 |
| CN107689390B (zh) * | 2017-10-18 | 2020-05-12 | 京东方科技集团股份有限公司 | 像素界定层及其制造方法、显示基板、显示面板 |
| KR102553881B1 (ko) * | 2018-06-01 | 2023-07-07 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치 |
| US11127357B2 (en) * | 2019-04-19 | 2021-09-21 | Apple Inc. | Display pixel luminance stabilization systems and methods |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684365A (en) | 1994-12-14 | 1997-11-04 | Eastman Kodak Company | TFT-el display panel using organic electroluminescent media |
| US5532180A (en) * | 1995-06-02 | 1996-07-02 | Ois Optical Imaging Systems, Inc. | Method of fabricating a TFT with reduced channel length |
| JP4114216B2 (ja) * | 1997-05-29 | 2008-07-09 | カシオ計算機株式会社 | 表示装置及びその駆動方法 |
| JP4169896B2 (ja) * | 1999-06-23 | 2008-10-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタとその製造方法 |
| JP2002229480A (ja) * | 2001-02-07 | 2002-08-14 | Matsushita Electric Ind Co Ltd | 表示装置と液晶表示装置及び表示装置用半導体装置 |
| JP4831874B2 (ja) * | 2001-02-26 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 発光装置及び電子機器 |
| JP2003091245A (ja) * | 2001-09-18 | 2003-03-28 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR100609308B1 (ko) * | 2001-11-20 | 2006-08-08 | 탑폴리 옵토일렉트로닉스 코포레이션 | 비정질 실리콘 트랜지스터를 갖는 능동 매트릭스 유기발광 다이오드 |
-
2003
- 2003-05-16 JP JP2003139476A patent/JP4482287B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-12 US US10/843,337 patent/US7173278B2/en not_active Expired - Lifetime
- 2004-05-13 TW TW093113397A patent/TWI254455B/zh not_active IP Right Cessation
- 2004-05-17 CN CNB200410044712XA patent/CN100429789C/zh not_active Expired - Lifetime
-
2006
- 2006-09-11 US US11/530,644 patent/US7569858B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20040262607A1 (en) | 2004-12-30 |
| CN1551372A (zh) | 2004-12-01 |
| TW200428659A (en) | 2004-12-16 |
| JP2004342940A (ja) | 2004-12-02 |
| CN100429789C (zh) | 2008-10-29 |
| US20070007528A1 (en) | 2007-01-11 |
| TWI254455B (en) | 2006-05-01 |
| US7569858B2 (en) | 2009-08-04 |
| US7173278B2 (en) | 2007-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| R350 | Written notification of registration of transfer |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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