JP2003188287A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JP2003188287A JP2003188287A JP2001383894A JP2001383894A JP2003188287A JP 2003188287 A JP2003188287 A JP 2003188287A JP 2001383894 A JP2001383894 A JP 2001383894A JP 2001383894 A JP2001383894 A JP 2001383894A JP 2003188287 A JP2003188287 A JP 2003188287A
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Abstract
(57)【要約】
【課題】隣接メモリセル間の結合容量による干渉の影響
を小さくしてメモリセルの動作マージンを向上させた不
揮発性半導体記憶装置及びその製造方法を提供するこ
と。 【解決手段】ｐ型半導体基板１上の素子領域１６に形成
されたゲート絶縁膜２上にゲート間絶縁膜４を介して積
層された浮遊ゲート５と制御ゲート６とからなるゲート
と、このゲート間のｐ型半導体基板１表面に形成され、
ソースあるいはドレインとなるｎ型拡散層６とを有する
複数個のメモリセルトランジスタ７を有している。更
に、このメモリセルトランジスタ７のソース側にはソー
ス側選択トランジスタ９が配設されている。メモリセル
トランジスタ７上及びソース側選択トランジスタ９上に
は、絶縁膜１０を介して、例えば不純物が添加されたポ
リシリコンからなる導電層１１が埋めこまれている。こ
の時、ソース側選択トランジスタ９のソース領域と導電
層１１とは直接接続している。
を小さくしてメモリセルの動作マージンを向上させた不
揮発性半導体記憶装置及びその製造方法を提供するこ
と。 【解決手段】ｐ型半導体基板１上の素子領域１６に形成
されたゲート絶縁膜２上にゲート間絶縁膜４を介して積
層された浮遊ゲート５と制御ゲート６とからなるゲート
と、このゲート間のｐ型半導体基板１表面に形成され、
ソースあるいはドレインとなるｎ型拡散層６とを有する
複数個のメモリセルトランジスタ７を有している。更
に、このメモリセルトランジスタ７のソース側にはソー
ス側選択トランジスタ９が配設されている。メモリセル
トランジスタ７上及びソース側選択トランジスタ９上に
は、絶縁膜１０を介して、例えば不純物が添加されたポ
リシリコンからなる導電層１１が埋めこまれている。こ
の時、ソース側選択トランジスタ９のソース領域と導電
層１１とは直接接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置のうち、特に、浮遊ゲートと制御ゲートとの積層
構造を有する不揮発性メモリセルトランジスタを有する
半導体記憶装置及びその製造方法に関するものである。
憶装置のうち、特に、浮遊ゲートと制御ゲートとの積層
構造を有する不揮発性メモリセルトランジスタを有する
半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、大容量化に適した電気的に書き換
え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とし
て、メモリセルが多数個直列に接続されたＮＡＮＤセル
をマトリクス状に配列したＮＡＮＤ型フラッシュメモリ
セルアレイを有するＮＡＮＤ型フラッシュメモリがあ
る。図９にＮＡＮＤ型フラッシュメモリセルアレイの等
価回路を示す。また、図１０は、メモリセルアレイの平
面図、図１１は、メモリセルアレイのビット線方向、す
なわち図１０中のＡ−Ａ´線断面図である。
え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とし
て、メモリセルが多数個直列に接続されたＮＡＮＤセル
をマトリクス状に配列したＮＡＮＤ型フラッシュメモリ
セルアレイを有するＮＡＮＤ型フラッシュメモリがあ
る。図９にＮＡＮＤ型フラッシュメモリセルアレイの等
価回路を示す。また、図１０は、メモリセルアレイの平
面図、図１１は、メモリセルアレイのビット線方向、す
なわち図１０中のＡ−Ａ´線断面図である。
【０００３】図９乃至図１１に示されているように、メ
モリセルトランジスタ（ＭＴ）１０１は、ｐ型半導体基
板１０２上にゲート絶縁膜１０３を介して浮遊ゲート１
０４が形成されており、この浮遊ゲート１０４上にゲー
ト間絶縁膜１０５を介して制御ゲート１０６が積層され
ている。この制御ゲート１０６は行方向に連続して形成
され、行方向に隣接するメモリセルトランジスタ（Ｍ
Ｔ）１０１同士で共通とされ、ワード線（ＷＬ）として
機能する。
モリセルトランジスタ（ＭＴ）１０１は、ｐ型半導体基
板１０２上にゲート絶縁膜１０３を介して浮遊ゲート１
０４が形成されており、この浮遊ゲート１０４上にゲー
ト間絶縁膜１０５を介して制御ゲート１０６が積層され
ている。この制御ゲート１０６は行方向に連続して形成
され、行方向に隣接するメモリセルトランジスタ（Ｍ
Ｔ）１０１同士で共通とされ、ワード線（ＷＬ）として
機能する。
【０００４】メモリセルトランジスタ（ＭＴ）１０１の
ソース、ドレインであるｎ型拡散層１０７は、各々隣接
するもの同士で共有され、メモリセルトランジスタ（Ｍ
Ｔ）１０１が複数個（例えば８個）直列接続されてＮＡ
ＮＤセルを構成する。このＮＡＮＤセルのドレイン側は
選択トランジスタ（ＳＴ０）１０８を介して列方向に連
続して形成されているビット線ＢＬに、ソース側は選択
トランジスタ（ＳＴ１）１０８を介して共通ソース線
（ＳＳ）に接続されている。
ソース、ドレインであるｎ型拡散層１０７は、各々隣接
するもの同士で共有され、メモリセルトランジスタ（Ｍ
Ｔ）１０１が複数個（例えば８個）直列接続されてＮＡ
ＮＤセルを構成する。このＮＡＮＤセルのドレイン側は
選択トランジスタ（ＳＴ０）１０８を介して列方向に連
続して形成されているビット線ＢＬに、ソース側は選択
トランジスタ（ＳＴ１）１０８を介して共通ソース線
（ＳＳ）に接続されている。
【０００５】また、選択トランジスタ（ＳＴ０，ＳＴ
１）１０８のゲートは、メモリセルトランジスタ（Ｍ
Ｔ）１０１と同一工程で形成してメモリセルトランジス
タ（ＭＴ）１０１と同様の構造を有しており、メモリセ
ルトランジスタ（ＭＴ）１０１の浮遊ゲート１０４に対
応する１層目のゲートと制御ゲートに対応する２層目の
ゲートとが、図示しない所定の箇所で導通接続してい
る。
１）１０８のゲートは、メモリセルトランジスタ（Ｍ
Ｔ）１０１と同一工程で形成してメモリセルトランジス
タ（ＭＴ）１０１と同様の構造を有しており、メモリセ
ルトランジスタ（ＭＴ）１０１の浮遊ゲート１０４に対
応する１層目のゲートと制御ゲートに対応する２層目の
ゲートとが、図示しない所定の箇所で導通接続してい
る。
【０００６】以下、ＮＡＮＤ型フラッシュメモリの動作
を説明する。データの書き込みは、選択されたメモリセ
ルトランジスタ（ＭＴ）１０１の制御ゲート１０６、す
なわちワード線ＷＬに昇圧された書き込み電圧（＝２０
Ｖ程度）を印加し、その他の非選択のメモリセルトラン
ジスタ（ＭＴ）１０１の制御ゲート１０６、及びドレイ
ン側の選択トランジスタ（ＳＴ０）１０８のゲートには
各々中間電位（＝１０Ｖ程度）を印加することで行われ
る。また、ビット線（ＢＬ）１１０には、書き込むデー
タに応じて、“０”書き込みの場合には０Ｖ、“１”書
き込みの場合には中間電位を印加する。このようにし
て、ビット線（ＢＬ）１１０の電位は選択されたメモリ
セルトランジスタ（ＭＴ）１０１に伝達される。したが
って、データが“０”の時には、選択されたメモリセル
トランジスタ（ＭＴ）１０１の浮遊ゲート１０４とｐ型
半導体基板１０２との間に高電圧が加わってｐ型半導体
基板１０２から浮遊ゲート１０４に電子がトンネル注入
され、メモリセルトランジスタ（ＭＴ）１０１のしきい
値電圧が正方向にシフトする。一方、データが“１”の
場合にはしきい値電圧は変化しない。
を説明する。データの書き込みは、選択されたメモリセ
ルトランジスタ（ＭＴ）１０１の制御ゲート１０６、す
なわちワード線ＷＬに昇圧された書き込み電圧（＝２０
Ｖ程度）を印加し、その他の非選択のメモリセルトラン
ジスタ（ＭＴ）１０１の制御ゲート１０６、及びドレイ
ン側の選択トランジスタ（ＳＴ０）１０８のゲートには
各々中間電位（＝１０Ｖ程度）を印加することで行われ
る。また、ビット線（ＢＬ）１１０には、書き込むデー
タに応じて、“０”書き込みの場合には０Ｖ、“１”書
き込みの場合には中間電位を印加する。このようにし
て、ビット線（ＢＬ）１１０の電位は選択されたメモリ
セルトランジスタ（ＭＴ）１０１に伝達される。したが
って、データが“０”の時には、選択されたメモリセル
トランジスタ（ＭＴ）１０１の浮遊ゲート１０４とｐ型
半導体基板１０２との間に高電圧が加わってｐ型半導体
基板１０２から浮遊ゲート１０４に電子がトンネル注入
され、メモリセルトランジスタ（ＭＴ）１０１のしきい
値電圧が正方向にシフトする。一方、データが“１”の
場合にはしきい値電圧は変化しない。
【０００７】次に、データの消去は、ワード線（ＷＬ）
と平行に配設された１組の選択トランジスタ（ＳＴ０，
ＳＴ１）１０８のゲート線ＳＬ０，ＳＬ１で挟まれた、
ワード線（ＷＬ）が共通接続されたメモリセル群（ペー
ジ）の集合であるブロック単位で行われる。この時、消
去を行うブロック内の全ての制御ゲート１０６及び選択
トランジスタ（ＳＴ０，ＳＴ１）１０８のゲートを０Ｖ
とし、ｐ型半導体基板１０２には昇圧された昇圧電位Ｖ
ｐｐＥ（＝２０Ｖ程度）を印加する。また、消去を行わ
ない非選択のブロック内の制御ゲート１０６及び選択ト
ランジスタ１０８のゲートには、ＶｐｐＥを印加する。
これにより、データの消去が行われるブロックのメモリ
セルにおいて浮遊ゲートに蓄積されていた電子がｐ型半
導体基板に放出され、トランジスタのしきい値が負方向
にシフトする。
と平行に配設された１組の選択トランジスタ（ＳＴ０，
ＳＴ１）１０８のゲート線ＳＬ０，ＳＬ１で挟まれた、
ワード線（ＷＬ）が共通接続されたメモリセル群（ペー
ジ）の集合であるブロック単位で行われる。この時、消
去を行うブロック内の全ての制御ゲート１０６及び選択
トランジスタ（ＳＴ０，ＳＴ１）１０８のゲートを０Ｖ
とし、ｐ型半導体基板１０２には昇圧された昇圧電位Ｖ
ｐｐＥ（＝２０Ｖ程度）を印加する。また、消去を行わ
ない非選択のブロック内の制御ゲート１０６及び選択ト
ランジスタ１０８のゲートには、ＶｐｐＥを印加する。
これにより、データの消去が行われるブロックのメモリ
セルにおいて浮遊ゲートに蓄積されていた電子がｐ型半
導体基板に放出され、トランジスタのしきい値が負方向
にシフトする。
【０００８】次に、データの読み出しは、ビット線（Ｂ
Ｌ）１１０をプリチャージした後フローティング状態に
し、選択されたメモリセルトランジスタ（ＭＴ）１０１
の制御ゲート１０６を０Ｖ、それ以外の制御ゲート１０
６及び選択トランジスタ１０８のゲートを電源電圧Ｖｃ
ｃ（例えば３Ｖ）、ソース線を０Ｖとした上で、選択さ
れたメモリセルトランジスタ（ＭＴ）１０１に電流が流
れるか否かをビット線（ＢＬ）１１０で検出することで
行われる。すなわち、選択されたメモリセルトランジス
タ（ＭＴ）１０１に書きこまれたデータが“０”（メモ
リセルトランジスタ（ＭＴ）１０１のしきい値Ｖｔｈ＞
０）であれば、トランジスタはオフになるのでビット線
はプリチャージ電位を保ち、データが“１”（メモリセ
ルトランジスタ（ＭＴ）１０１のしきい値Ｖｔｈ＜０）
であれば、トランジスタがオンしてビット線（ＢＬ）１
１０はプリチャージ電位からΔＶだけ下がった電位とな
る。したがって、このビット線（ＢＬ）１１０の電位を
検出することによって選択されたメモリセルトランジス
タ（ＭＴ）１０１に記憶されているデータを読み出すこ
とができる。
Ｌ）１１０をプリチャージした後フローティング状態に
し、選択されたメモリセルトランジスタ（ＭＴ）１０１
の制御ゲート１０６を０Ｖ、それ以外の制御ゲート１０
６及び選択トランジスタ１０８のゲートを電源電圧Ｖｃ
ｃ（例えば３Ｖ）、ソース線を０Ｖとした上で、選択さ
れたメモリセルトランジスタ（ＭＴ）１０１に電流が流
れるか否かをビット線（ＢＬ）１１０で検出することで
行われる。すなわち、選択されたメモリセルトランジス
タ（ＭＴ）１０１に書きこまれたデータが“０”（メモ
リセルトランジスタ（ＭＴ）１０１のしきい値Ｖｔｈ＞
０）であれば、トランジスタはオフになるのでビット線
はプリチャージ電位を保ち、データが“１”（メモリセ
ルトランジスタ（ＭＴ）１０１のしきい値Ｖｔｈ＜０）
であれば、トランジスタがオンしてビット線（ＢＬ）１
１０はプリチャージ電位からΔＶだけ下がった電位とな
る。したがって、このビット線（ＢＬ）１１０の電位を
検出することによって選択されたメモリセルトランジス
タ（ＭＴ）１０１に記憶されているデータを読み出すこ
とができる。
【０００９】更に、従来、ＮＡＮＤ型フラッシュメモリ
において、例えばG.J.Hemink et al., "Fast and Accur
ate Programming Method for Multi-level NAND EEPROM
s",1995 Symposium on VLSI Tech., pp.129-130に開示
されているように、１つのメモリセルに３値以上のデー
タを記憶させる多値記憶技術が提案されている。
において、例えばG.J.Hemink et al., "Fast and Accur
ate Programming Method for Multi-level NAND EEPROM
s",1995 Symposium on VLSI Tech., pp.129-130に開示
されているように、１つのメモリセルに３値以上のデー
タを記憶させる多値記憶技術が提案されている。
【００１０】一例として、一つのメモリセルに４値の情
報を記憶させる場合のメモリセルトランジスタ（ＭＴ）
１０１のしきい値電圧と４値データとの関係を図１２に
示す。
報を記憶させる場合のメモリセルトランジスタ（ＭＴ）
１０１のしきい値電圧と４値データとの関係を図１２に
示す。
【００１１】図１２に示されているように、“０”デー
タの状態は、消去後の状態と同様で例えば負のしきい値
を持つ。また、“１”データの状態は例えば０．５〜
１．０Ｖ、“２”データの状態は例えば１．７５〜２．
２５Ｖ、“３”データの状態は３．０〜３．５Ｖのしき
い値を持つ。
タの状態は、消去後の状態と同様で例えば負のしきい値
を持つ。また、“１”データの状態は例えば０．５〜
１．０Ｖ、“２”データの状態は例えば１．７５〜２．
２５Ｖ、“３”データの状態は３．０〜３．５Ｖのしき
い値を持つ。
【００１２】したがって、メモリセルトランジスタ（Ｍ
Ｔ）１０１の制御ゲート１０６に読み出し電圧ＶＣＧ２
Ｒ（＝１．２Ｖ程度）を印加して、メモリセルトランジ
スタ（ＭＴ）１０１がオンするかオフするかでメモリセ
ルトランジスタ（ＭＴ）１０１に記憶されているデータ
が“０”か“１”のいずれか、あるいは“２”か“３”
のいずれかであるかを検出することができる。次に、読
み出し電圧ＶＣＧ３Ｒ（＝３．０Ｖ程度）とＶＣＧ１Ｒ
（＝０Ｖ程度）とを印加することでメモリセルトランジ
スタ（ＭＴ）１０１のデータを完全に検出することがで
きる。
Ｔ）１０１の制御ゲート１０６に読み出し電圧ＶＣＧ２
Ｒ（＝１．２Ｖ程度）を印加して、メモリセルトランジ
スタ（ＭＴ）１０１がオンするかオフするかでメモリセ
ルトランジスタ（ＭＴ）１０１に記憶されているデータ
が“０”か“１”のいずれか、あるいは“２”か“３”
のいずれかであるかを検出することができる。次に、読
み出し電圧ＶＣＧ３Ｒ（＝３．０Ｖ程度）とＶＣＧ１Ｒ
（＝０Ｖ程度）とを印加することでメモリセルトランジ
スタ（ＭＴ）１０１のデータを完全に検出することがで
きる。
【００１３】また、データの書き込みを行った後には、
ベリファイ電圧ＶＣＧ１Ｖ（＝０．５Ｖ程度）、ＶＣＧ
２Ｖ（＝１．７５Ｖ程度）、ＶＣＧ３Ｖ（＝３．０Ｖ程
度）を制御ゲートＣＧに印加してメモリセルの状態を検
出し、十分に書き込みが行われた否かを確認する。
ベリファイ電圧ＶＣＧ１Ｖ（＝０．５Ｖ程度）、ＶＣＧ
２Ｖ（＝１．７５Ｖ程度）、ＶＣＧ３Ｖ（＝３．０Ｖ程
度）を制御ゲートＣＧに印加してメモリセルの状態を検
出し、十分に書き込みが行われた否かを確認する。
【００１４】
【発明が解決しようとする課題】従来、メモリセルの微
細化が進みメモリセルトランジスタ（ＭＴ）１０１の浮
遊ゲート１０４間の距離が小さくなると、隣接するメモ
リセルトランジスタ（ＭＴ）１０１の浮遊ゲート１０４
の電荷の状態によってデータを書きこむべき選択メモリ
セルトランジスタ（ＭＴ）１０１のしきい値電圧が影響
をうけることがある。
細化が進みメモリセルトランジスタ（ＭＴ）１０１の浮
遊ゲート１０４間の距離が小さくなると、隣接するメモ
リセルトランジスタ（ＭＴ）１０１の浮遊ゲート１０４
の電荷の状態によってデータを書きこむべき選択メモリ
セルトランジスタ（ＭＴ）１０１のしきい値電圧が影響
をうけることがある。
【００１５】図１３に、図１０中のＢ−Ｂ´線断面図を
示す。図１３（ａ）は、隣接する第２のメモリセルトラ
ンジスタ１１２にデータが記憶されていない場合、図１
３（ｂ）は隣接する第２のメモリセルトランジスタ１１
２にデータが記憶されている場合である。
示す。図１３（ａ）は、隣接する第２のメモリセルトラ
ンジスタ１１２にデータが記憶されていない場合、図１
３（ｂ）は隣接する第２のメモリセルトランジスタ１１
２にデータが記憶されている場合である。
【００１６】図１３（ａ）に示されているような隣接す
る第２のメモリセルトランジスタ１１２にデータが記憶
されていない状態で選択された第１のメモリセルトラン
ジスタ１１１に所定のしきい値範囲でデータを書き込み
ベリファイ動作を行った後、図１３（ｂ）に示されてい
るように、データが記憶されていなかった隣接する第２
のメモリセルトランジスタ１１２にデータを書き込む
と、第１のメモリセルトランジスタ１１１と第２のメモ
リセルトランジスタ１１２の浮遊ゲート１０４間で容量
結合による干渉が起こり、第１のメモリセルトランジス
タ１１１の書き込んだデータのしきい値範囲が図１４
（ａ）に示されるように電圧が大きい方にずれる。これ
によって、このデータのしきい値は、結果的に図１４
（ｂ）に示されているように、広いしきい値範囲に分布
幅が拡大してしまい、隣りのデータのしきい値電圧分布
との間のマージンが小さくなり、データの誤書き込みが
発生するおそれがあるという問題があった。
る第２のメモリセルトランジスタ１１２にデータが記憶
されていない状態で選択された第１のメモリセルトラン
ジスタ１１１に所定のしきい値範囲でデータを書き込み
ベリファイ動作を行った後、図１３（ｂ）に示されてい
るように、データが記憶されていなかった隣接する第２
のメモリセルトランジスタ１１２にデータを書き込む
と、第１のメモリセルトランジスタ１１１と第２のメモ
リセルトランジスタ１１２の浮遊ゲート１０４間で容量
結合による干渉が起こり、第１のメモリセルトランジス
タ１１１の書き込んだデータのしきい値範囲が図１４
（ａ）に示されるように電圧が大きい方にずれる。これ
によって、このデータのしきい値は、結果的に図１４
（ｂ）に示されているように、広いしきい値範囲に分布
幅が拡大してしまい、隣りのデータのしきい値電圧分布
との間のマージンが小さくなり、データの誤書き込みが
発生するおそれがあるという問題があった。
【００１７】また、メモリセルの微細化に伴い、メモリ
セルトランジスタ（ＭＴ）１０１の短チャネル効果を抑
制するためにソースあるいはドレインとなるｎ型拡散層
１０７の不純物濃度を低くする必要があるが、この不純
物濃度が低いと、ｎ型拡散層１０７の抵抗が増加しセル
電流が低下してしまう。また、メモリセルトランジスタ
（ＭＴ）１０１にデータを読み出し、書き込みあるいは
消去する時に電子がゲート絶縁膜を通過するため、ｎ型
拡散層１０７とゲート絶縁膜１０３との界面に欠陥があ
った場合、図１５に示されるように、トンネル電流の影
響によりゲート絶縁膜１０３あるいはメモリセルトラン
ジスタ（ＭＴ）１０１のゲートの側壁に形成されている
側壁絶縁膜１１３に電子がトラップされてしまうおそれ
がある。ｎ型拡散層１０７表面付近に電子がトラップさ
れると、図１６に示されるようにｎ型拡散層１０７表面
が空乏化して電気抵抗が上昇し、図１７に示されるよう
にセル電流が低下してしまうという問題があった。
セルトランジスタ（ＭＴ）１０１の短チャネル効果を抑
制するためにソースあるいはドレインとなるｎ型拡散層
１０７の不純物濃度を低くする必要があるが、この不純
物濃度が低いと、ｎ型拡散層１０７の抵抗が増加しセル
電流が低下してしまう。また、メモリセルトランジスタ
（ＭＴ）１０１にデータを読み出し、書き込みあるいは
消去する時に電子がゲート絶縁膜を通過するため、ｎ型
拡散層１０７とゲート絶縁膜１０３との界面に欠陥があ
った場合、図１５に示されるように、トンネル電流の影
響によりゲート絶縁膜１０３あるいはメモリセルトラン
ジスタ（ＭＴ）１０１のゲートの側壁に形成されている
側壁絶縁膜１１３に電子がトラップされてしまうおそれ
がある。ｎ型拡散層１０７表面付近に電子がトラップさ
れると、図１６に示されるようにｎ型拡散層１０７表面
が空乏化して電気抵抗が上昇し、図１７に示されるよう
にセル電流が低下してしまうという問題があった。
【００１８】本発明は上記のような事情を考慮し、隣接
メモリセル間の結合容量による干渉の影響を小さくして
メモリセルの動作マージンを向上させ、また、十分なセ
ル電流を確保した不揮発性半導体記憶装置及びその製造
方法を実現することを目的としている。
メモリセル間の結合容量による干渉の影響を小さくして
メモリセルの動作マージンを向上させ、また、十分なセ
ル電流を確保した不揮発性半導体記憶装置及びその製造
方法を実現することを目的としている。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明の不揮発性半導体記憶装置は、半導体基板と、
この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、このメモリセルトランジスタのソースに直列
接続されたソース側選択トランジスタとを具備し、前記
各メモリセルトランジスタの少なくとも浮遊ゲート間に
シールド電極を有することを特徴とするものである。
に本発明の不揮発性半導体記憶装置は、半導体基板と、
この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、このメモリセルトランジスタのソースに直列
接続されたソース側選択トランジスタとを具備し、前記
各メモリセルトランジスタの少なくとも浮遊ゲート間に
シールド電極を有することを特徴とするものである。
【００２０】また、本発明の不揮発性半導体記憶装置
は、半導体基板と、この半導体基板上にゲート絶縁膜を
介して形成された浮遊ゲートと、この浮遊ゲート上にゲ
ート間絶縁膜を介して積層された制御ゲートとを有し、
前記半導体基板にソース及びドレインが形成された複数
のメモリセルトランジスタと、このメモリセルトランジ
スタのソースに直列接続されたソース側選択トランジス
タと、前記メモリセルトランジスタを覆うように前記メ
モリセルトランジスタ間に絶縁膜を介して埋めこまれ、
前記ソース側選択トランジスタのソース領域に直接接続
された導電層とを具備したことを特徴とするものであ
る。
は、半導体基板と、この半導体基板上にゲート絶縁膜を
介して形成された浮遊ゲートと、この浮遊ゲート上にゲ
ート間絶縁膜を介して積層された制御ゲートとを有し、
前記半導体基板にソース及びドレインが形成された複数
のメモリセルトランジスタと、このメモリセルトランジ
スタのソースに直列接続されたソース側選択トランジス
タと、前記メモリセルトランジスタを覆うように前記メ
モリセルトランジスタ間に絶縁膜を介して埋めこまれ、
前記ソース側選択トランジスタのソース領域に直接接続
された導電層とを具備したことを特徴とするものであ
る。
【００２１】また、本発明の不揮発性半導体記憶装置
は、半導体基板と、この半導体基板上にゲート絶縁膜を
介して形成された浮遊ゲートと、この浮遊ゲート上にゲ
ート間絶縁膜を介して積層された制御ゲートとを有し、
前記半導体基板にソース及びドレインが形成された複数
のメモリセルトランジスタと、このメモリセルトランジ
スタ間のソース及びドレイン上に、前記メモリセルとの
間に側壁絶縁膜を介して形成された前記浮遊ゲートと同
等の膜厚を有する単結晶シリコン層とを具備したことを
特徴とするものである。
は、半導体基板と、この半導体基板上にゲート絶縁膜を
介して形成された浮遊ゲートと、この浮遊ゲート上にゲ
ート間絶縁膜を介して積層された制御ゲートとを有し、
前記半導体基板にソース及びドレインが形成された複数
のメモリセルトランジスタと、このメモリセルトランジ
スタ間のソース及びドレイン上に、前記メモリセルとの
間に側壁絶縁膜を介して形成された前記浮遊ゲートと同
等の膜厚を有する単結晶シリコン層とを具備したことを
特徴とするものである。
【００２２】また、本発明の不揮発性半導体記憶装置の
製造方法は、第１導電型の半導体基板上に、絶縁膜を介
して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層
されたメモリセルトランジスタ及び選択トランジスタの
ゲートを形成する工程と、前記ゲートをマスクにして前
記半導体基板内に前記半導体基板と逆導電型の第２導電
型の不純物を拡散させメモリセルトランジスタ及び選択
トランジスタのソース及びドレインを形成する工程と、
前記ゲート、ソース及びドレイン上に絶縁膜を形成する
工程と、前記メモリセルトランジスタのソース側に形成
されている前記選択トランジスタのソース上の絶縁膜を
除去し、前記半導体基板を露出させる工程と、前記絶縁
膜上及び前記選択トランジスタのソース上に導電層を形
成する工程とを具備したことを特徴とするものである。
製造方法は、第１導電型の半導体基板上に、絶縁膜を介
して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積層
されたメモリセルトランジスタ及び選択トランジスタの
ゲートを形成する工程と、前記ゲートをマスクにして前
記半導体基板内に前記半導体基板と逆導電型の第２導電
型の不純物を拡散させメモリセルトランジスタ及び選択
トランジスタのソース及びドレインを形成する工程と、
前記ゲート、ソース及びドレイン上に絶縁膜を形成する
工程と、前記メモリセルトランジスタのソース側に形成
されている前記選択トランジスタのソース上の絶縁膜を
除去し、前記半導体基板を露出させる工程と、前記絶縁
膜上及び前記選択トランジスタのソース上に導電層を形
成する工程とを具備したことを特徴とするものである。
【００２３】また、本発明の不揮発性半導体装置の製造
方法は、第１導電型の半導体基板上に、ゲート絶縁膜を
介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積
層されたメモリセルトランジスタのゲートを形成する工
程と、前記ゲートをマスクにして前記半導体基板内に前
記半導体基板と逆導電型の第２導電型の不純物を拡散さ
せメモリセルトランジスタのソース及びドレインを形成
する工程と、前記メモリセルトランジスタのゲート、ソ
ース及びドレイン上に絶縁膜を形成する工程と、前記ソ
ース及びドレイン上に形成されている前記絶縁膜を除去
し、前記メモリセルトランジスタの側壁に側壁絶縁膜を
形成すると同時に、前記ソース及びドレインが形成され
ている領域の前記半導体基板を露出させる工程と、前記
ソース及びドレイン上に選択エピタキシャル成長法によ
り単結晶シリコン層を形成する工程とを具備したことを
特徴とするものである。
方法は、第１導電型の半導体基板上に、ゲート絶縁膜を
介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが積
層されたメモリセルトランジスタのゲートを形成する工
程と、前記ゲートをマスクにして前記半導体基板内に前
記半導体基板と逆導電型の第２導電型の不純物を拡散さ
せメモリセルトランジスタのソース及びドレインを形成
する工程と、前記メモリセルトランジスタのゲート、ソ
ース及びドレイン上に絶縁膜を形成する工程と、前記ソ
ース及びドレイン上に形成されている前記絶縁膜を除去
し、前記メモリセルトランジスタの側壁に側壁絶縁膜を
形成すると同時に、前記ソース及びドレインが形成され
ている領域の前記半導体基板を露出させる工程と、前記
ソース及びドレイン上に選択エピタキシャル成長法によ
り単結晶シリコン層を形成する工程とを具備したことを
特徴とするものである。
【００２４】更に、単結晶シリコン層は、浮遊ゲートと
同等の膜厚を有することが望ましい。
同等の膜厚を有することが望ましい。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の第
１の実施の形態にかかる不揮発性半導体装置及びその製
造方法について説明する。図１は、本発明の第１の実施
の形態にかかるＮＡＮＤ型フラッシュメモリセルアレイ
の平面図、図２（ａ）は、図１中のＸ−Ｘ´線断面図、
図２（ｂ）は、図１中のＹ−Ｙ´線断面図である。
１の実施の形態にかかる不揮発性半導体装置及びその製
造方法について説明する。図１は、本発明の第１の実施
の形態にかかるＮＡＮＤ型フラッシュメモリセルアレイ
の平面図、図２（ａ）は、図１中のＸ−Ｘ´線断面図、
図２（ｂ）は、図１中のＹ−Ｙ´線断面図である。
【００２６】図１及び図２に示されているように、本発
明の第１の実施の形態にかかるＮＡＮＤ型メモリセルア
レイは、ｐ型半導体基板１上の素子分離領域１５によっ
て分離された素子領域１６に形成されたゲート絶縁膜２
上に形成され、ゲート間絶縁膜４を介して積層された浮
遊ゲート５と制御ゲート６とからなるゲートと、このゲ
ート間のｐ型半導体基板１表面に形成され、ソースある
いはドレインとなるｎ型拡散層６とを有する複数個のメ
モリセルトランジスタ７を有している。この制御ゲート
５は行方向に連続して形成され、行方向に隣接するメモ
リセルトランジスタ７同士で共通とされ、ワード線（Ｗ
Ｌ）として機能する。
明の第１の実施の形態にかかるＮＡＮＤ型メモリセルア
レイは、ｐ型半導体基板１上の素子分離領域１５によっ
て分離された素子領域１６に形成されたゲート絶縁膜２
上に形成され、ゲート間絶縁膜４を介して積層された浮
遊ゲート５と制御ゲート６とからなるゲートと、このゲ
ート間のｐ型半導体基板１表面に形成され、ソースある
いはドレインとなるｎ型拡散層６とを有する複数個のメ
モリセルトランジスタ７を有している。この制御ゲート
５は行方向に連続して形成され、行方向に隣接するメモ
リセルトランジスタ７同士で共通とされ、ワード線（Ｗ
Ｌ）として機能する。
【００２７】更に、このメモリセルトランジスタ７と同
時に形成された、ｎ型拡散層６を共有して複数のメモリ
セルトランジスタ７を直列接続したＮＡＮＤセルのドレ
イン側に配設されているドレイン側選択トランジスタ
８、及びソース側に配設されたソース側選択トランジス
タ９とを有しており、１組のドレイン側選択トランジス
タ８及びソース側選択トランジスタ９のゲート線（ＳＬ
０，ＳＬ１）は、ワード線（ＷＬ）を挟んでワード線
（ＷＬ）と平行に配設されている。メモリセルトランジ
スタ７上及びソース側選択トランジスタ９上には、絶縁
膜１０を介して、例えば不純物が添加されたポリシリコ
ンからなる導電層１１が平坦に埋めこまれている。この
時、ソース側選択トランジスタ９のソース領域１２上の
絶縁膜１０は除去されており、このソース領域１２と導
電層１１とは直接接続している。導電層１１上は、層間
絶縁膜１３を介して、ビット線（ＢＬ）１４が形成され
ている。このビット線（ＢＬ）１４は、ビット線コンタ
クト１７を介して、素子領域に接続されている。
時に形成された、ｎ型拡散層６を共有して複数のメモリ
セルトランジスタ７を直列接続したＮＡＮＤセルのドレ
イン側に配設されているドレイン側選択トランジスタ
８、及びソース側に配設されたソース側選択トランジス
タ９とを有しており、１組のドレイン側選択トランジス
タ８及びソース側選択トランジスタ９のゲート線（ＳＬ
０，ＳＬ１）は、ワード線（ＷＬ）を挟んでワード線
（ＷＬ）と平行に配設されている。メモリセルトランジ
スタ７上及びソース側選択トランジスタ９上には、絶縁
膜１０を介して、例えば不純物が添加されたポリシリコ
ンからなる導電層１１が平坦に埋めこまれている。この
時、ソース側選択トランジスタ９のソース領域１２上の
絶縁膜１０は除去されており、このソース領域１２と導
電層１１とは直接接続している。導電層１１上は、層間
絶縁膜１３を介して、ビット線（ＢＬ）１４が形成され
ている。このビット線（ＢＬ）１４は、ビット線コンタ
クト１７を介して、素子領域に接続されている。
【００２８】次に、本発明の第１の実施の形態にかかる
ＮＡＮＤ型フラッシュメモリの製造方法について図３を
用いて説明する。図３は、本発明の第１の実施の形態に
かかるＮＡＮＤ型フラッシュメモリの製造工程を示す断
面図である。
ＮＡＮＤ型フラッシュメモリの製造方法について図３を
用いて説明する。図３は、本発明の第１の実施の形態に
かかるＮＡＮＤ型フラッシュメモリの製造工程を示す断
面図である。
【００２９】まず、図３（ａ）に示されているように、
ｐ型半導体基板１上に例えばシリコン酸化膜２１を形成
し、その後、ポリシリコン膜２２、ＯＮＯ膜（シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）２
３及びポリシリコン膜２４を順次積層する。
ｐ型半導体基板１上に例えばシリコン酸化膜２１を形成
し、その後、ポリシリコン膜２２、ＯＮＯ膜（シリコン
酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）２
３及びポリシリコン膜２４を順次積層する。
【００３０】次に、図３（ｂ）に示されているように、
シリコン酸化膜２１、ＯＮＯ膜２３及びポリシリコン膜
２２，２４を選択的にエッチングし、各々ゲート絶縁膜
２、浮遊ゲート３、ゲート間絶縁膜４及び制御ゲート５
からなるゲート２５を形成する。その後、このゲート２
５をマスクにしてｐ型半導体基板１にイオン注入を行
い、ソースあるいはドレインとなるｎ型拡散層６を形成
し、メモリセルトランジスタ７を形成する。この時、同
一工程でドレイン側選択トランジスタ８及びソース側選
択トランジスタ９のゲート、ソース及びドレインも形成
される。この時、ドレイン側選択トランジスタ８及びソ
ース側選択トランジスタ９の、メモリセルトランジスタ
７の浮遊ゲート３に対応する１層目のゲートと制御ゲー
ト５に対応する２層目のゲートとは、図示しない所定の
箇所で導通接続させる。
シリコン酸化膜２１、ＯＮＯ膜２３及びポリシリコン膜
２２，２４を選択的にエッチングし、各々ゲート絶縁膜
２、浮遊ゲート３、ゲート間絶縁膜４及び制御ゲート５
からなるゲート２５を形成する。その後、このゲート２
５をマスクにしてｐ型半導体基板１にイオン注入を行
い、ソースあるいはドレインとなるｎ型拡散層６を形成
し、メモリセルトランジスタ７を形成する。この時、同
一工程でドレイン側選択トランジスタ８及びソース側選
択トランジスタ９のゲート、ソース及びドレインも形成
される。この時、ドレイン側選択トランジスタ８及びソ
ース側選択トランジスタ９の、メモリセルトランジスタ
７の浮遊ゲート３に対応する１層目のゲートと制御ゲー
ト５に対応する２層目のゲートとは、図示しない所定の
箇所で導通接続させる。
【００３１】次に、図３（ｃ）に示されているように、
ゲート上及びソース及びドレインとなるｎ型拡散層６上
を覆うようにシリコン酸化膜、シリコン窒化膜あるいは
この２つの積層膜からなる絶縁膜１０を形成する。その
後、ソース側選択トランジスタ９のソース領域１２上の
絶縁膜１０のみを除去し、この部分のｐ型半導体基板１
を露出させる。
ゲート上及びソース及びドレインとなるｎ型拡散層６上
を覆うようにシリコン酸化膜、シリコン窒化膜あるいは
この２つの積層膜からなる絶縁膜１０を形成する。その
後、ソース側選択トランジスタ９のソース領域１２上の
絶縁膜１０のみを除去し、この部分のｐ型半導体基板１
を露出させる。
【００３２】次に、図３（ｄ）に示されているように、
全面に不純物を添加したポリシリコンからなる導電層１
１を堆積した後、メモリセルトランジスタ７上及びソー
ス側選択トランジスタ９上を覆うようにレジスト(図示
せず)をパターニングする。その後、このレジストをマ
スクにして、ドレイン側選択トランジスタ８上に形成さ
れている導電層１１を選択的に除去する。この時、ソー
ス側選択トランジスタ９のソース領域１２と導電層１１
とは直接接続しており、導電層１１はソース電位Ｖｓｓ
と同じ電位に固定される。
全面に不純物を添加したポリシリコンからなる導電層１
１を堆積した後、メモリセルトランジスタ７上及びソー
ス側選択トランジスタ９上を覆うようにレジスト(図示
せず)をパターニングする。その後、このレジストをマ
スクにして、ドレイン側選択トランジスタ８上に形成さ
れている導電層１１を選択的に除去する。この時、ソー
ス側選択トランジスタ９のソース領域１２と導電層１１
とは直接接続しており、導電層１１はソース電位Ｖｓｓ
と同じ電位に固定される。
【００３３】次に、図３（ｅ）に示されているように、
導電層１１上に層間絶縁膜１３を形成し平坦化した後
に、所定のｎ型拡散層６上の絶縁膜１０及び層間絶縁膜
１３を開口し、金属膜を埋めこんでビット線コンタクト
１７を形成する。その後、Ａｌ等の金属膜からなるビッ
ト線（ＢＬ）１４を形成する。以上で本発明の第1の実
施の形態にかかるＮＡＮＤ型フラッシュメモリの製造工
程が終了する。
導電層１１上に層間絶縁膜１３を形成し平坦化した後
に、所定のｎ型拡散層６上の絶縁膜１０及び層間絶縁膜
１３を開口し、金属膜を埋めこんでビット線コンタクト
１７を形成する。その後、Ａｌ等の金属膜からなるビッ
ト線（ＢＬ）１４を形成する。以上で本発明の第1の実
施の形態にかかるＮＡＮＤ型フラッシュメモリの製造工
程が終了する。
【００３４】メモリセルトランジスタ７のゲート２５間
に電極層を埋めこみ所定の電位に固定することによっ
て、各メモリセルトランジスタ７の浮遊ゲート３をシー
ルドして浮遊ゲート３間の容量結合による干渉の発生を
防止することができるので、データの書きこみ時にしき
い値電圧がずれることがなく、誤書きこみを防ぐことが
できる。
に電極層を埋めこみ所定の電位に固定することによっ
て、各メモリセルトランジスタ７の浮遊ゲート３をシー
ルドして浮遊ゲート３間の容量結合による干渉の発生を
防止することができるので、データの書きこみ時にしき
い値電圧がずれることがなく、誤書きこみを防ぐことが
できる。
【００３５】また、導電層１１とソース側選択トランジ
スタ９のソース領域１２とを直接接続し、導電層１１を
ソース電位Ｖｓｓにすることによって、共通ソース線
（ＳＳ）の抵抗を低減することができ、また非選択ブロ
ックの上層に形成されているビット線（ＢＬ）１４とメ
モリセルトランジスタ７の制御ゲート５であるワード線
（ＷＬ）との間をシールドしてカップリングノイズを低
減することが可能となる。これによって、メモリセルト
ランジスタ７の動作マージンを向上させることができ
る。
スタ９のソース領域１２とを直接接続し、導電層１１を
ソース電位Ｖｓｓにすることによって、共通ソース線
（ＳＳ）の抵抗を低減することができ、また非選択ブロ
ックの上層に形成されているビット線（ＢＬ）１４とメ
モリセルトランジスタ７の制御ゲート５であるワード線
（ＷＬ）との間をシールドしてカップリングノイズを低
減することが可能となる。これによって、メモリセルト
ランジスタ７の動作マージンを向上させることができ
る。
【００３６】尚、本発明は上記第1の実施の形態に限定
されず、導電層１１を形成する領域は、メモリセルトラ
ンジスタ７間のみでも良い。この場合の断面図を図４に
示す。
されず、導電層１１を形成する領域は、メモリセルトラ
ンジスタ７間のみでも良い。この場合の断面図を図４に
示す。
【００３７】図４に示されているように、ソース線（Ｓ
Ｓ）３１がソース領域１２上に形成されたソース線コン
タクト３２上に形成されているような構造を有してお
り、メモリセルトランジスタ７間のみに導電層１１を埋
めこんだ場合には、導電層１１を所定の基準電位に固定
するために、例えば、上層のソース線（ＳＳ）３１によ
って導電層１１上に形成したプラグ３３とソース線コン
タクト３２とを接続させる。これによって、導電層１１
はソース電位Ｖｓｓに固定される。導電層１１は、ソー
ス電位Ｖｓｓだけでなく、その他の基準電位に固定させ
ても良い。
Ｓ）３１がソース領域１２上に形成されたソース線コン
タクト３２上に形成されているような構造を有してお
り、メモリセルトランジスタ７間のみに導電層１１を埋
めこんだ場合には、導電層１１を所定の基準電位に固定
するために、例えば、上層のソース線（ＳＳ）３１によ
って導電層１１上に形成したプラグ３３とソース線コン
タクト３２とを接続させる。これによって、導電層１１
はソース電位Ｖｓｓに固定される。導電層１１は、ソー
ス電位Ｖｓｓだけでなく、その他の基準電位に固定させ
ても良い。
【００３８】また、導電層１１は、不純物を添加したポ
リシリコン膜に限定されず、Ａｌ，Ｃｕ等の金属膜や、
ポリサイド膜、タングステンシリサイド膜などで形成す
ることも可能である。この場合も、不純物を添加したポ
リシリコン膜を用いた場合と同様に、メモリセルトラン
ジスタ７の浮遊ゲート３間のシールド効果が得られる。
リシリコン膜に限定されず、Ａｌ，Ｃｕ等の金属膜や、
ポリサイド膜、タングステンシリサイド膜などで形成す
ることも可能である。この場合も、不純物を添加したポ
リシリコン膜を用いた場合と同様に、メモリセルトラン
ジスタ７の浮遊ゲート３間のシールド効果が得られる。
【００３９】次に、本発明の第２の実施の形態にかかる
不揮発性半導体記憶装置及びその製造方法について図５
を用いて説明する。図５は、本発明の第２の実施の形態
にかかるＮＡＮＤ型フラッシュメモリセルアレイの断面
図である。
不揮発性半導体記憶装置及びその製造方法について図５
を用いて説明する。図５は、本発明の第２の実施の形態
にかかるＮＡＮＤ型フラッシュメモリセルアレイの断面
図である。
【００４０】図５に示されているように、本発明の第２
の実施の形態にかかるＮＡＮＤ型メモリセルアレイは、
ｐ型半導体基板１上に形成されたゲート絶縁膜２上に形
成され、ゲート間絶縁膜４を介して積層された浮遊ゲー
ト３と制御ゲート５とからなるゲートと、このゲート間
のｐ型半導体基板１表面に形成され、ソースあるいはド
レインとなるｎ型拡散層６とを有する複数個のメモリセ
ルトランジスタ７とを有しており、各メモリセルトラン
ジスタ７のｎ型拡散層６上にメモリセルトランジスタ７
の浮遊ゲート３と同等の高さを有し、メモリセルトラン
ジスタ７のゲートとはサイドウォール４１を介して分離
されている柱状の単結晶シリコン層４２が形成されてい
る。メモリセルトランジスタ７及び柱状の単結晶シリコ
ン層４２上には層間絶縁膜１３が形成されており、この
層間絶縁膜１３を介してビット線（ＢＬ）１４が形成さ
れている。
の実施の形態にかかるＮＡＮＤ型メモリセルアレイは、
ｐ型半導体基板１上に形成されたゲート絶縁膜２上に形
成され、ゲート間絶縁膜４を介して積層された浮遊ゲー
ト３と制御ゲート５とからなるゲートと、このゲート間
のｐ型半導体基板１表面に形成され、ソースあるいはド
レインとなるｎ型拡散層６とを有する複数個のメモリセ
ルトランジスタ７とを有しており、各メモリセルトラン
ジスタ７のｎ型拡散層６上にメモリセルトランジスタ７
の浮遊ゲート３と同等の高さを有し、メモリセルトラン
ジスタ７のゲートとはサイドウォール４１を介して分離
されている柱状の単結晶シリコン層４２が形成されてい
る。メモリセルトランジスタ７及び柱状の単結晶シリコ
ン層４２上には層間絶縁膜１３が形成されており、この
層間絶縁膜１３を介してビット線（ＢＬ）１４が形成さ
れている。
【００４１】次に、図６を用いて本発明の第２の実施の
形態にかかるＮＡＮＤ型フラッシュメモリの製造方法に
ついて説明する。図６は、本発明の第２の実施の形態に
かかるＮＡＮＤ型フラッシュメモリの製造工程を示す断
面図である。メモリセルトランジスタ７のゲートを形成
し、その後このゲートをマスクにしてソース及びドレイ
ンとなるｎ型拡散層６を形成しメモリセルトランジスタ
７を形成する工程までは、第1の実施の形態と同様なの
で説明を省略する。
形態にかかるＮＡＮＤ型フラッシュメモリの製造方法に
ついて説明する。図６は、本発明の第２の実施の形態に
かかるＮＡＮＤ型フラッシュメモリの製造工程を示す断
面図である。メモリセルトランジスタ７のゲートを形成
し、その後このゲートをマスクにしてソース及びドレイ
ンとなるｎ型拡散層６を形成しメモリセルトランジスタ
７を形成する工程までは、第1の実施の形態と同様なの
で説明を省略する。
【００４２】図６（ａ）に示されているように、ｎ型拡
散層６を形成した後、全面にシリコン酸化膜からなる絶
縁膜４３を形成する。
散層６を形成した後、全面にシリコン酸化膜からなる絶
縁膜４３を形成する。
【００４３】次に、図６（ｂ）に示されているように、
メモリセルトランジスタ７のゲート側壁部に形成されて
いる絶縁膜４３を残して、メモリセルトランジスタ７の
ソース及びドレイン上に形成されている絶縁膜４３を除
去し、この領域のｐ型半導体基板１を露出させる。これ
によって、メモリセルトランジスタ７のゲートの側壁に
はサイドウォール４１が形成される。
メモリセルトランジスタ７のゲート側壁部に形成されて
いる絶縁膜４３を残して、メモリセルトランジスタ７の
ソース及びドレイン上に形成されている絶縁膜４３を除
去し、この領域のｐ型半導体基板１を露出させる。これ
によって、メモリセルトランジスタ７のゲートの側壁に
はサイドウォール４１が形成される。
【００４４】次に、図６（ｃ）に示されているように、
選択エピタキシャル成長法によりｐ型半導体基板１が露
出しているソース及びドレイン上に単結晶シリコン層４
２を選択的に形成する。この時単結晶シリコン層４２の
膜厚はメモリセルトランジスタ７の浮遊ゲート３の高さ
と同等とする。また、単結晶シリコン層４２はソース及
びドレインとなるｎ型拡散層６と直接接続されているた
め、ソースあるいはドレインから与えられる電位に固定
される。
選択エピタキシャル成長法によりｐ型半導体基板１が露
出しているソース及びドレイン上に単結晶シリコン層４
２を選択的に形成する。この時単結晶シリコン層４２の
膜厚はメモリセルトランジスタ７の浮遊ゲート３の高さ
と同等とする。また、単結晶シリコン層４２はソース及
びドレインとなるｎ型拡散層６と直接接続されているた
め、ソースあるいはドレインから与えられる電位に固定
される。
【００４５】その後、図６（ｄ）に示されるように、メ
モリセルトランジスタ７上及び単結晶シリコン層４２上
を含む全面に層間絶縁膜１３を形成し平坦化した後に、
Ａｌ等の金属膜からなるビット線（ＢＬ）１４を形成す
る。以上で本発明の第２の実施の形態にかかるＮＡＮＤ
型フラッシュメモリの製造工程が終了する。
モリセルトランジスタ７上及び単結晶シリコン層４２上
を含む全面に層間絶縁膜１３を形成し平坦化した後に、
Ａｌ等の金属膜からなるビット線（ＢＬ）１４を形成す
る。以上で本発明の第２の実施の形態にかかるＮＡＮＤ
型フラッシュメモリの製造工程が終了する。
【００４６】メモリセルトランジスタ７間に浮遊ゲート
３と同等の膜厚を有する単結晶シリコン層４２を形成し
所定の電位に固定することによって、本発明の第１の実
施の形態と同様に、各メモリセルトランジスタ７の浮遊
ゲート３をシールドして浮遊ゲート３間の容量結合によ
る干渉の発生を防止することができ、データの書きこみ
時にしきい値電圧がずれることがなく、誤書きこみを防
ぐことができる。
３と同等の膜厚を有する単結晶シリコン層４２を形成し
所定の電位に固定することによって、本発明の第１の実
施の形態と同様に、各メモリセルトランジスタ７の浮遊
ゲート３をシールドして浮遊ゲート３間の容量結合によ
る干渉の発生を防止することができ、データの書きこみ
時にしきい値電圧がずれることがなく、誤書きこみを防
ぐことができる。
【００４７】尚、単結晶シリコン層４２はメモリセルト
ランジスタ７間のみに形成されていれば良く、ソース側
選択トランジスタ９及びドレイン側選択トランジスタ８
のソースあるいはドレイン上に形成される必要はない。
また、単結晶シリコン層４２は、ソースあるいはドレイ
ンから与えられる電位に固定されるだけでなく、その他
の基準電位に固定されても良い。
ランジスタ７間のみに形成されていれば良く、ソース側
選択トランジスタ９及びドレイン側選択トランジスタ８
のソースあるいはドレイン上に形成される必要はない。
また、単結晶シリコン層４２は、ソースあるいはドレイ
ンから与えられる電位に固定されるだけでなく、その他
の基準電位に固定されても良い。
【００４８】また、本発明の第２の実施の形態に限定さ
れず、メモリセルトランジスタ７のゲートの側壁に形成
されるサイドウォール４１は、図７に示されているよう
に、シリコン酸化膜５１とシリコン窒化膜５２との積層
膜でも良く、その際、制御ゲート５上にシリコン窒化膜
５２が形成されていることもある。
れず、メモリセルトランジスタ７のゲートの側壁に形成
されるサイドウォール４１は、図７に示されているよう
に、シリコン酸化膜５１とシリコン窒化膜５２との積層
膜でも良く、その際、制御ゲート５上にシリコン窒化膜
５２が形成されていることもある。
【００４９】次に、本発明の第３の実施の形態にかかる
ＮＡＮＤ型フラッシュメモリについて、図８を用いて説
明する。図８は、本発明の第３の実施の形態にかかるＮ
ＡＮＤ型フラッシュメモリのメモリセルトランジスタ部
分の断面拡大図である。
ＮＡＮＤ型フラッシュメモリについて、図８を用いて説
明する。図８は、本発明の第３の実施の形態にかかるＮ
ＡＮＤ型フラッシュメモリのメモリセルトランジスタ部
分の断面拡大図である。
【００５０】本発明の第３の実施の形態にかかるＮＡＮ
Ｄ型フラッシュメモリの構成は、図５に示されている第
２の実施の形態にかかるＮＡＮＤ型フラッシュメモリの
構成とほぼ同一であり、第２の実施の形態と異なる特徴
は、図８に示されているように、単結晶シリコン層４２
を形成した後に、単結晶シリコン層４２上部に、ソース
及びドレインと同導電型でソース及びドレインよりも不
純物濃度の大きい不純物６１を拡散させているところに
ある。
Ｄ型フラッシュメモリの構成は、図５に示されている第
２の実施の形態にかかるＮＡＮＤ型フラッシュメモリの
構成とほぼ同一であり、第２の実施の形態と異なる特徴
は、図８に示されているように、単結晶シリコン層４２
を形成した後に、単結晶シリコン層４２上部に、ソース
及びドレインと同導電型でソース及びドレインよりも不
純物濃度の大きい不純物６１を拡散させているところに
ある。
【００５１】この時、単結晶シリコン層４２上部に拡散
させる不純物、例えばＡｓの不純物濃度は、ソース及び
ドレインとなるｎ型拡散層６の約１×１０17〜１０18ｃ
ｍ3程度よりも大きい、約１×１０19〜１０20ｃｍ3程度
である。また、単結晶シリコン層４２に不純物６１を拡
散させる方法としては、選択エピタキシャル法により単
結晶シリコン層４２を形成した後に、単結晶シリコン層
４２上部に不純物６１を注入し拡散させる方法や、選択
エピタキシャル法により単結晶シリコン層４２を形成し
ながら同時に不純物６１の拡散を行う方法等が挙げられ
る。
させる不純物、例えばＡｓの不純物濃度は、ソース及び
ドレインとなるｎ型拡散層６の約１×１０17〜１０18ｃ
ｍ3程度よりも大きい、約１×１０19〜１０20ｃｍ3程度
である。また、単結晶シリコン層４２に不純物６１を拡
散させる方法としては、選択エピタキシャル法により単
結晶シリコン層４２を形成した後に、単結晶シリコン層
４２上部に不純物６１を注入し拡散させる方法や、選択
エピタキシャル法により単結晶シリコン層４２を形成し
ながら同時に不純物６１の拡散を行う方法等が挙げられ
る。
【００５２】単結晶シリコン層４２の上部にソース及び
ドレインと同導電型の不純物６１を添加することによっ
て、本発明の第１及び第２の実施の形態と同様に、各メ
モリセルトランジスタ７の浮遊ゲート３をシールドして
浮遊ゲート３間の容量結合による干渉の発生を防止する
ことができることに加えて、ｎ型拡散層６の不純物濃度
が低いためにｎ型拡散層６表面付近に電子がトラップさ
れｎ型拡散層６表面が空乏化しても、単結晶シリコン層
４２の上部がｎ型拡散層６と同様の機能を有することと
なり、データの読み出し、書きこみあるいは消去時に、
ゲート側壁部に形成されている絶縁膜６２を介して浮遊
ゲート３と電子をやり取りすることができる。したがっ
て、単結晶シリコン層４２は、上部がソース及びドレイ
ンとして機能し、単結晶シリコン層４２と浮遊ゲート３
との間のゲート側壁部に形成されている絶縁膜６２がゲ
ート絶縁膜として機能するので、メモリセルトランジス
タとして動作することが可能となる。これによって、ｎ
型拡散層６の表面付近が空乏化しても、浮遊ゲート３に
電位を与えて電子を誘起させるとともに抵抗の減少をは
かることができ、十分なセル電流を確保することができ
る。また、単結晶シリコン層４２の下部は、不純物濃度
が低いので短チャネル効果の影響を防止することができ
る。
ドレインと同導電型の不純物６１を添加することによっ
て、本発明の第１及び第２の実施の形態と同様に、各メ
モリセルトランジスタ７の浮遊ゲート３をシールドして
浮遊ゲート３間の容量結合による干渉の発生を防止する
ことができることに加えて、ｎ型拡散層６の不純物濃度
が低いためにｎ型拡散層６表面付近に電子がトラップさ
れｎ型拡散層６表面が空乏化しても、単結晶シリコン層
４２の上部がｎ型拡散層６と同様の機能を有することと
なり、データの読み出し、書きこみあるいは消去時に、
ゲート側壁部に形成されている絶縁膜６２を介して浮遊
ゲート３と電子をやり取りすることができる。したがっ
て、単結晶シリコン層４２は、上部がソース及びドレイ
ンとして機能し、単結晶シリコン層４２と浮遊ゲート３
との間のゲート側壁部に形成されている絶縁膜６２がゲ
ート絶縁膜として機能するので、メモリセルトランジス
タとして動作することが可能となる。これによって、ｎ
型拡散層６の表面付近が空乏化しても、浮遊ゲート３に
電位を与えて電子を誘起させるとともに抵抗の減少をは
かることができ、十分なセル電流を確保することができ
る。また、単結晶シリコン層４２の下部は、不純物濃度
が低いので短チャネル効果の影響を防止することができ
る。
【００５３】尚、本発明の第３の実施の形態にかかるゲ
ート側壁部の絶縁膜６２は、ゲート側壁部に必要とされ
る耐圧と、メモリセルトランジスタのトンネル酸化膜と
なるゲート絶縁膜との両方の機能を果たすことが必要と
されるため、ゲート絶縁膜の２〜３倍程度の膜厚とす
る。例えば、ゲート絶縁膜が約７〜８ｎｍ程度の膜厚を
有する時、ゲート側壁部の絶縁膜６２は約２０ｎｍ程度
とする。また、ゲート側壁部の絶縁膜６２は、トンネル
酸化膜として機能することが必要なため、ゲート絶縁膜
と同じ材料であるシリコン酸化膜であることが望まし
い。
ート側壁部の絶縁膜６２は、ゲート側壁部に必要とされ
る耐圧と、メモリセルトランジスタのトンネル酸化膜と
なるゲート絶縁膜との両方の機能を果たすことが必要と
されるため、ゲート絶縁膜の２〜３倍程度の膜厚とす
る。例えば、ゲート絶縁膜が約７〜８ｎｍ程度の膜厚を
有する時、ゲート側壁部の絶縁膜６２は約２０ｎｍ程度
とする。また、ゲート側壁部の絶縁膜６２は、トンネル
酸化膜として機能することが必要なため、ゲート絶縁膜
と同じ材料であるシリコン酸化膜であることが望まし
い。
【００５４】また、本発明の第１乃至第３の実施の形態
にかかる発明は、メモリセルに３値以上の多値情報を記
憶させる場合に限定されず、２値記憶の場合に適用する
ことも可能である。この場合もしきい値電圧分布を所望
の範囲に制御することが可能となる。
にかかる発明は、メモリセルに３値以上の多値情報を記
憶させる場合に限定されず、２値記憶の場合に適用する
ことも可能である。この場合もしきい値電圧分布を所望
の範囲に制御することが可能となる。
【００５５】
【発明の効果】本発明によれば、メモリセルトランジス
タの浮遊ゲート間を導電材料で埋めこみ所定の電位に固
定することによって、メモリセル間の結合容量による干
渉の影響を小さくすることができるので、しきい値電圧
の分布幅を狭い範囲に制御することができる。
タの浮遊ゲート間を導電材料で埋めこみ所定の電位に固
定することによって、メモリセル間の結合容量による干
渉の影響を小さくすることができるので、しきい値電圧
の分布幅を狭い範囲に制御することができる。
【図１】本発明の第１の実施の形態にかかるＮＡＮＤ型
フラッシュメモリセルアレイの平面図。
フラッシュメモリセルアレイの平面図。
【図２】（ａ）図１中のＸ−Ｘ´線断面図。
（ｂ）図１中のＹ−Ｙ´線断面図。
【図３】本発明の第１の実施の形態にかかるＮＡＮＤ型
フラッシュメモリの製造工程を示す断面図。
フラッシュメモリの製造工程を示す断面図。
【図４】本発明の第１の実施の形態にかかるＮＡＮＤ型
フラッシュメモリの変形例を示した断面図。
フラッシュメモリの変形例を示した断面図。
【図５】本発明の第２の実施の形態にかかるＮＡＮＤ型
フラッシュメモリセルアレイの断面図。
フラッシュメモリセルアレイの断面図。
【図６】本発明の第２の実施の形態にかかるＮＡＮＤ型
フラッシュメモリの製造工程を示す断面図。
フラッシュメモリの製造工程を示す断面図。
【図７】本発明の第２の実施の形態にかかるＮＡＮＤ型
フラッシュメモリの変形例を示した断面拡大図。
フラッシュメモリの変形例を示した断面拡大図。
【図８】本発明の第３の実施の形態にかかるＮＡＮＤ型
フラッシュメモリのメモリセルトランジスタ部分の断面
拡大図。
フラッシュメモリのメモリセルトランジスタ部分の断面
拡大図。
【図９】ＮＡＮＤ型フラッシュメモリセルアレイの等価
回路図。
回路図。
【図１０】従来のＮＡＮＤ型フラッシュメモリセルアレ
イの平面図。
イの平面図。
【図１１】図１０中のＡ−Ａ´線断面図。
【図１２】一つのメモリセルに４値の情報を記憶させる
場合のメモリセルトランジスタ（ＭＴ）のしきい値電圧
と４値データとの関係を示した図。
場合のメモリセルトランジスタ（ＭＴ）のしきい値電圧
と４値データとの関係を示した図。
【図１３】図１０中のＢ−Ｂ´線断面図。
【図１４】図１３にかかるメモリセルトランジスタのし
きい値電圧の分布の変化を示した図。
きい値電圧の分布の変化を示した図。
【図１５】従来のメモリセルトランジスタの拡大断面
図。
図。
【図１６】従来のメモリセルトランジスタの空乏化を示
した断面図。
した断面図。
【図１７】メモリセルトランジスタのゲート電圧とセル
電流との関係を示した図。
電流との関係を示した図。
１，１０２…ｐ型半導体基板、
２，１０３…ゲート絶縁膜、
３，１０４…浮遊ゲート、
４，１０５…ゲート間絶縁膜、
５，１０６…制御ゲート、
６，１０７…ｎ型拡散層、
７，１０１…メモリセルトランジスタ、
８…ドレイン側選択トランジスタ、
９…ソース側選択トランジスタ、
１０，４３…絶縁膜、
１１…導電層、
１２…ソース領域、
１３，３４，１０９…層間絶縁膜、
１４，１１０…ビット線（ＢＬ）、
１５…素子分離領域、
１６…素子領域、
１７…ビット線コンタクト、
２１，５１…シリコン酸化膜、
２２，２４…ポリシリコン膜、
２３…ＯＮＯ膜、
２５…ゲート、
３１…ソース線（ＳＳ）、
３２…ソース線コンタクト、
３３…プラグ、
４１…サイドウォール、
４２…単結晶シリコン層、
５２…シリコン窒化膜、
６１…不純物、
１０８選択トランジスタ、
１１１…第１のメモリセルトランジスタ、
１１２…第２のメモリセルトランジスタ、
１１３…側壁絶縁膜、
１１４…空乏層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 竹内 祐司
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 合田 晃
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP56 EP76
ER03 ER22 GA13 GA15 JA04
JA19 JA32 JA35 JA36 JA37
PR25 ZA21 ZA30
5F101 BA29 BA36 BB05 BC01 BD02
BD34 BD47 BE02 BE05 BE07
BF05 BF08 BH11
Claims (21)
- 【請求項１】 半導体基板と、 この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、 このメモリセルトランジスタのソースに直列接続された
ソース側選択トランジスタとを具備し、 前記各メモリセルトランジスタの少なくとも浮遊ゲート
間にシールド電極を有することを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 半導体基板と、この半導体基板上にゲー
ト絶縁膜を介して形成された浮遊ゲートとこの浮遊ゲー
ト上にゲート間絶縁膜を介して積層された制御ゲートと
からなるゲートを有し、前記半導体基板にソース及びド
レインが形成された複数のメモリセルトランジスタと、 このメモリセルトランジスタのソースに直列接続された
ソース側選択トランジスタと、 前記メモリセルトランジスタ及び前記ソース側選択トラ
ンジスタ上に層間絶縁膜を介して形成されたビット線と
を具備し、 前記各メモリセルトランジスタの前記ゲート間及び前記
ゲート上にシールド電極を有することを特徴とする不揮
発性半導体記憶装置。 - 【請求項３】 半導体基板と、 この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、 このメモリセルトランジスタのソースに直列接続された
ソース側選択トランジスタと、 前記メモリセルトランジスタを覆うように前記メモリセ
ルトランジスタ間に絶縁膜を介して埋めこまれ、前記ソ
ース側選択トランジスタのソース領域に直接接続された
導電層とを具備したことを特徴とする不揮発性半導体記
憶装置。 - 【請求項４】 半導体基板と、 この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、 このメモリセルトランジスタのソースに直列接続された
ソース側選択トランジスタと、 前記メモリセルトランジスタを覆うように前記メモリセ
ルトランジスタ間に絶縁膜を介して埋めこまれた導電層
と、 この導電層及び前記ソース側選択トランジスタ上に形成
された層間絶縁膜と、 前記導電層上の層間絶縁膜を開口し導電材料が埋めこま
れているプラグと、 前記ソース側選択トランジスタのソース領域上の層間絶
縁膜を開口し導電材料が埋めこまれているコンタクト
と、 前記プラグとコンタクトとを電気的に接続している配線
層とを具備したことを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 前記導電層は、ソース電位と同一の電位
を有することを特徴とする請求項３または請求項４記載
の不揮発性半導体記憶装置。 - 【請求項６】 前記導電層は、基準電位と同一の電位を
有することを特徴とする請求項３または請求項４記載の
不揮発性半導体記憶装置。 - 【請求項７】 前記導電層は、不純物が添加されたポリ
シリコン膜、金属膜、ポリサイド膜あるいはタングステ
ンシリサイド膜のいずれかであることを特徴する請求項
３乃至請求項６のいずれか記載の不揮発性半導体記憶装
置。 - 【請求項８】 半導体基板と、 この半導体基板上にゲート絶縁膜を介して形成された浮
遊ゲートと、この浮遊ゲート上にゲート間絶縁膜を介し
て積層された制御ゲートとを有し、前記半導体基板にソ
ース及びドレインが形成された複数のメモリセルトラン
ジスタと、 このメモリセルトランジスタ間のソース及びドレイン上
に、前記メモリセルとの間に側壁絶縁膜を介して形成さ
れた単結晶シリコン層とを具備したことを特徴とする不
揮発性半導体記憶装置。 - 【請求項９】 前記単結晶シリコン膜は、ソース及びド
レインと同一の電位を有することを特徴とする請求項８
記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記単結晶シリコン膜の上部には、前
記ソース及びドレインと同導電型の不純物が拡散されて
いることを特徴とする請求項８または請求項９記載の不
揮発性半導体記憶装置。 - 【請求項１１】 前記単結晶シリコン膜は、前記浮遊ゲ
ートと同等の膜厚を有することを特徴とする請求項８乃
至請求項１０のいずれか記載の不揮発性半導体記憶装
置。 - 【請求項１２】 前記側壁絶縁膜は、シリコン酸化膜、
あるいはシリコン酸化膜とシリコン窒化膜との積層膜で
あることを特徴とする請求項８または請求項９記載の不
揮発性半導体記憶装置。 - 【請求項１３】 前記複数のメモリセルトランジスタ
は、チャネル長方向に隣接するもの同士でソースあるい
はドレインを共有してＮＡＮＤ型メモリセルを構成して
いることを特徴とする請求項１乃至請求項１２のいずれ
か記載の不揮発性半導体記憶装置。 - 【請求項１４】 第１導電型の半導体基板上に、絶縁膜
を介して浮遊ゲート、ゲート間絶縁膜及び制御ゲートが
積層されたメモリセルトランジスタ及び選択トランジス
タのゲートを形成する工程と、 前記ゲートをマスクにして前記半導体基板内に前記半導
体基板と逆導電型の第２導電型の不純物を拡散させメモ
リセルトランジスタ及び選択トランジスタのソース及び
ドレインを形成する工程と、 前記ゲート、ソース及びドレイン上に絶縁膜を形成する
工程と、 前記メモリセルトランジスタのソース側に形成されてい
る前記選択トランジスタのソース上の絶縁膜を除去し、
前記半導体基板を露出させる工程と、 前記絶縁膜上及び前記選択トランジスタのソース上に導
電層を形成する工程とを具備したことを特徴とする不揮
発性半導体記憶装置の製造方法。 - 【請求項１５】 第１導電型の半導体基板上に、絶縁膜
を介して浮遊ゲート、 ゲート間絶縁膜及び制御ゲートが積層されたメモリセル
トランジスタ及び選択トランジスタのゲートを形成する
工程と、 前記ゲートをマスクにして前記半導体基板内に前記半導
体基板と逆導電型の第２導電型の不純物を拡散させメモ
リセルトランジスタ及び選択トランジスタのソース及び
ドレインを形成する工程と、 前記メモリセルトランジスタのゲート、ソース及びドレ
イン上に選択的に絶縁膜を形成する工程と、 前記絶縁膜上に導電層を形成する工程と、 前記導電層上及び前記選択トランジスタのゲート、ソー
ス及びドレイン上に層間絶縁膜を形成する工程と、 前記導電層上の前記層間絶縁膜を開口しプラグを形成す
る工程と、 前記メモリセルトランジスタのソース側に形成されてい
る前記選択トランジスタのソース上の前記層間絶縁膜を
開口しコンタクトを形成する工程と、 前記プラグと前記コンタクトとを導電材料で埋めこみ、
更に前記プラグと前記コンタクトとを電気的に接続する
工程とを具備したことを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項１６】 前記導電層は、不純物が添加されたポ
リシリコン膜、金属膜、ポリサイド膜あるいはタングス
テンシリサイド膜のいずれかであることを特徴する請求
項１４または請求項１５記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項１７】 第１導電型の半導体基板上に、ゲート
絶縁膜を介して浮遊ゲート、ゲート間絶縁膜及び制御ゲ
ートが積層されたメモリセルトランジスタのゲートを形
成する工程と、 前記ゲートをマスクにして前記半導体基板内に前記半導
体基板と逆導電型の第２導電型の不純物を拡散させメモ
リセルトランジスタのソース及びドレインを形成する工
程と、 前記メモリセルトランジスタのゲート、ソース及びドレ
イン上に絶縁膜を形成する工程と、 前記ソース及びドレイン上に形成されている前記絶縁膜
を除去し、前記メモリセルトランジスタの側壁に側壁絶
縁膜を形成すると同時に、前記ソース及びドレインが形
成されている領域の前記半導体基板を露出させる工程
と、 前記ソース及びドレイン上に選択エピタキシャル成長法
により単結晶シリコン層を形成する工程とを具備したこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１８】 前記単結晶シリコン層は、浮遊ゲート
と同等の膜厚を有することを特徴とする請求項１７記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項１９】 前記単結晶シリコン層を形成する工程
の後に、前記単結晶シリコン層の上部に第２導電型の不
純物を添加し拡散させる工程を具備したことを特徴とす
る請求項１７または請求項１８記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項２０】 前記単結晶シリコン層を形成させる工
程と同一工程で前記単結晶シリコン層の上部に第２導電
型の不純物を添加し拡散させることを特徴とする請求項
１７または請求項１８記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項２１】 前記側壁絶縁膜は、シリコン酸化膜、
あるいはシリコン酸化膜とシリコン窒化膜の積層膜で形
成されることを特徴とする請求項１７または請求項１８
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383894A JP2003188287A (ja) | 2001-12-18 | 2001-12-18 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383894A JP2003188287A (ja) | 2001-12-18 | 2001-12-18 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188287A true JP2003188287A (ja) | 2003-07-04 |
| JP2003188287A5 JP2003188287A5 (ja) | 2005-03-10 |
Family
ID=27593766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383894A Pending JP2003188287A (ja) | 2001-12-18 | 2001-12-18 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003188287A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-12-18 JP JP2001383894A patent/JP2003188287A/ja active Pending
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