JP2006278768A - 半導体装置 - Google Patents

Abstract

【課題】ＧａＮ系化合物半導体等のワイドバンドギャップ半導体を用いたＭＩＳ型のパワー半導体装置において、高耐圧で高速スイッチングを可能とすること。
【解決手段】ｐ−Ｓｉ層２の一部をＭＩＳ領域とし、そこに通常のシリコンプロセスによりＭＯＳＦＥＴを作製する。また、ｐ−Ｓｉ層２の他の一部の上に絶縁層９を積層し、その表面にｎ−ＧａＮ層１０とｐ−ＧａＮ層１１を順次、成長させてＧａＮのｐｎダイオードを作製し、そこをバルク領域とする。そして、ＭＩＳ領域のＭＯＳＦＥＴのドレインとなるｎ⁺拡散領域７と、バルク領域のｐｎダイオードのｐ−ＧａＮ層１１を、短絡電極８を介して電気的に接続する。ｎ−ＧａＮ層１０にドレイン電極１３を接続する。
【選択図】 図１

Description

この発明は、半導体装置に関し、特にドリフト領域がシリコンよりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）で構成されたパワー半導体装置に関する。

近時、パワー半導体装置の分野において、ＧａＮ系化合物半導体等のワイドバンドギャップ半導体を用いる試みがなされている。例えば、基板結晶上に順に、ＧａＮ系化合物半導体からなるｐ型半導体層およびｎ型半導体層が積層され、このｎ型半導体層上に、ｎ型半導体層よりも広いバンドギャップを有するＧａＮ系化合物半導体からなるｐ型不純物拡散領域およびｎ型不純物拡散領域が選択的に形成された構成を有する絶縁ゲート型バイポーラトランジスタが公知である（例えば、特許文献１参照。）。

この絶縁ゲート型バイポーラトランジスタでは、ゲート電極は、ｎ型半導体層の露出面からｐ型不純物拡散領域の露出面にかけて絶縁層を介して形成されている。エミッタ電極およびコレクタ電極は、それぞれｎ型不純物拡散領域の上面およびｐ型半導体層の下面に形成されている。

また、シリコン基板上にＡｌＧａＮ／ＧａＮのエピタキシャル層を成長させ、その表面にソース電極、ゲート電極およびドレイン電極を形成し、エピタキシャル層の表面からシリコン基板に達するビアホールを介してソース電極をシリコン基板に電気的に接続した構成のＡｌＧａＮ／ＧａＮヘテロ構造電界効果トランジスタが報告されている（例えば、非特許文献１参照。）。このヘテロ構造電界効果トランジスタでは、ゲート電極は、Ｐｄ−Ｓｉで形成されている。

特開平１１−３５４７８６号公報 マサヒロ・ヒキタ（Ｍａｓａｈｉｒｏ Ｈｉｋｉｔａ）、外９名、「３５０Ｖ／１５０Ａ ＡｌＧａＮ／ＧａＮ パワー ＨＦＥＴ オン シリコン サブストレート ウィズ ソース−ビア グランディング （ＳＶＧ） ストラクチャ（３５０Ｖ／１５０Ａ ＡｌＧａＮ／ＧａＮ ｐｏｗｅｒ ＨＦＥＴ ｏｎ Ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｓｏｕｒｃｅ−ｖｉａ ｇｒｏｕｎｄｉｎｇ （ＳＶＧ） ｓｔｒｕｃｔｕｒｅ）」、「アイイーディエム テクニカル ダイジェスト（ＩＥＤＭ（ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ ）ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）」、（米国）、Ｄｅｃ．２００４、ｐ．８０３−８０６

しかしながら、上述した従来の構成では、その製造段階において以下のような問題点がある。すなわち、ＧａＮに対するイオン注入と熱アニールによる不純物活性化技術は、未だ確立されていない。そのため、有機金属気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などの結晶成長法によってｐ型やｎ型のＧａＮ系化合物半導体の不純物層を堆積する必要があるが、不純物濃度にばらつきが生じ、それによってしきい値がばらついてしまう。

また、ｐ−ＧａＮ領域を形成した後にｎ⁺−ＧａＮソース不純物層を形成する際に、ｐ−ＧａＮ領域のドーパントが抜けてしまう。これらの原因により、現在の技術では、ｐ−ＧａＮ領域を安定に形成することは極めて困難であり、従って上記文献に開示された素子を安定して実現することのできる可能性はほとんどない。

さらに、上記特許文献１に開示された半導体装置では、チャネル領域の抵抗成分が通常のシリコンを用いたデバイス（以下、シリコンデバイスとする）よりも大幅に大きくなるという欠点がある。その理由は、通常のシリコンを用いたＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造において得られる反転層の移動度が数百ｃｍ²／Ｖｓ程度（５００ｃｍ²／Ｖｓ程度との報告がある）であるのに対して、ＧａＮ系化合物半導体を用いた場合の反転層の移動度は数十ｃｍ²／Ｖｓ程度と極めて低いからである。

これは、半導体導体材料として炭化ケイ素（ＳｉＣ）を用いた場合も同様である。そのため、仮にＧａＮなどのワイドバンドギャップ半導体を用いて高耐圧を実現できたとしても、例えばパワースイッチング素子などに適するＭＩＳ（金属−絶縁膜−半導体）構造素子においては、反転チャネル部分の特性が悪く、性能を十分に発揮することができない。また、上記非特許文献１に開示された半導体装置では、正電源の他に負電源が必要となるため、駆動回路が複雑になるという欠点もある。

この発明は、上述した従来技術による問題点を解消するため、ＧａＮ系化合物半導体等のワイドバンドギャップ半導体を用い、高耐圧で高速スイッチングが可能なＭＩＳ型のパワー半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、シリコンからなる第１の半導体層と、前記第１の半導体層の一部の上に積層された絶縁層と、前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、前記第１の半導体層を用いて形成された絶縁ゲート型半導体素子と、前記第２の半導体層を用いて形成されたダイオードと、前記絶縁ゲート型半導体素子と前記ダイオードを短絡する短絡電極と、前記絶縁ゲート型半導体素子に接続された第１の電極と、前記ダイオードに接続された第２の電極と、を備えることを特徴とする。

請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記絶縁ゲート型半導体素子は、前記第１の半導体層の主面上にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極を挟んで前記第１の半導体層の主面に沿ってソース領域と不純物拡散領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第１の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする。

請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記絶縁ゲート型半導体素子は、前記第１の半導体層の第１の主面から形成されたトレンチ内にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極に隣接して前記第１の半導体層の第１の主面に沿って不純物拡散領域が形成され、さらに前記第１の半導体層の第２の主面に沿ってソース領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第１の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする。

請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記第２の半導体層は、ｐ型領域とｎ型領域を有し、前記ダイオードは、前記ｐ型領域と前記ｎ型領域の接合により構成されるｐｎダイオードであり、前記ｐ型領域に前記短絡電極が接続され、前記ｎ型領域に前記第２の電極が接続されていることを特徴とする。

請求項５の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記ダイオードは、前記第２の半導体層と金属のショットキー接合により構成されるショットキーダイオードであり、前記金属に前記短絡電極が接続され、前記第２の半導体層に前記第２の電極が接続されていることを特徴とする。

請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記絶縁層は、前記短絡電極側で薄く、かつ前記第２の電極側で厚くなっていることを特徴とする。

請求項７の発明にかかる半導体装置は、シリコンからなる第１の半導体層と、前記第１の半導体層の上に積層された絶縁層と、前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、前記第２の半導体層を用いて形成されたダイオードと、前記ダイオードのアノードに接続された第１の電極と、前記ダイオードのカソードに接続された第２の電極と、を備え、前記絶縁層は、前記第１の電極側で薄く、かつ前記第２の電極側で厚くなっていることを特徴とする。

請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記第２の半導体層は、ｐ型領域とｎ型領域を有し、前記ダイオードは、前記ｐ型領域と前記ｎ型領域の接合により構成されるｐｎダイオードであることを特徴とする。

請求項９の発明にかかる半導体装置は、請求項７に記載の発明において、前記ダイオードは、前記第２の半導体層と金属のショットキー接合により構成されるショットキーダイオードであることを特徴とする。

請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記第２の半導体層は、バンドギャップが３ｅＶ以上の半導体材料でできていることを特徴とする。

請求項１１の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２の半導体層は、ＧａＮ系化合物半導体材料でできていることを特徴とする。

請求項１２の発明にかかる半導体装置は、請求項１〜１１のいずれか一つに記載の発明において、前記絶縁層は、ＡｌＮでできていることを特徴とする。

請求項１３の発明にかかる半導体装置は、請求項１〜１１のいずれか一つに記載の発明において、前記絶縁層は、Ａｌ₂Ｏ₃でできていることを特徴とする。

請求項１〜６の発明によれば、耐圧を確保するためのバルク領域をワイドバンドギャップ半導体で構成し、容易なスイッチングを可能にするためのＭＩＳ領域をシリコン半導体で構成し、バルク領域とＭＩＳ領域を短絡電極で接続することによって、ワイドバンドギャップ半導体とシリコン半導体の両者の優れた性質を兼ね備えた素子を実現することができる。すなわち、バルク領域に関しては、短い距離で高耐圧を実現することができる。従って、バルク領域の体積を小さくすることができるので、導通状態における過剰キャリアの蓄積を抑制し、高速スイッチングを実現することができる。

一方、ＭＩＳ領域に関しては、既に超微細加工技術が確立されているシリコンプロセスによって作製されるシリコンデバイスを用いることによって、シリコンのＭＯＳ構造と同様の高い反転層の移動度が得られる。また、安定したＭＯＳ界面が得られる。従って、チャネル抵抗を低く抑え、しきい値などのゲート特性の設計自由度を広く確保することができる。また、特性のばらつきを小さくすることができ、高いゲートの信頼性を確保することができる。

また、請求項３の発明によれば、第１の半導体層の第１の主面側に短絡電極と第２の電極が配置され、第１の半導体層の第２の主面側に第１の電極が配置され、ゲート電極が埋め込み配線となるので、配線の引き回しが容易となり、デバイスの面積効率を上げることができる。さらに、請求項６の発明によれば、短絡電極と第２の電極との間に高低差ができ、両電極間の距離が長くなるので、両電極間で放電が起こって耐圧が低下するのを防ぐことができる。また、絶縁層の熱抵抗が、熱の発生量がより多い短絡電極側で小さくなるので、絶縁層を介して第１の半導体層への放熱が効果的に起こる。また、請求項７〜９の発明によれば、第１の電極と第２の電極との間に高低差ができ、両電極間の距離が長くなるので、両電極間で放電が起こって耐圧が低下するのを防ぐことができる。

本発明にかかる半導体装置によれば、ＧａＮ系化合物半導体等のワイドバンドギャップ半導体を用い、高耐圧で高速スイッチングが可能なＭＩＳ型のパワー半導体装置を得ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、実施の形態１の半導体装置の要部の構成を示す断面図である。図１において、左半部がシリコン半導体で構成されるＭＩＳ領域であり、右半部が３ｅＶ以上のバンドギャップを有するワイドバンドギャップ半導体で構成されるバルク領域である。図１に示すように、ＭＩＳ領域では、ｐ型のＳｉ層（以下、ｐ−Ｓｉ層とする）２の第１の主面に沿って、ｎ⁺ソース拡散領域３とｎ⁺拡散領域７が離れて形成されている。

ｐ−Ｓｉ層２の、ｎ⁺ソース拡散領域３とｎ⁺拡散領域７の間の反転層が形成される領域の上には、ゲート絶縁膜５が形成されており、そのゲート絶縁膜５の上にはゲート電極６が形成されている。ｎ⁺ソース拡散領域３には、ソース電極４がオーミック接触している。ｎ⁺拡散領域７には、短絡電極８の一端がオーミック接触している。ソース電極４とゲート電極６と短絡電極８は、絶縁膜１２により互いに絶縁されている。

バルク領域では、ｐ−Ｓｉ層２の第１の主面に沿って絶縁層９が積層されている。この絶縁層９の上には、ｎ型のＧａＮ層（以下、ｎ−ＧａＮ層とする）１０が積層されている。このｎ−ＧａＮ層１０の、ＭＩＳ領域寄りの部分の上には、ｐ型のＧａＮ層（以下、ｐ−ＧａＮ層とする）１１が積層されている。ｐ−ＧａＮ層１１には、前記短絡電極８の他端がオーミック接触している。ｎ−ＧａＮ層１０の、ＭＩＳ領域から離れた部分には、ドレイン電極１３がオーミック接触している。ドレイン電極１３と短絡電極８は、絶縁膜１４により絶縁分離されている。

ｐ−Ｓｉ層２の第２の主面には、その全面に裏面電極１が形成されている。なお、裏面電極１を設けない構成としてもよい。その場合には、ｐ−Ｓｉ層２は電気的にフローティングでもよいが、ソース電極４と共通電位にしてもよい。ここで、ｐ−Ｓｉ層２、ｎ−ＧａＮ層１０とｐ−ＧａＮ層１１、ソース電極４、ドレイン電極１３、ｎ⁺ソース拡散領域３およびｎ⁺拡散領域７は、それぞれ第１の半導体層、第２の半導体層、第１の電極、第２の電極、ソース領域および不純物拡散領域に相当する。

絶縁層９としては、例えばＳｉＯ₂、Ｓｉ₃Ｎ₄、ＡｌＮもしくはＡｌ₂Ｏ₃、またはそれらと同じ元素からなるが、組成比の異なる材料などを用いることができる。絶縁膜１２，１４としては、例えばＳｉ₃Ｎ₄またはＳｉＯ₂などを用いることができる。

ソース電極４、短絡電極８およびドレイン電極１３としては、例えばＡｌ、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｐｔ、Ｐｄ、Ｃｒ、Ｉｒ、Ａｕ、ＡｇもしくはＺｎなどの金属、またはそれらの合金やシリサイドなどを用いることができる。ゲート電極６としては、通常のシリコンのＭＯＳＦＥＴ（ＭＯＳ型の電界効果トランジスタ）において用いられる材料、例えば多結晶シリコンを用いることができる。

次に、実施の形態１の半導体装置の製造プロセスの一例について説明する。図２〜図１０は、製造プロセスを説明するための半導体装置の断面図である。まず、例えば２０Ωのｐ−Ｓｉ基板を用意する。このｐ−Ｓｉ基板がｐ−Ｓｉ層２となる。そして、ｐ−Ｓｉ基板の、ｎ⁺ソース拡散領域３となる領域とｎ⁺拡散領域７となる領域に選択的に、例えばＡｓを１×１０¹⁵ｃｍ^-2のドーズ量でイオン注入する。続いて、例えば１０００℃の温度で３０分間程度の熱処理を行い、注入した不純物を活性化して、ｎ⁺ソース拡散領域３とｎ⁺拡散領域７を形成する（図２）。

次いで、例えば熱酸化などによって約１０００オングストローム程度の厚さの絶縁膜（ゲート絶縁膜５となる）を形成し、その上にＣＶＤ（化学気相成長）法などにより例えばｎ⁺型の多結晶シリコン膜（ゲート電極６となる）を堆積する。そして、フォトエッチングによって多結晶シリコン膜の一部を除去してゲート電極６を形成し、このゲート電極６をフォトマスクにして絶縁膜をエッチングしてゲート絶縁膜５を形成する（図３）。

次いで、ＣＶＤ法などによりＡｌＮ等の絶縁膜（絶縁層９となる）を例えば１μｍ程度の厚さに堆積する。そして、フォトエッチングによってＡｌＮ等の絶縁膜の一部を除去して、バルク領域に絶縁層９を形成する（図４）。次いで、ＣＶＤ法などによりＳｉＯ₂等の絶縁膜（絶縁膜１２となる）を堆積し、その絶縁膜の、バルク領域の部分を除去して、ＭＩＳ領域においてゲートスタック構造、ｎ⁺ソース拡散領域３およびｎ⁺拡散領域７を覆う絶縁膜１２を形成する（図５）。ここまでは、通常のシリコンプロセスである。

次いで、ＭＯＣＶＤ法によりｎ−ＧａＮ（ｎ−ＧａＮ層１０となる）とｐ−ＧａＮ（ｐ−ＧａＮ層１１となる）を順次、成長させる（図６）。その際、ｎ−ＧａＮおよびｐ−ＧａＮは、ＡｌＮ等の絶縁層９の上にのみ選択的に成長する。なお、ＧａＮの成長方法については、例えば特開２００３−５９９４８号公報に開示されている。次いで、Ｐ−ＧａＮ膜を例えばドライエッチングなどによりフォトエッチングして、ＭＩＳ領域寄りの部分にのみｐ−ＧａＮ層１１を残す（図７）。

次いで、絶縁膜１２の、ｎ⁺拡散領域７の上の部分にビアホールを開口した後、例えばＴｉ／Ａｌ合金などの導電体（短絡電極８およびドレイン電極１３となる）を堆積する。そして、その導電体をパターニングして、短絡電極８とドレイン電極１３を形成する（図８）。次いで、ＳｉＯ₂等の絶縁膜１４を堆積し、絶縁膜１２，１４を貫通してｎ⁺ソース拡散領域３およびドレイン電極１３にそれぞれ達するコンタクトホール１５，１６を形成をする（図９）。

次いで、スパッタリング法などによりＡｌ等の導電体を堆積し、ｎ⁺ソース拡散領域３に接触するソース電極４と、ドレイン電極１３に接触するドレイン電極１７を形成する。続いて、ｐ−Ｓｉ基板の裏面に、スパッタリング法などによりＡｌ等の導電体からなる裏面電極１を形成し、半導体装置が完成する（図１０）。

なお、図８〜図１０に示す構成と図１に示す構成を比べると、短絡電極８の形状、ソース電極４の形状、ドレイン電極１３の形状、ドレイン電極１７の有無、絶縁膜１２，１４の形状、ＭＩＳ領域における絶縁膜１４の有無など、異なる点があるが、実質的には両者の構成は同じである。

次に、実施の形態１の半導体装置の作用および効果について説明する。ｎ⁺ソース拡散領域３、ｐ−Ｓｉ層２およびｎ⁺拡散領域７からなるＭＯＳＦＥＴの耐圧は、素子全体の耐圧、すなわちソース電極４とドレイン電極１３の間の耐圧に関係なく、３０Ｖ程度である。その理由は、実施の形態１の半導体装置がパワースイッチング素子として用いられる場合、例えばオン状態ではゲート電極６に＋１０〜＋１５Ｖ程度の比較的高い電圧のゲート信号が入力される。

これに加えて、スイッチング動作中の外来ノイズの重畳によって、ゲート電極６に印加される電圧が２０Ｖを超えることがある。このため、耐圧をあまり低く設定してしまうと、ゲート信号の入力によって素子のブレークダウンが起こってしまう。それに対して、ＭＯＳＦＥＴの耐圧が３０Ｖ程度であれば、ゲート信号の入力による素子のブレークダウンを回避することができる。

また、バルク領域がワイドバンドギャップ半導体で構成されていることにより、このバルク領域の長さ、すなわちｎ−ＧａＮ層１０の長さが通常のシリコンデバイスのおおよそ１／１０程度で、通常のシリコンデバイスと同等の耐圧を確保することができる。例えば、ｎ−ＧａＮ層１０の長さをおおよそ１０μｍにすると、１０００Ｖ程度の耐圧を実現することができる。

これと同じ耐圧を通常のシリコンデバイスで得るには、バルク領域の長さをおおよそ１００μｍにする必要がある。つまり、実施の形態１によれば、バルク領域のオン抵抗が、通常のシリコンデバイスの１／１０以下になるので、低抵抗でスイッチング動作を高速に行うことができ、かつ高耐圧のデバイスを容易に実現することができるという効果を奏する。

また、ｎ−ＧａＮ層１０とｐ−Ｓｉ層２の間には高耐圧が印加されるため、絶縁層９が設けられている。この絶縁層９は、ＳＯＩ（シリコン・オン・インシュレータ）デバイスにおける絶縁層と同様に、ｎ−ＧａＮ層１０においてキャリアが縦方向（深さ方向）に広がるのを物理的に抑制している。これによって、過剰キャリアの蓄積をより一層、効果的に抑えることができるので、スイッチング動作を高速化することができるという効果を奏する。

また、バルク領域がＧａＮで構成されている場合、絶縁層９をＡｌＮで構成するとよい。その理由は、第１に、ＡｌＮ層がＧａＮの結晶成長において成長バッファ層となるからである。これによって、良質なＧａＮ層１０が得られるという効果を奏する。第２に、ＡｌＮがＳｉＯ₂よりも良好な熱伝達係数を有しているからである。これによって、ｎ−ＧａＮ層１０およびｐ−ＧａＮ層１１で発生した熱が効率よくｐ−Ｓｉ層２に伝達されるので、発熱を効果的に抑えることができるという効果を奏する。

なお、ｐ−ＧａＮ層１１に代えて、ｐ−ＧａＮ層１１に相当する層を、ｎ−ＧａＮ層１０にショットキー接合する金属材料で構成してもよい。この場合の金属材料としては、例えばＡｌ、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｐｔ、Ｐｄ、Ｃｒ、Ｉｒ、Ａｕ、ＡｇもしくはＺｎなどの金属、またはそれらの合金やシリサイドなどを用いることができる。このようにバルク領域にショットキーダイオードを形成した構成は、ｐｎダイオードを形成する場合よりもオン電圧が低くなるので、耐圧クラス３０００Ｖ以下の中耐圧素子に適している。

実施の形態２．
図１１は、実施の形態２の半導体装置の要部の構成を示す断面図である。図１１に示すように、実施の形態２は、実施の形態１の変形例であり、ｐ−Ｓｉ層２とｎ−ＧａＮ層１０の間の絶縁層９を短絡電極８側で薄く、ドレイン電極１３側で厚くなるように形成したものである。図示例のように、絶縁層９は、短絡電極８側からドレイン電極１３側へ向かって連続的に厚くなっていてもよいし、階段状に厚くなっていてもよい。

また、絶縁層９は、一種類の材料、例えばＳｉＯ₂のみ、あるいはＡｌＮのみでできていてもよいし、ＳｉＯ₂とＡｌＮなどを組み合わせてできていてもよい。絶縁層９の材料としてＳｉＯ₂を用いる場合には、シリコンの選択酸化（ＬＯＣＯＳ）を行えばよい。その他の構成は、実施の形態１と同じであるので、説明を省略する。

実施の形態２によれば、実施の形態１の効果に加えて、次の効果が得られる。第１に、ｐ−ＧａＮ層１１およびｎ−ＧａＮ層１０の、短絡電極８の近辺の領域では、電界が高く、発熱量が多いが、絶縁層９がこの領域で薄いので、絶縁層９による熱抵抗が小さくなる。従って、ｐ−Ｓｉ層２への放熱効果が高くなる。第２に、短絡電極８とドレイン電極１３との間に高低差ができるので、短絡電極８とドレイン電極１３の間の距離が長くなる。従って、短絡電極８とドレイン電極１３の間で放電が起こりにくくなるので、耐圧が低下するのを防ぐことができる。

第３に、短絡電極８の、ｐ−ＧａＮ層１１側の段差が緩和されるので、短絡電極８による段差の埋め込み（いわゆるステップカバレッジ）が容易になる。ここで、絶縁層９は、ｎ−ＧａＮ層１０とｐ−Ｓｉ層２を絶縁分離しているが、ｎ−ＧａＮ層１０とｐ−Ｓｉ層２の電位差は、ドレイン電極１３側よりも短絡電極８側で低くなる。従って、絶縁層９を短絡電極８側で薄くしても問題はない。

例えば絶縁層９がＳｉＯ₂（絶縁破壊電界：１０ＭＶ／ｃｍ）でできた耐圧３０００Ｖの素子では、絶縁層９の厚さをおおよそ３μｍにする必要がある。この素子において、絶縁層９を短絡電極８側で薄くすることにより、短絡電極８側での放熱効果や、短絡電極８の段差埋め込み性などを改善することができる。

実施の形態３．
図１２は、実施の形態３の半導体装置の要部の構成を示す断面図である。図１２に示すように、実施の形態３は、実施の形態１の変形例であり、ＭＩＳ領域のＭＯＳＦＥＴのゲート構造をトレンチゲート型にしたものである。すなわち、このＭＯＳＦＥＴは、ｐ−Ｓｉ層２の表面から、ｐ−Ｓｉ層２と裏面電極１の間に設けられたｎ−Ｓｉ層２８に達するトレンチ２０が形成され、そのトレンチ２０内にゲート絶縁膜２５を介してゲート電極２６が埋め込まれた構成となっている。この構成では、裏面電極１はソース電極となる。また、ｎ−Ｓｉ層２８の、裏面電極１との界面近傍部分は、ｎ⁺ソース拡散領域２３となる。

実施の形態３によれば、実施の形態１の効果に加えて、次の効果が得られる。すなわち、ソース電極が素子の裏面側に設けられ、ゲート電極２６が埋め込み配線となるので、素子の表面側に配置される電極は、短絡電極８とドレイン電極１３だけになる。従って、配線の引き回しが容易となり、デバイスの面積効率を上げることができる。また、実施の形態２のように、ｐ−Ｓｉ層２とｎ−ＧａＮ層１０の間の絶縁層９の厚さを変えることによって、実施の形態２と同様の効果が得られる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第２の半導体層を構成するワイドバンドギャップ半導体材料として、ＧａＮ以外にも、ＳｉＣ、ＡｌＧａＮまたはダイアモンドなどを用いることができる。また、ＭＩＳ領域を設けずに、バルク領域の構成のみでｐｎダイオードやショットキーダイオードを構成することもできる。さらに、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。なた、本発明は、ｐ型とｎ型の導電型を逆にしても同様に成り立つ。

以上のように、本発明にかかる半導体装置およびその製造方法は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

実施の形態１の半導体装置の要部の構成を示す断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態１の半導体装置の製造プロセスを説明するための断面図である。 実施の形態２の半導体装置の要部の構成を示す断面図である。 実施の形態３の半導体装置の要部の構成を示す断面図である。

符号の説明

２ 第１の半導体層
３，２３ ソース領域
４ 第１の電極
５，２５ ゲート絶縁膜
６，２６ ゲート電極
７ 不純物拡散領域
８ 短絡電極
９ 絶縁層
１０，１１ 第２の半導体層
１３ 第２の電極
２０ トレンチ

Claims (13)

1. シリコンからなる第１の半導体層と、
   前記第１の半導体層の一部の上に積層された絶縁層と、
   前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、
   前記第１の半導体層を用いて形成された絶縁ゲート型半導体素子と、
   前記第２の半導体層を用いて形成されたダイオードと、
   前記絶縁ゲート型半導体素子と前記ダイオードを短絡する短絡電極と、
   前記絶縁ゲート型半導体素子に接続された第１の電極と、
   前記ダイオードに接続された第２の電極と、
   を備えることを特徴とする半導体装置。
2. 前記絶縁ゲート型半導体素子は、前記第１の半導体層の主面上にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極を挟んで前記第１の半導体層の主面に沿ってソース領域と不純物拡散領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第１の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁ゲート型半導体素子は、前記第１の半導体層の第１の主面から形成されたトレンチ内にゲート絶縁膜を介してゲート電極が形成され、かつ該ゲート電極に隣接して前記第１の半導体層の第１の主面に沿って不純物拡散領域が形成され、さらに前記第１の半導体層の第２の主面に沿ってソース領域が形成された絶縁ゲート型電界効果トランジスタであり、前記ソース領域に前記第１の電極が接続され、前記不純物拡散領域に前記短絡電極が接続されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第２の半導体層は、ｐ型領域とｎ型領域を有し、前記ダイオードは、前記ｐ型領域と前記ｎ型領域の接合により構成されるｐｎダイオードであり、前記ｐ型領域に前記短絡電極が接続され、前記ｎ型領域に前記第２の電極が接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記ダイオードは、前記第２の半導体層と金属のショットキー接合により構成されるショットキーダイオードであり、前記金属に前記短絡電極が接続され、前記第２の半導体層に前記第２の電極が接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
6. 前記絶縁層は、前記短絡電極側で薄く、かつ前記第２の電極側で厚くなっていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. シリコンからなる第１の半導体層と、
   前記第１の半導体層の上に積層された絶縁層と、
   前記絶縁層上に積層された、シリコンよりもバンドギャップの広い半導体材料からなる第２の半導体層と、
   前記第２の半導体層を用いて形成されたダイオードと、
   前記ダイオードのアノードに接続された第１の電極と、
   前記ダイオードのカソードに接続された第２の電極と、を備え、
   前記絶縁層は、前記第１の電極側で薄く、かつ前記第２の電極側で厚くなっていることを特徴とする半導体装置。
8. 前記第２の半導体層は、ｐ型領域とｎ型領域を有し、前記ダイオードは、前記ｐ型領域と前記ｎ型領域の接合により構成されるｐｎダイオードであることを特徴とする請求項７に記載の半導体装置。
9. 前記ダイオードは、前記第２の半導体層と金属のショットキー接合により構成されるショットキーダイオードであることを特徴とする請求項７に記載の半導体装置。
10. 前記第２の半導体層は、バンドギャップが３ｅＶ以上の半導体材料でできていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
11. 前記第２の半導体層は、ＧａＮ系化合物半導体材料でできていることを特徴とする請求項１０に記載の半導体装置。
12. 前記絶縁層は、ＡｌＮでできていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
13. 前記絶縁層は、Ａｌ₂Ｏ₃でできていることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
    
    
    

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