JP2000323494A

JP2000323494A - 半導体装置の製造方法

Info

Publication number: JP2000323494A
Application number: JP11131594A
Authority: JP
Inventors: Hitoshi Suyama; 仁壽山
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1999-05-12
Filing date: 1999-05-12
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】トレンチゲートを有する半導体装置の電界集
中によるゲート酸化膜４の破壊を防止する事のできるゲ
ート酸化膜４の製造方法を提供する。【解決手段】トレンチの開口用のシリコン表面を選択
酸化することによりこの周囲にバーズビークを形成し、
その後にトレンチを形成する。このことにより、トレン
チの開口部のシリコン表面がテーパーを有するので、ト
レンチの開口部の周上のゲート酸化膜４の膜厚が、トレ
ンチ側壁上のゲート酸化膜厚と同等となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチゲート型
ＭＯＳ半導体装置などのトレンチゲートを有する半導体
装置に係り、特にトレンチゲートを有する半導体装置の
ゲート酸化膜の製造方法に関するものである。

【０００２】

【従来の技術】図３１（ａ）は、トレンチゲートを有す
る半導体装置、例えばトレンチゲート型ＭＯＳ半導体装
置のトレンチゲートを含む周囲の構造の断面図であり、
図３０の平面図のＩ−Ｉ方向の断面図に相当する。ま
た、図３１（ｂ）は、ゲート電極パッドを含むゲート電
極の引き出し部の構造の断面図であり、図３０のII−II
方向の断面図に相当する。

【０００３】図３１（ａ）に示すトレンチゲートを有す
る半導体装置の断面では、ドレイン電極領域となるｎ型
シリコン領域１の上に、エピタキシャル成長したボディ
領域となるｐ型シリコン領域２を配置し、ｐ型シリコン
領域２の表面にソース電極領域となるｎ⁺型シリコン領
域３を配置し、ｎ⁺型シリコン領域３とｐ型シリコン領
域２を貫通して、ｎ型シリコン領域１中をさらに掘り込
んだトレンチが形成され、トレンチ内壁とｎ⁺型シリコ
ン領域３とｐ型シリコン領域２の表面にはゲート酸化膜
となる熱酸化膜４が配置され、トレンチを埋め込むよう
にゲート電極となるポリシリコン２５が配置され、ポリ
シリコン２５と熱酸化膜４の上に保護膜６としてリン添
加ガラス（ＰＳＧ）や窒化シリコンが配置されている。

【０００４】また図３１（ｂ）に示す断面図上では、ｐ
型シリコン領域２を貫通してｎ型シリコン領域１中まで
掘り込まれ開口部がテーパー形状であるトレンチのトレ
ンチ内壁とｐ型シリコン領域２の表面にはゲート酸化膜
となる熱酸化膜４が配置されている。トレンチを埋め込
みむようにゲート電極パッドとなるポリシリコン５が配
置され、ポリシリコン５と熱酸化膜４の上に保護膜６と
してリン添加ガラス（ＰＳＧ）や窒化シリコンが配置さ
れている。保護膜６を貫通してポリシリコン５の表面に
達するコンタクトホールが形成され、コンタクトホール
を埋め込んでポリシリコン５に接するように金属配線７
が配置されている。

【０００５】図３１（ａ）に示すようにトレンチゲート
電極２５の電位をボディ領域２の電位よりも上げること
で、ゲート酸化膜４を挟んでトレンチゲート電極２５に
対向するボディ領域２の表面層にｎチャネルが形成さ
れ、ソース電極領域３とドレイン電極領域１との間を導
通状態とする事ができる。

【０００６】図３２乃至３４は、従来例のトレンチゲー
トを有する半導体装置の製造方法を示す図である。

【０００７】（イ）図３２（ａ）（ｂ）に示すように、
ｎ型シリコン基板（図示省略）の上にｎ型シリコン１の
エピタキシャル層を形成し、ｐ型不純物を拡散してｎ型
シリコン１の表面にｐ型シリコン２を形成する。このｐ
型シリコン２の表面にｎ⁺型シリコン３を形成する。次
に熱酸化膜９とシリコン窒化膜１０とＰＳＧ膜１１を形
成し、トレンチ開口部２６を形成する。

【０００８】（ロ）ＰＳＧ膜１１をトレンチエッチング
用のマスクとして、図３３（ａ）（ｂ）に示すように、
ｎ⁺型シリコン３とｐ型シリコン２を貫通して、ｎ型シ
リコン１に達するトレンチ１２を形成する。その後ＰＳ
Ｇ膜１１、窒化シリコン膜１０、熱酸化膜９をエッチン
グ除去する。

【０００９】（ハ）図３４（ａ）（ｂ）に示すように、
トレンチ１２の底と側壁を含むｎ⁺型シリコン３、ｐ型
シリコン２とｎ型シリコン１の露出面に熱酸化膜４を形
成する。

【００１０】（ニ）図３１（ａ）（ｂ）に示すように、
熱酸化膜４の表面にポリシリコンを堆積しトレンチ１２
の内部をポリシリコンで埋め込む。トレンチ内部のポリ
シリコン２５とゲート電極パッドのポリシリコン５以外
のポリシリコンをエッチング除去する。保護膜６を形成
し、保護膜６にコンタクトホールを開口してゲートパッ
ド５と金属配線７とを接続する。同様にソース領域とな
るｎ⁺型シリコン３とドレイン領域となるｎ型シリコン
１にそれぞれ金属配線（図示されていない）を接続す
る。

【００１１】

【発明が解決しようとする課題】従来例のトレンチゲー
トを有する半導体装置は、トレンチ上部のエッジ部分が
ほぼ直角の角を有する。この状態で熱酸化膜４を形成す
ると、他の部分に比べこのエッジ部分の膜厚が薄くな
る。熱酸化膜４をゲート酸化膜として使用すると、エッ
ジ部分にかかる電界が他の部分に比べ大きくなるので、
結果としてゲート耐圧が著しく低下し、ゲート酸化膜が
破壊されて製品の歩留りを下げる怖れがあった。

【００１２】本発明は、上記事情に鑑みてなされたもの
であり、その目的とするところは、ゲート酸化膜を均一
に形成し、電界集中によるゲート酸化膜の破壊を防止す
る事のできる半導体装置の製造方法を提供することにあ
る。

【００１３】また、パワーデバイスとしてのトレンチゲ
ートを有する半導体装置では過渡的に定格を超える電流
や電圧が到来することが少なくない。このような場合で
もパワーデバイスを破壊や誤動作から防ぐために、各種
の保護回路等の回路が内蔵されたインテリジェントパワ
ーデバイス（ＩＰＤ）が開発されている。

【００１４】本発明の他の目的は、このようなＩＰＤに
おいても製造工程を複雑にする事なくトレンチゲートを
有する半導体装置のゲート酸化膜を均一に形成し、電界
集中によるゲート酸化膜の破壊を防止する事のできる半
導体装置の製造方法を提供することにある。

【００１５】

【課題を解決するための手段】角部の上の絶縁膜の膜厚
が薄くなるのは、熱酸化膜の形成過程の以下に示す２つ
の事項に起因する。

【００１６】（１）酸化は半導体表面から内部に拡散す
る酸化種と半導体が反応して起こるが酸化種の半導体中
の拡散分布は半導体表面からの距離に依存し角部か否か
の形状の効果は半導体表面からの距離の効果ほど顕著で
ない。

【００１７】（２）酸化種の拡散した範囲で半導体は酸
化され酸化膜を形成するが、酸化膜の膜厚はシリコンの
場合で消費されたシリコンの厚みの２．２７倍になる。

【００１８】これらのことより、角部で平坦部と同じ酸
化膜の膜厚を得るために必要な半導体が供給されないの
で薄くなると考えられる。そこで、請求項１記載の発明
では、点である角部をテーパー形状にする事で幅を持た
せ、膜厚が薄くなる領域を分散させて１点のみで極端に
膜厚が薄くなるのを回避している。実際に上記効果が発
現するには平坦部の酸化膜の膜厚程度の長さがテーパー
に必要であり、好ましくは５倍以上の長さが必要であっ
た。

【００１９】請求項１の発明は、半導体層の上に耐酸化
膜を含む積層膜を形成する工程と、この積層膜の所定の
部分のみを除去する工程と、積層膜をマスクとして半導
体層の選択酸化を行いバーズビークを形成する工程と、
積層膜をマスクとして半導体層に達するトレンチを形成
する工程と、積層膜とバーズビークを除去する工程と、
半導体層の露出面に絶縁膜を形成する工程とを有する半
導体装置の製造方法である。ここで、半導体層とは、半
導体基板そのものでもよく、半導体基板上にエピタキシ
ャル成長した半導体層であってもよい。「耐酸化膜を含
む積層膜」に用いられる耐酸化膜としてはシリコン窒化
膜が好適でありＣＶＤ法で成膜されるが、シリコンの窒
化酸化膜でもよくこの場合は、熱酸化法あるいはＣＶＤ
法でシリコン酸化膜を形成した後、熱窒化法やランプア
ニールを利用してシリコン酸化膜を窒化してシリコンの
窒化酸化膜を形成する。そして、耐酸化膜に積層する膜
としては、選択酸化時のシリコンと耐酸化膜であるシリ
コン窒化膜の熱膨張係数の差によって発生する応力を緩
和し欠陥の発生を防止するシリコン酸化膜を耐酸化膜の
下層として、トレンチ形成のためのエッチングのマスク
用にリン添加ガラス（ＰＳＧ）を耐酸化膜の上層として
用いることが好適である。「選択酸化」とは、耐酸化膜
が酸素等の酸化種の拡散を阻止するので、この耐酸化膜
をマスクとして選択的に半導体層表面を酸化させること
である。そして、特に、シリコンを酸化する場合をＬＯ
ＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌ
ｉｃｏｎ）と呼んでいる。「バーズビーク」とは、選択
酸化の際に耐酸化膜のマスクの下に酸化種が回り込んで
半導体を酸化させることにより生じた領域のことで、こ
の形状からこう呼ばれる。バーズビークを形成する事に
より逆に酸化されなかった半導体層はテーパー形状を有
するようになる。「絶縁膜」としては、半導体層の材料
を単結晶シリコンとした場合には、シリコンの熱酸化膜
等を用いればよい。

【００２０】請求項１の発明によれば、トレンチを形成
する際に、選択酸化のマスク兼トレンチのエッチング用
マスクを使用して選択酸化することにより、バーズビー
クをトレンチの開口の周辺部に形成し、その後に同じマ
スクを使用してエッチングを行いすなわち自己整合的に
トレンチを形成する。このことにより、トレンチの開口
部のエッジ部分の半導体表面は緩やかな角部となる。こ
の角部に絶縁膜を形成するとこの膜厚が半導体層の平坦
部に形成される絶縁膜の膜厚と同等になり、角部におけ
る電界集中が緩和することにより、絶縁膜の耐圧が向上
する。

【００２１】請求項２の発明は、第１導電型の半導体層
の上に第２導電型の半導体層を形成する工程と、この第
２導電型の半導体層の上の所定の部分のみに第１導電型
低抵抗率の半導体領域を形成する工程と、第２導電型の
半導体層と第１導電型低抵抗率の半導体領域の上に耐酸
化膜を含む積層膜を形成する工程と、この積層膜の所定
の部分のみを除去する工程と、積層膜をマスクとして第
２導電型の半導体層と第１導電型低抵抗率の半導体領域
の選択酸化を行いバーズビークを形成する工程と、積層
膜をマスクとして第１導電型の半導体層に達するトレン
チを形成する工程と、積層膜とバーズビークを除去する
工程と、第１導電型低抵抗率の半導体領域、第２導電型
の半導体層と第１導電型の半導体層の露出面に絶縁膜を
形成する工程と、この絶縁膜の表面に導電体を堆積しト
レンチの内部をこの導電体で埋め込む工程とを有する半
導体装置の製造方法であることである。第１導電型の半
導体層とは、半導体基板そのものでもよく、半導体基板
上にエピタキシャル成長した半導体層であってもよい。
「耐酸化膜を含む積層膜」に用いられる耐酸化膜として
はシリコン窒化膜が好適である。そして、耐酸化膜に積
層する膜としてはシリコン酸化膜を耐酸化膜の下層とし
て用いる。

【００２２】請求項２の発明によれば、トレンチを形成
する際に、選択酸化のマスク兼トレンチのエッチング用
マスクを使用して選択酸化することにより、バーズビー
クをトレンチの開口の周辺部に形成し、その後に同じマ
スクを使用してエッチングを行いすなわち自己整合的に
トレンチを形成する。このことにより、トレンチの開口
部のエッジ部分の半導体表面は緩やかな角部となる。こ
の角部に熱酸化膜を形成するとこの膜厚がシリコン基板
表面やトレンチ溝側壁部のゲート酸化膜厚と同等にな
り、角部における電界集中が緩和することにより、絶縁
膜の耐圧が向上する。

【００２３】請求項３の発明は、第１導電型の半導体層
の上に第２導電型の半導体層を形成する工程と、この第
２導電型の半導体層の上の所定の部分のみに第１導電型
低抵抗率の半導体領域を形成する工程と、第２導電型の
半導体層と第１導電型低抵抗率の半導体領域の上に耐酸
化膜と、第２導電型の半導体層と第１導電型低抵抗率の
半導体領域の酸化物のエッチャントでは除去されない膜
を含む積層膜を形成する工程と、この積層膜の所定の部
分のみを除去する工程と、積層膜をマスクとして、第２
導電型の半導体層と第１導電型低抵抗率の半導体領域の
選択酸化を行いバーズビークを形成する工程と、積層膜
をマスクとして選択酸化された膜とバーズビークを除去
する工程と、積層膜をマスクとして第１導電型の半導体
層に達するトレンチを形成する工程と、積層膜を除去す
る工程、第１導電型低抵抗率の半導体領域、第２導電型
の半導体層と第１導電型の半導体層の露出面に絶縁膜を
形成する工程と、この絶縁膜の表面に導電体を堆積しト
レンチの内部をこの導電体で埋め込む工程とを有する半
導体装置の製造方法であることである。「耐酸化膜を含
む積層膜」に用いられる耐酸化膜としてはシリコン窒化
膜が好適である。そして、耐酸化膜に積層する膜として
はシリコン酸化膜を耐酸化膜の下層として用いる。

【００２４】請求項３の発明によれば、トレンチを形成
する際に、積層膜を選択酸化のマスク兼トレンチのエッ
チング用マスクとしてだけでなく、選択酸化で形成され
た酸化膜とバーズビークを一括して除去するためのマス
クとしても使用できるので、請求項２の発明の効果に加
え、スループットの向上や製造工程数及び製造原価の低
減に大きく貢献できる。

【００２５】請求項４の発明は、第１導電型の半導体層
の上に第２導電型の半導体層を形成する工程と、この第
２導電型の半導体層の上に耐酸化膜を含む積層膜を形成
する工程と、この積層膜の所定の部分のみを除去する工
程と、積層膜をマスクとして第２導電型の半導体層の選
択酸化を行いバーズビークを形成する工程と、積層膜の
所定の部分をマスクとして選択酸化された膜とバーズビ
ークの所定の部分のみを除去する工程と、積層膜の所定
の部分をマスクとして第１導電型の半導体層に達するト
レンチを形成する工程と、積層膜を除去する工程と、第
１導電型の半導体層と第２導電型の半導体層の露出面に
絶縁膜を形成する工程と、この絶縁膜の表面に導電体を
堆積し前記トレンチの内部を前記導電体で埋め込む工程
とを有する半導体装置の製造方法であることである。
「耐酸化膜を含む積層膜」に用いられる耐酸化膜として
はシリコン窒化膜が好適である。そして、耐酸化膜に積
層する膜としてはシリコン酸化膜を耐酸化膜の下層とし
て用いる。「積層膜の所定の部分をマスクとして」と
は、ＩＰＤの回路部分を構成する横型ＭＯＳトランジス
タの選択酸化法による素子分離領域と、パワーデバイス
（ＰＤ）のトレンチゲートを有する半導体装置の部分と
を並行して制作する場合に、必要に応じて横型ＭＯＳト
ランジスタ上の積層膜の上にレジスト膜を形成し、トレ
ンチゲートの作製によって横型ＭＯＳトランジスタが破
壊されないようにしているとの意である。

【００２６】請求項４の発明によれば、横型ＭＯＳトラ
ンジスタで回路部分を構成されるＩＰＤでは、横型ＭＯ
ＳトランジスタのＬＯＣＯＳ法による素子分離領域形成
と同時に、トレンチゲートを有する半導体装置のトレン
チ開口部の選択酸化が可能となる。更に、横型ＭＯＳト
ランジスタで構成される回路部分のゲート電極形成と同
時に、トレンチゲートを有する半導体装置のトレンチゲ
ート及びゲートパッドの形成ができ、その後の配線形成
も同時に行えるというメリットがある。このように、請
求項４記載のトレンチゲートを有する半導体装置の製造
方法は、更なる製造工程数の削減や製造原価の低減に大
きく貢献できるものである。

【００２７】

【発明の効果】以上述べたように、請求項１の発明によ
れば、ゲート絶縁膜となる絶縁膜を均一に形成し、電界
集中によるゲート絶縁膜の破壊を防止する事のできる半
導体装置の製造方法を提供することができる。

【００２８】請求項２の発明によれば、ゲート絶縁膜と
なる絶縁膜を均一に形成し、電界集中によるゲート絶縁
膜の破壊を防止する事のできるトレンチゲートを有する
半導体装置の製造方法を提供することができる。

【００２９】請求項３の発明によれば、トレンチを形成
する際に、積層膜を選択酸化のマスク兼トレンチのエッ
チング用マスクとしてだけでなく、選択酸化で形成され
た酸化膜とバーズビークを一括して除去するためのマス
クとしても使用できるので、請求項２の発明の効果に加
え、スループットの向上や製造工程数及び製造原価の低
減に大きく貢献できるトレンチゲートを有する半導体装
置の製造方法を提供することができる。

【００３０】請求項４の発明によれば、ＩＰＤにおいて
も製造工程を複雑にする事なくトレンチゲートを有する
半導体装置のゲート酸化膜を均一に形成し、電界集中に
よるゲート酸化膜の破壊を防止する事のできる半導体装
置の製造方法を提供することができる。

【００３１】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。以下の図面の記載において同一又
は類似の部分には同一又は類似の符号を付している。た
だし、図面は模式的なものであり、厚みと平面寸法との
関係、各層の厚みとの比率等は現実のものとは異なるこ
とに留意すべきである。したがって、具体的な厚みや寸
法は以下の説明を参酌して判断すべきものである。ま
た、図面相互間においても互いの寸法の関係や比率の異
なる部分が含まれるのはもちろんである。

【００３２】（第１の実施の形態）図１は本発明の第１
の実施の形態に係るトレンチゲートを有する半導体装置
の断面図である。図１（ａ）は、トレンチゲートを含む
周囲の構造の断面図であり、図３０のトレンチゲートを
有する半導体装置の平面図のＩ−Ｉ方向の断面図に相当
する。また、図１（ｂ）は、ゲート電極パッドを含むゲ
ート電極の引き出し部の構造の断面図であり、図３０の
II−II方向の断面図に相当する。

【００３３】図１（ａ）に示すトレンチゲートを有する
半導体装置の断面では、ドレイン電極領域となるｎ型シ
リコン領域１の上に、エピタキシャル成長したボディ領
域となるｐ型シリコン領域２を配置し、ｐ型シリコン領
域２の表面にソース電極領域となるｎ⁺型シリコン領域
３を配置している。そして、ｎ⁺型シリコン領域３とｐ
型シリコン領域２を貫通してｎ型シリコン領域１中をさ
らに掘り込み、開口部にテーパーを有するトレンチが形
成されている。トレンチ内壁とｎ⁺型シリコン領域３と
ｐ型シリコン領域２の表面にはゲート酸化膜となる熱酸
化膜４が配置され、トレンチを埋め込むようにゲート電
極となるポリシリコン２５が配置されている。熱酸化膜
４の膜厚は、トレンチのテーパーの長さ（１μｍ）の２
０分の１の５０ｎｍ程度となっている。ポリシリコン２
５と熱酸化膜４の上に保護膜６としてリン添加ガラス
（ＰＳＧ）や窒化シリコンが配置されている。

【００３４】また図１（ｂ）に示すトレンチゲートを有
する半導体装置の断面では、ドレイン電極領域となるｎ
型シリコン領域１の上に、エピタキシャル成長したボデ
ィ領域となるｐ型シリコン領域２を配置し、ｐ型シリコ
ン領域２を貫通してｎ型シリコン領域１中まで掘り込ま
れ開口部がテーパー形状であるトレンチが配置され、ト
レンチ内壁とｐ型シリコン領域２の表面にはゲート酸化
膜となる熱酸化膜４が配置され、トレンチを埋め込みむ
ようにゲート電極パッドとなるポリシリコン５が配置さ
れ、ポリシリコン５と熱酸化膜４の上に保護膜６として
リン添加ガラス（ＰＳＧ）や窒化シリコンが配置され、
保護膜６を貫通してポリシリコン５の表面に達するコン
タクトホールが形成され、コンタクトホールを埋め込ん
でポリシリコン５に接するように金属配線７が配置され
ている。

【００３５】（第１の実施の形態に係る半導体装置の第
１の製造方法）図２乃至１１は、本発明の第１の実施の
形態に係るトレンチゲートを有する半導体装置の第１の
製造方法を示す図である。図２乃至１１の（ａ）は、図
１（ａ）と同様に、トレンチゲートを含む周囲の構造の
断面図である。また、図２乃至１１の（ｂ）は、図１
（ｂ）と同様に、ゲート電極パッドを含むゲート電極の
引き出し部の構造の断面図である。

【００３６】（イ）図２（ａ）（ｂ）に示すように、ｎ
型シリコン基板の上にｎ型シリコン１のエピタキシャル
層をＳｉＣｌ₄、ＳｉＨＣｌ₃、ＳｉＨ₂Ｃｌ₂、ＳｉＨ₄
等を用いた気相エピタキシャル成長法で形成する。ボロ
ン（Ｂ）のような不純物を拡散してｎ型シリコン１の表
面にｐ型シリコン２を形成する。拡散でなくイオン注入
法でボロン（¹¹Ｂ⁺）を注入しアニールしてもよい。

【００３７】（ロ）図３（ａ）（ｂ）に示すように、フ
ォトリソグラフィ技術により不純物拡散用のレジストパ
ターン８を形成し、（ｂ）のソース電極となる領域のみ
に砒素（⁷⁵Ａｓ⁺）をイオン注入する。イオン注入法で
なく選択的に拡散し形成してもよい。

【００３８】（ハ）図４（ａ）（ｂ）に示すように、レ
ジストパターン８を除去した後、アニールする事により
ｎ⁺型シリコン３を形成する。膜厚５０ｎｍ程度の熱酸
化膜９を熱酸化法で形成し、熱酸化膜９の上に膜厚２０
０ｎｍ程度のシリコン窒化膜１０をＳｉＨ₄とＮＨ₃を用
いたＣＶＤ法で形成し、シリコン窒化膜１０の上に膜厚
２．０μｍ程度のＰＳＧ膜１１をＣＶＤ法で形成する。

【００３９】（ニ）図５（ａ）（ｂ）に示すように、フ
ォトリソグラフィ技術によりトレンチ開口部用のレジス
トパターンを形成し、ドライエッチング法によりトレン
チ開口部となる領域内部のＰＳＧ膜１１、シリコン窒化
膜１０と熱酸化膜９をエッチング除去して、トレンチ開
口部２６を形成する。

【００４０】（ホ）図６（ａ）（ｂ）に示すように、レ
ジストパターンを除去した後、ＰＳＧ膜１１、シリコン
窒化膜１０と熱酸化膜９をマスクとしてウエット酸化
し、選択酸化膜１３を膜厚１．０μｍ程度形成する。こ
の時、開口部２６近傍のシリコン窒化膜１０の下にも酸
素（Ｏ₂）や水（Ｈ₂Ｏ）等の酸化種が回り込むのでバー
ズビーク１４が形成される。このことにより、選択酸化
膜１３と熱酸化膜９の境界で、（ａ）ではｎ⁺型シリコ
ン３との界面、（ｂ）ではｐ型シリコン２との界面をテ
ーパー形状にする事ができる。この時テーパーの長さは
選択酸化膜１３の膜厚程度になり１．０μｍ程度にな
る。

【００４１】（ヘ）図７（ａ）（ｂ）に示すように、ト
レンチ開口部２６内部の選択酸化膜１３をＰＳＧ膜１１
をマスクとして、ドライエッチングによりエッチング除
去する。この時ＰＳＧ膜１１も同時にエッチングされる
が、ＰＳＧ膜１１の膜厚は十分なマージンをもって設定
しているため、トレンチ開口部２６内部の選択酸化膜３
をエッチング除去した後も、ＰＳＧ膜１１は膜厚で１．
０μｍ程度残存する。

【００４２】（ト）図８（ａ）（ｂ）に示すように、Ｐ
ＳＧ膜１１をトレンチエッチング用のマスクとして、Ｃ
Ｆ₄、ＳＦ₆、ＣＢｒＦ₃、ＳｉＣｌ₄、ＣＣｌ₄等を用い
たＲＩＥ法等のドライエッチングによりｎ⁺型シリコン
３とｐ型シリコン２を貫通して、ｎ型シリコン１に達す
るトレンチ１２を形成する。

【００４３】（チ）図９（ａ）（ｂ）に示すように、Ｐ
ＳＧ膜１１を弗酸をエッチャントに用いてエッチング除
去し、窒化シリコン膜１０を熱燐酸をエッチャントに用
いてエッチング除去し、熱酸化膜９を弗酸をエッチャン
トに用いてエッチング除去する。

【００４４】（リ）図１０（ａ）（ｂ）に示すように、
トレンチ１２の底と側壁を含むｎ⁺型シリコン３、ｐ型
シリコン２とｎ型シリコン１の露出面に熱酸化膜４をテ
ーパーの長さ１μｍの２０分の１の膜厚の５０ｎｍ程度
形成する。

【００４５】（ヌ）図１１（ａ）（ｂ）に示すように、
熱酸化膜４の表面にポリシリコンをＣＶＤ法で堆積しト
レンチ１２の内部をポリシリコンで埋め込む。フォトリ
ソグラフィ技術によりゲート電極パッド用のレジストパ
ターンを形成し、トレンチ内部のポリシリコン２５とゲ
ート電極パッドのポリシリコン５以外のポリシリコンを
ＣＦ₄、ＳＦ₆、ＣＢｒＦ₃、ＳｉＣｌ₄、ＣＣｌ₄等を用
いたＲＩＥ法等のドライエッチングによりエッチング除
去しレジストパターンを除去する。

【００４６】（ル）最後に図１（ａ）（ｂ）に示すよう
に、ＣＶＤ法により膜厚１．０μｍ程度のＰＳＧ膜や窒
化シリコン膜のような保護膜６を形成し、保護膜６にコ
ンタクトホールを開口してゲートパッド５と金属配線７
とを接続する。同様にソース領域となるｎ⁺型シリコン
３とドレイン領域となるｎ型シリコン１にそれぞれ金属
配線（図示されていない）を接続する。

【００４７】第１の実施の形態に係る半導体装置の第１
の製造方法によれば、トレンチを形成する際に、選択酸
化のマスク兼トレンチのエッチング用マスクを使用し
て、選択酸化することによりバーズビークをトレンチの
開口の周辺部に形成し、その後に同じマスクを使用して
エッチングを行いすなわち自己整合的にトレンチを形成
する。このことにより、トレンチの開口部のエッジ部分
の半導体表面は緩やかな角部となる。この角部に熱酸化
膜を形成するとこの膜厚がシリコン基板表面やトレンチ
溝側壁部のゲート酸化膜厚と同等になり、角部における
電界集中が緩和することにより、絶縁膜の耐圧が向上す
る。

【００４８】（第１の実施の形態に係る半導体装置の第
２の製造方法）図２乃至４と図１２乃至１５は、本発明
の第１の実施の形態に係るトレンチゲートを有する半導
体装置の第２の製造方法を示す図である。図２乃至４の
（ａ）と図１２乃至１５の（ａ）は、図１（ａ）と同様
に、トレンチゲートを含む周囲の構造の断面図である。
また、図２乃至４の（ｂ）と図１２乃至１５の（ｂ）
は、図１（ｂ）と同様に、ゲート電極パッドを含むゲー
ト電極の引き出し部の構造の断面図である。

【００４９】（イ）図２乃至４に示す製造工程で、第１
の製造方法と説明が重複する（ロ）以前の部分は説明を
省略する。図４（ａ）（ｂ）に示すような熱酸化膜９の
上にシリコン窒化膜１０とＰＳＧ膜１１を形成する代わ
りに、シリコン窒化膜の単層膜を膜厚２００ｎｍ程度Ｃ
ＶＤ法で形成する。

【００５０】（ロ）図１２（ａ）（ｂ）に示すように、
フォトリソグラフィ技術によりトレンチ開口部用のレジ
ストパターンを形成し、ドライエッチング法によりトレ
ンチ開口部となる領域内部のシリコン窒化膜１５と熱酸
化膜９をエッチング除去して、トレンチ開口部２６を形
成する。

【００５１】（ハ）図１３（ａ）（ｂ）に示すように、
レジストパターンを除去した後、ウエット酸化し、選択
酸化膜１３を膜厚１．０μｍ程度形成する。この時、開
口部２６近傍のシリコン窒化膜１５の下にバーズビーク
１４が形成される。このことにより、選択酸化膜１３と
熱酸化膜９の境界で、（ａ）ではｎ⁺型シリコン３との
界面、（ｂ）ではｐ型シリコン２との界面をテーパー形
状にする事ができる。この時テーパーの長さは選択酸化
膜１３の膜厚程度になり１．０μｍ程度になる。

【００５２】（ニ）図１４（ａ）（ｂ）に示すように、
トレンチ開口部２６内部の選択酸化膜１３とバーズビー
ク１４を弗酸によりウエットエッチングで除去する。こ
の時、シリコン窒化膜１５はエッチングされず、また、
シリコン窒化膜１５がマスクとなるので、熱酸化膜９は
バーズビーク１４のエッチング除去後にのみエッチング
されるだけである。

【００５３】（ホ）図１５（ａ）（ｂ）に示すように、
シリコン窒化膜１５をトレンチエッチング用のマスクと
して、ｎ⁺型シリコン３とｐ型シリコン２を貫通して、
ｎ型シリコン１に達するトレンチ１２を形成する。

【００５４】（へ）窒化シリコン膜１５を熱燐酸をエッ
チャントに用いてエッチング除去し、熱酸化膜９を弗酸
をエッチャントに用いてエッチング除去する。以降の製
造方法は第１の製造方法の（リ）以降と全く同一のため
省略する。

【００５５】第１の実施の形態に係る半導体装置の第２
の製造方法によれば、積層膜をシリコン窒化膜とシリコ
ン酸化膜の積層構造とすることで、バーズビークを含め
た選択酸化した領域をウェットエッチングにより除去す
ることができ、さらに、積層膜を一括してエッチング除
去することもできるため、スループットの向上や製造工
程数及び製造原価の低減に大きく貢献できる。

【００５６】（第２の実施の形態）図１６乃至２９は、
本発明の第２の実施の形態に係るトレンチゲートを有す
る半導体装置の製造方法を示す図である。インテリジェ
ントパワーデバイス（ＩＰＤ）のような横型ＭＯＳ
トランジスタで回路部分を構成される半導体装置の製造
方法においては、横型ＭＯＳトランジスタの素子分離に
選択酸化法を行うため、横型ＭＯＳトランジスタで構成
される回路部分の形成と同時に、トレンチゲート型ＭＯ
Ｓ半導体装置などのトレンチゲート及びゲートパッドの
形成が可能である。図１６乃至２９の（ａ）は、横型Ｍ
ＯＳトランジスタを含む周囲の構造の断面図である。ま
た、図１６乃至２９の（ｂ）は、図１（ｂ）と同様に、
ゲート電極パッドを含むゲート電極の引き出し部の構造
の断面図である。

【００５７】（イ）図１６（ａ）（ｂ）に示すように、
ｎ型シリコン基板の上にｎ型シリコン１のエピタキシャ
ル層を気相エピタキシャル成長法で形成する。ボロン
（Ｂ）のような不純物を拡散してｎ型シリコン１の表面
にｐ型シリコン２を形成する。図１６（ａ）の横型ＭＯ
Ｓトランジスタとなる領域にフォトリソグラフィ技術と
イオン注入技術によりボロン（¹¹Ｂ⁺）を注入し、アニ
ールを行いｐ型ウェル領域１６を形成する。

【００５８】（ロ）図１７（ａ）（ｂ）に示すように、
ｐ型シリコン２、ｐ型ウェル領域１６の上に膜厚５０ｎ
ｍ程度の熱酸化膜９を形成し、熱酸化膜９の上に膜厚２
００ｎｍ程度のシリコン窒化膜１５をＣＶＤ法で形成す
る。

【００５９】（ハ）図１８（ａ）（ｂ）に示すように、
フォトリソグラフィ技術により横型ＭＯＳトランジスタ
に素子分離領域用のレジストパターンとトレンチゲート
の開口部用のレジストパターンを形成し、ドライエッチ
ング法により素子分離領域とトレンチ開口部となる領域
内部のシリコン窒化膜１５と熱酸化膜９をエッチング除
去し、開口部２６を形成する。その後レジストパターン
を除去する。

【００６０】（ニ）図１９（ａ）（ｂ）に示すように、
素子分離領域とトレンチ開口部２６のみを選択的にウエ
ット酸化し、選択酸化膜１３を膜厚１．０μｍ程度形成
する。この時、開口部２６近傍のシリコン窒化膜１５の
下にバーズビーク１４が形成される。このことにより、
選択酸化膜１３と熱酸化膜９の境界で、（ａ）ではｐ型
ウェル領域１６との界面、（ｂ）ではｐ型シリコン２と
の界面をテーパー形状にする事ができる。この時テーパ
ーの長さは選択酸化膜１３の膜厚程度になり１．０μｍ
程度になる。

【００６１】（ホ）図２０（ａ）（ｂ）に示すように、
フォトリソグラフィ技術により（ａ）の横型ＭＯＳ半導
体装置上にレジストパターン１７を形成しエッチャント
から保護した上で、（ｂ）の開口部２６内部の選択酸化
膜１３とバーズビーク１４を弗酸によりウエットエッチ
ングで除去する。

【００６２】（ヘ）図２１（ａ）（ｂ）に示すように、
シリコン窒化膜１５をトレンチエッチング用のマスクと
して、ｐ型シリコン２を貫通して、ｎ型シリコン１に達
するトレンチ１２をＣＦ₄、ＳＦ₆、ＣＢｒＦ₃、ＳｉＣ
ｌ₄、ＣＣｌ₄等を用いたＲＩＥ法等のドライエッチング
で形成する。

【００６３】（ト）図２２（ａ）（ｂ）に示すように、
レジストパターン１７を除去した後、窒化シリコン膜１
５が熱燐酸をエッチャントに用いてエッチング除去さ
れ、熱酸化膜９が弗酸をエッチャントに用いてエッチン
グ除去される。熱酸化膜９のエッチング時に選択酸化膜
１３もエッチングされるが、選択酸化膜１３の膜厚は熱
酸化膜９より厚く十分なマージンをもって設定している
ため、熱酸化膜９をエッチング除去した後も、選択酸化
膜１３は０．９μｍ程度残存する。

【００６４】（チ）図２３（ａ）（ｂ）に示すように、
トレンチ１２の底と側壁を含むｐ型シリコン２、１６と
ｎ型シリコン１の露出面に熱酸化膜４をテーパーの長さ
１μｍの２０分の１の膜厚５０ｎｍ程度形成する。

【００６５】（リ）図２４（ａ）（ｂ）に示すように、
熱酸化膜４の表面にポリシリコン１８を堆積しトレンチ
１２の内部をポリシリコン１８を埋め込む。

【００６６】（ヌ）図２５（ａ）（ｂ）に示すように、
フォトリソグラフィ技術により（ａ）の横型ＭＯＳトラ
ンジスタにはゲート電極用のレジストパターン１９、
（ｂ）のトレンチゲート型ＭＯＳ半導体装置にはゲート
パッド用のレジストパターン１９を形成する。

【００６７】（ル）図２６（ａ）（ｂ）に示すように、
トレンチ内部のポリシリコン５とゲート電極パッドのポ
リシリコン２０以外のポリシリコン１８をエッチング除
去し、レジストパターン１９を除去する。

【００６８】（ヲ）図２７（ａ）（ｂ）に示すように、
シリコン酸化膜２１を膜厚５０ｎｍ程度形成し、その
後、全表面にリン（³¹Ｐ⁺）のような不純物を注入す
る。

【００６９】（ワ）図２８（ａ）（ｂ）に示すように、
アニールして横型ＭＯＳトランジスタのソース領域及び
ドレイン領域となるｎ⁺型シリコン２４、２３を形成す
る。ＣＶＤ法により膜厚１．０μｍ程度のＰＳＧ膜や窒
化シリコン膜のような保護膜６を形成する。

【００７０】（カ）図２９（ａ）（ｂ）に示すように、
保護膜６にコンタクトホールを開口して、横型ＭＯＳト
ランジスタのソース領域となるｎ⁺型シリコン２４とド
レイン領域となるｎ⁺型シリコン２３とトレンチゲート
型ＭＯＳ半導体装置のゲートパッド５のそれぞれに金属
配線７を接続する。同様に、横型ＭＯＳトランジスタの
ゲート電極２０及びトレンチゲート型ＭＯＳ半導体装置
のソース領域とドレイン領域にもそれぞれ金属配線を接
続（図示省略）する。

【００７１】第２の実施の形態によれば、横型ＭＯＳト
ランジスタで回路部分を構成されるＩＰＤでは、横型Ｍ
ＯＳトランジスタの選択酸化法による素子分離領域形成
と同時に、トレンチゲートを有する半導体装置のトレン
チ開口部の選択酸化が可能となる。更に、横型ＭＯＳト
ランジスタで構成される回路部分のゲート電極形成と同
時に、トレンチゲートを有する半導体装置のトレンチゲ
ート及びゲートパッドの形成ができ、その後の配線形成
も同時に行えるというメリットがある。このように、更
なる製造工程数の削減や製造原価の低減に大きく貢献で
きるものである。

【００７２】（その他の実施の形態）上記のように、本
発明の実施の形態を記載したが、この開示の一部をなす
論述及び図面はこの発明を限定するものであると理解す
べきでない。この開示から当業者には様々な代替しうる
実施の形態、実施例及び運用技術が明らかになろう。

【００７３】例えば本発明の実施の形態では、ドレイン
電極領域となるｎ型シリコン領域１の上に、エピタキシ
ャル成長したボディ領域となるｐ型シリコン領域２を配
置し、ｐ型シリコン領域２の表面にソース電極領域とな
るｎ⁺型シリコン領域３を配置しているが、これに限定
されることはなく、以上説明した半導体装置の製造にお
いて、シリコン中の各構成領域の導電型を反転すること
もできる。

【００７４】また、本発明の実施の形態では、ドレイン
電極を基板の裏面に形成する場合について記載したが、
埋め込み電極によってドレインと接続し基板表面にドレ
イン電極を形成するようなトレンチゲート型ＭＯＳにつ
いても適用できる。

【００７５】この様に、本発明はここでは記載していな
い様々な実施の形態を包含するということを理解すべき
である。したがって、本発明はこの開示から妥当な特許
請求の範囲に係る発明特定事項によってのみ限定される
ものである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の断面図である。

【図２】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
１）である。

【図３】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
２）である。

【図４】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
３）である。

【図５】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
４）である。

【図６】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
５）である。

【図７】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
６）である。

【図８】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
７）である。

【図９】本発明の第１の実施の形態に係るトレンチゲー
トを有する半導体装置の第１の製造方法を示す図（その
８）である。

【図１０】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第１の製造方法を示す図（そ
の９）である。

【図１１】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第１の製造方法を示す図（そ
の１０）である。

【図１２】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第２の製造方法を示す図（そ
の１）である。

【図１３】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第２の製造方法を示す図（そ
の２）である。

【図１４】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第２の製造方法を示す図（そ
の３）である。

【図１５】本発明の第１の実施の形態に係るトレンチゲ
ートを有する半導体装置の第２の製造方法を示す図（そ
の４）である。

【図１６】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１）
である。

【図１７】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その２）
である。

【図１８】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その３）
である。

【図１９】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その４）
である。

【図２０】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その５）
である。

【図２１】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その６）
である。

【図２２】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その７）
である。

【図２３】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その８）
である。

【図２４】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その９）
である。

【図２５】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１
０）である。

【図２６】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１
１）である。

【図２７】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１
２）である。

【図２８】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１
３）である。

【図２９】本発明の第２の実施の形態に係るトレンチゲ
ートを有する半導体装置の製造方法を示す図（その１
４）である。

【図３０】トレンチゲートを有する半導体装置の平面図
である。

【図３１】従来例のトレンチゲートを有する半導体装置
の断面図である。

【図３２】従来例のトレンチゲートを有する半導体装置
の製造方法を示す図（その１）である。

【図３３】従来例のトレンチゲートを有する半導体装置
の製造方法を示す図（その２）である。

【図３４】従来例のトレンチゲートを有する半導体装置
の製造方法を示す図（その３）である。

【符号の説明】

１ｎ型シリコン（ドレイン電極領域）２ｐ型シリコン（ボディ領域）３ｎ⁺型シリコン（ソース電極領域）４熱酸化膜（ゲート酸化膜）５ポリシリコン（トレンチゲート電極パッド）６、２２保護膜７金属配線８、１７、１９レジスト９熱酸化膜（パッド酸化膜）１０、１５窒化シリコン膜１１ＰＳＧ膜１２トレンチ１３選択酸化膜１４バーズビーク１６ｐ型シリコン（ウェル領域）１８ポリシリコン膜２０ポリシリコン（ゲート電極）２１酸化膜２３ｎ⁺型シリコン（第１の主電極領域）２４ｎ⁺型シリコン（第２の主電極領域）２５ポリシリコン（トレンチゲート電極）２６開口部

Claims

【特許請求の範囲】

【請求項１】半導体層の上に耐酸化膜を含む積層膜を
形成する工程と、前記積層膜の所定の部分のみを除去す
る工程と、前記積層膜をマスクとして、前記半導体層の
選択酸化を行いバーズビークを形成する工程と、前記積
層膜をマスクとして、前記半導体層に達するトレンチを
形成する工程と、前記積層膜と前記バーズビークを除去
する工程と、前記半導体層の露出面に絶縁膜を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２】第１導電型の半導体層の上に第２導電型
の半導体層を形成する工程と、前記第２導電型の半導体
層表面の所定の部分のみに第１導電型低抵抗率の半導体
領域を形成する工程と、前記第２導電型の半導体層と前
記第１導電型低抵抗率の半導体領域の上に、耐酸化膜を
含む積層膜を形成する工程と、前記積層膜の所定の部分
のみを除去する工程と、前記積層膜をマスクとして、前
記第２導電型の半導体層と前記第１導電型低抵抗率の半
導体領域の選択酸化を行いバーズビークを形成する工程
と、前記積層膜をマスクとして、前記第１導電型の半導
体層に達するトレンチを形成する工程と、前記積層膜と
前記バーズビークを除去する工程と、前記第１導電型低
抵抗率の半導体領域、前記第２導電型の半導体層と前記
第１導電型の半導体層の露出面に絶縁膜を形成する工程
と、前記絶縁膜の表面に導電体を堆積し前記トレンチの
内部を前記導電体で埋め込む工程とを有することを特徴
とする半導体装置の製造方法。
【請求項３】第１導電型の半導体層の上に第２導電型
の半導体層を形成する工程と、前記第２導電型の半導体
層表面の所定の部分のみに第１導電型低抵抗率の半導体
領域を形成する工程と、前記第２導電型の半導体層と前
記第１導電型低抵抗率の半導体領域の上に、耐酸化膜と
前記第２導電型の半導体層と前記第１導電型低抵抗率の
半導体領域の酸化物のエッチャントでは除去されない膜
を含む積層膜を形成する工程と、前記積層膜の所定の部
分のみを除去する工程と、前記積層膜をマスクとして、
前記第２導電型の半導体層と前記第１導電型低抵抗率の
半導体領域の選択酸化を行いバーズビークを形成する工
程と、前記積層膜をマスクとして、前記選択酸化された
膜と前記バーズビークを除去する工程と、前記積層膜を
マスクとして、前記第１導電型の半導体層に達するトレ
ンチを形成する工程と、前記積層膜を除去する工程と、
前記第１導電型低抵抗率の半導体領域、前記第２導電型
の半導体層と前記第１導電型の半導体層の露出面に絶縁
膜を形成する工程と、前記絶縁膜の表面に導電体を堆積
し前記トレンチの内部を前記導電体で埋め込む工程とを
有することを特徴とする半導体装置の製造方法。
【請求項４】第１導電型の半導体層の上に第２導電型
の半導体層を形成する工程と、前記第２導電型の半導体
層の上に、耐酸化膜を含む積層膜を形成する工程と、前
記積層膜の所定の部分のみを除去する工程と、前記積層
膜をマスクとして、前記第２導電型の半導体層の選択酸
化を行いバーズビークを形成する工程と、前記積層膜の
所定の部分をマスクとして、前記選択酸化された膜と前
記バーズビークの所定の部分のみを除去する工程と、前
記積層膜の所定の部分をマスクとして、前記第１導電型
の半導体層に達するトレンチを形成する工程と、前記積
層膜を除去する工程と、前記第１導電型の半導体層と前
記第２導電型の半導体層の露出面に絶縁膜を形成する工
程と、前記絶縁膜の表面に導電体を堆積し前記トレンチ
の内部を前記導電体で埋め込む工程とを有することを特
徴とする半導体装置の製造方法。