JP2000183179A - 半導体集積回路およびウェーハ - Google Patents
半導体集積回路およびウェーハInfo
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Abstract
(57)【要約】
【課題】 半導体集積回路の動作速度を向上させる。
【解決手段】 化合物半導体層５の下に埋め込み絶縁層
３を形成する。化合物半導体層５に、能動素子として複
数のトランジスタ２１を形成する。これら複数のトラン
ジスタ２１を半導体集積回路の構成要素とする。
３を形成する。化合物半導体層５に、能動素子として複
数のトランジスタ２１を形成する。これら複数のトラン
ジスタ２１を半導体集積回路の構成要素とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
およびその半導体集積回路が形成されるウェーハに関
し、特にトランジスタなどの能動素子で構成される半導
体集積回路およびそのような半導体集積回路が形成され
るウェーハに関するものである。
およびその半導体集積回路が形成されるウェーハに関
し、特にトランジスタなどの能動素子で構成される半導
体集積回路およびそのような半導体集積回路が形成され
るウェーハに関するものである。
【０００２】
【従来の技術】従来の半導体集積回路は、例えばシリコ
ン基板上に形成されていた。シリコン基板の種類の一つ
として、埋め込み絶縁層の上に単結晶シリコンの層が形
成されたＳＯＩ（silicon on insulator）基板が存在す
る。ＳＯＩ基板の使用は、半導体集積回路の高速化やラ
ッチアップの防止に効果がある。
ン基板上に形成されていた。シリコン基板の種類の一つ
として、埋め込み絶縁層の上に単結晶シリコンの層が形
成されたＳＯＩ（silicon on insulator）基板が存在す
る。ＳＯＩ基板の使用は、半導体集積回路の高速化やラ
ッチアップの防止に効果がある。
【０００３】また、従来の半導体集積回路は、化合物半
導体基板上に形成されることもある。化合物半導体基板
上に形成される半導体集積回路は、シリコン基板上に形
成される素子では達成することができない特性を有する
素子を含むのが一般的である。このような特性を持った
素子として、例えば、高周波特性が良いトランジスタや
高速動作に適したトランジスタあるいは短波長の発光ダ
イオードやレーザダイオードがある。
導体基板上に形成されることもある。化合物半導体基板
上に形成される半導体集積回路は、シリコン基板上に形
成される素子では達成することができない特性を有する
素子を含むのが一般的である。このような特性を持った
素子として、例えば、高周波特性が良いトランジスタや
高速動作に適したトランジスタあるいは短波長の発光ダ
イオードやレーザダイオードがある。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されており、ＳＯＩ基板上に形成さ
れる半導体集積回路の能動素子がさらなる高周波特性・
高速性能を要求されるときには、化合物半導体基板をＳ
ＯＩ基板と同様に構成してその上に半導体集積回路を形
成することが望ましいが、埋め込み絶縁層の上に結晶性
の化合物半導体層を形成してなる半導体基板が存在しな
いという第１の問題がある。
は以上のように構成されており、ＳＯＩ基板上に形成さ
れる半導体集積回路の能動素子がさらなる高周波特性・
高速性能を要求されるときには、化合物半導体基板をＳ
ＯＩ基板と同様に構成してその上に半導体集積回路を形
成することが望ましいが、埋め込み絶縁層の上に結晶性
の化合物半導体層を形成してなる半導体基板が存在しな
いという第１の問題がある。
【０００５】または、従来の半導体集積回路では、シリ
コン基板に適した回路を構成する第１の素子はシリコン
基板に形成され、化合物半導体基板に適した回路を構成
する第２の素子は化合物半導体基板に形成される。その
ため、２枚の半導体基板を用いなければならず、集積度
を向上することが困難になるという第２の問題がある。
コン基板に適した回路を構成する第１の素子はシリコン
基板に形成され、化合物半導体基板に適した回路を構成
する第２の素子は化合物半導体基板に形成される。その
ため、２枚の半導体基板を用いなければならず、集積度
を向上することが困難になるという第２の問題がある。
【０００６】また、そのことから、例えば図１１に示す
ように、２つの基板１００，１０１が必要になり、互い
の基板を結ぶためのバス（例えば符号１２で示した配線
がバスの一部となっている。）が長くなって全体として
の動作速度が遅くなるという第３の問題がある。もちろ
ん、シリコン基板に第１および第２の素子を作り込んだ
場合、および化合物半導体基板に第１および第２の素子
を作り込んだ場合には、第１の素子または第２の素子の
特性が劣化するという問題が発生する。
ように、２つの基板１００，１０１が必要になり、互い
の基板を結ぶためのバス（例えば符号１２で示した配線
がバスの一部となっている。）が長くなって全体として
の動作速度が遅くなるという第３の問題がある。もちろ
ん、シリコン基板に第１および第２の素子を作り込んだ
場合、および化合物半導体基板に第１および第２の素子
を作り込んだ場合には、第１の素子または第２の素子の
特性が劣化するという問題が発生する。
【０００７】一つ目の発明は第１の問題点を解消するた
めになされたものであり、絶縁層上に化合物半導体層を
形成することにより、半導体集積回路の動作速度を改善
することを目的とする。
めになされたものであり、絶縁層上に化合物半導体層を
形成することにより、半導体集積回路の動作速度を改善
することを目的とする。
【０００８】二つ目の発明は第２および第３の問題点を
解消するためになされたものであり、同一主面にシリコ
ン層と化合物半導体層とが露出可能な基板を準備して、
各層に適した第１の素子と第２の素子とをそれぞれの層
に作り分けることによって、シリコン基板に適した回路
と化合物半導体基板に適した回路とを１つの基板に形成
し、半導体集積回路の動作速度を改善することを目的と
する。
解消するためになされたものであり、同一主面にシリコ
ン層と化合物半導体層とが露出可能な基板を準備して、
各層に適した第１の素子と第２の素子とをそれぞれの層
に作り分けることによって、シリコン基板に適した回路
と化合物半導体基板に適した回路とを１つの基板に形成
し、半導体集積回路の動作速度を改善することを目的と
する。
【０００９】
【課題を解決するための手段】第１の発明に係わる半導
体集積回路は、埋め込み絶縁層および当該埋め込み絶縁
層上に形成された結晶性の化合物半導体層を有する半導
体基板と、前記化合物半導体層に形成され、互いに関連
して動作する複数の能動素子とを備えて構成される。
体集積回路は、埋め込み絶縁層および当該埋め込み絶縁
層上に形成された結晶性の化合物半導体層を有する半導
体基板と、前記化合物半導体層に形成され、互いに関連
して動作する複数の能動素子とを備えて構成される。
【００１０】第２の発明に係わる半導体集積回路は、第
１の発明の半導体集積回路において、前記半導体基板
は、前記埋め込み絶縁層と前記化合物半導体層との間
に、前記化合物半導体層の種結晶である単結晶シリコン
層をさらに有することを特徴とする。
１の発明の半導体集積回路において、前記半導体基板
は、前記埋め込み絶縁層と前記化合物半導体層との間
に、前記化合物半導体層の種結晶である単結晶シリコン
層をさらに有することを特徴とする。
【００１１】第３の発明に係わる半導体集積回路は、第
２の発明の半導体集積回路において、前記埋め込み絶縁
層は、ＳＯＩ基板の埋め込み絶縁層であり、前記単結晶
シリコン層は、前記ＳＯＩ基板のＳＯＩ層であることを
特徴とする。
２の発明の半導体集積回路において、前記埋め込み絶縁
層は、ＳＯＩ基板の埋め込み絶縁層であり、前記単結晶
シリコン層は、前記ＳＯＩ基板のＳＯＩ層であることを
特徴とする。
【００１２】第４の発明に係わる半導体集積回路は、結
晶性のシリコンの一方主面を有する基体と、前記基体の
前記一方主面上に選択的に形成された結晶性の化合物半
導体層と、前記基体の一方主面に形成された第１の素子
と、前記化合物半導体層に形成され、前記第１の素子と
関連して能動的な動作をする第２の素子とを備えて構成
される。
晶性のシリコンの一方主面を有する基体と、前記基体の
前記一方主面上に選択的に形成された結晶性の化合物半
導体層と、前記基体の一方主面に形成された第１の素子
と、前記化合物半導体層に形成され、前記第１の素子と
関連して能動的な動作をする第２の素子とを備えて構成
される。
【００１３】第５の発明に係わる半導体集積回路は、第
４の発明の半導体集積回路において、前記基体は、ＳＯ
Ｉ基板であり、前記結晶性のシリコンは、前記ＳＯＩ基
板のＳＯＩ層であることを特徴とする。
４の発明の半導体集積回路において、前記基体は、ＳＯ
Ｉ基板であり、前記結晶性のシリコンは、前記ＳＯＩ基
板のＳＯＩ層であることを特徴とする。
【００１４】第６の発明に係わる半導体集積回路は、第
４または第５の発明の半導体集積回路において、前記第
１の素子と前記第２の素子とを電気的に分離するための
絶縁体をさらに備えて構成される。
４または第５の発明の半導体集積回路において、前記第
１の素子と前記第２の素子とを電気的に分離するための
絶縁体をさらに備えて構成される。
【００１５】第７の発明に係わる半導体集積回路は、第
６の発明の半導体集積回路において、前記絶縁体は、前
記化合物半導体層の下でかつ、前記基体上に形成された
シリコン酸化膜であることを特徴とする。
６の発明の半導体集積回路において、前記絶縁体は、前
記化合物半導体層の下でかつ、前記基体上に形成された
シリコン酸化膜であることを特徴とする。
【００１６】第８の発明に係わる半導体集積回路は、第
５の発明の半導体集積回路において、前記ＳＯＩ基板の
ＳＯＩ層中に前記第１の素子と前記第２の素子とを電気
的に分離するための絶縁体をさらに備えて構成される。
５の発明の半導体集積回路において、前記ＳＯＩ基板の
ＳＯＩ層中に前記第１の素子と前記第２の素子とを電気
的に分離するための絶縁体をさらに備えて構成される。
【００１７】第９の発明に係わる半導体集積回路は、第
４から第８の発明のいずれかの半導体集積回路におい
て、前記第１の素子は、ディジタル回路の構成要素であ
り、前記第２の素子はアナログ回路の構成要素であるこ
とを特徴とする。
４から第８の発明のいずれかの半導体集積回路におい
て、前記第１の素子は、ディジタル回路の構成要素であ
り、前記第２の素子はアナログ回路の構成要素であるこ
とを特徴とする。
【００１８】第１０の発明に係わるウェーハは、埋め込
み絶縁層と、前記埋め込み絶縁層上に形成された結晶性
の化合物半導体層とを備えて構成される。
み絶縁層と、前記埋め込み絶縁層上に形成された結晶性
の化合物半導体層とを備えて構成される。
【００１９】第１１の発明に係わるウェーハは、第１０
の発明のウェーハにおいて、前記埋め込み絶縁層上に配
置され、前記化合物半導体層の種結晶である単結晶シリ
コン層をさらに備えて構成される。
の発明のウェーハにおいて、前記埋め込み絶縁層上に配
置され、前記化合物半導体層の種結晶である単結晶シリ
コン層をさらに備えて構成される。
【００２０】第１２の発明に係わるウェーハは、第１１
の発明のウェーハにおいて、前記埋め込み絶縁層は、Ｓ
ＯＩウェーハの埋め込み絶縁層であり、前記単結晶シリ
コン層は、前記ＳＯＩウェーハのＳＯＩ層であることを
特徴とする。
の発明のウェーハにおいて、前記埋め込み絶縁層は、Ｓ
ＯＩウェーハの埋め込み絶縁層であり、前記単結晶シリ
コン層は、前記ＳＯＩウェーハのＳＯＩ層であることを
特徴とする。
【００２１】第１３の発明に係わるウェーハは、結晶性
のシリコンの一方主面を有する基体と、前記基体の前記
一方主面上に選択的に形成された結晶性の化合物半導体
層とを備えて構成される。
のシリコンの一方主面を有する基体と、前記基体の前記
一方主面上に選択的に形成された結晶性の化合物半導体
層とを備えて構成される。
【００２２】第１４の発明に係わるウェーハは、第１３
の発明のウェーハにおいて、前記基体は、ＳＯＩ基板で
あり、前記結晶性のシリコンは、前記ＳＯＩ基板のＳＯ
Ｉ層であるることを特徴とする。
の発明のウェーハにおいて、前記基体は、ＳＯＩ基板で
あり、前記結晶性のシリコンは、前記ＳＯＩ基板のＳＯ
Ｉ層であるることを特徴とする。
【００２３】第１５の発明に係わるウェーハは、第１３
または第１４の発明のウェーハにおいて、前記化合物半
導体層と前記一方主面に露出している前記基体の部分と
を電気的に分離する絶縁体をさらに備えて構成される。
または第１４の発明のウェーハにおいて、前記化合物半
導体層と前記一方主面に露出している前記基体の部分と
を電気的に分離する絶縁体をさらに備えて構成される。
【００２４】第１６の発明に係わるウェーハは、第１５
の発明のウェーハにおいて、前記絶縁体は、前記化合物
半導体層の下でかつ、前記基体上に形成されたシリコン
酸化膜であることを特徴とする。
の発明のウェーハにおいて、前記絶縁体は、前記化合物
半導体層の下でかつ、前記基体上に形成されたシリコン
酸化膜であることを特徴とする。
【００２５】第１７の発明に係わる半導体集積回路は、
第１５の発明の半導体集積回路において、前記ＳＯＩ基
板のＳＯＩ層中に前記第１の素子と前記第２の素子とを
電気的に分離するための絶縁体をさらに備えて構成され
る。
第１５の発明の半導体集積回路において、前記ＳＯＩ基
板のＳＯＩ層中に前記第１の素子と前記第２の素子とを
電気的に分離するための絶縁体をさらに備えて構成され
る。
【００２６】
【発明の実施の形態】実施の形態１．以下、実施の形態
１による半導体集積回路およびその半導体集積回路の形
成に用いられるウェーハについて説明する。図１は実施
の形態１の半導体集積回路の形成されるウェーハ（半導
体基板）の断面構造を示す図である。結晶性の化合物半
導体層５に形成されている複数のトランジスタ２１は、
互いに関連して動作する能動素子である。実施の形態１
の半導体集積回路は、このような複数のトランジスタ２
１を含んで形成されている。なお、図１には示されてい
ないが、複数のトランジスタ２１は、ウェーハ１上に形
成される配線によって接続される。これらトランジスタ
２１の動作速度が向上することによって半導体集積回路
の動作速度が向上する。
１による半導体集積回路およびその半導体集積回路の形
成に用いられるウェーハについて説明する。図１は実施
の形態１の半導体集積回路の形成されるウェーハ（半導
体基板）の断面構造を示す図である。結晶性の化合物半
導体層５に形成されている複数のトランジスタ２１は、
互いに関連して動作する能動素子である。実施の形態１
の半導体集積回路は、このような複数のトランジスタ２
１を含んで形成されている。なお、図１には示されてい
ないが、複数のトランジスタ２１は、ウェーハ１上に形
成される配線によって接続される。これらトランジスタ
２１の動作速度が向上することによって半導体集積回路
の動作速度が向上する。
【００２７】次に、図１の半導体集積回路が作り込まれ
るウェーハについて説明する。シリコン基体２に埋め込
み絶縁層３が酸化シリコンで形成されている。埋め込み
絶縁層３の上には、シリコンエピタキシャル層４が形成
されている。そして、単結晶のシリコンエピタキシャル
層４の上には単結晶の化合物半導体層５が形成されてい
る。このように、シリコン基体２と埋め込み絶縁層３と
シリコンエピタキシャル層４と化合物半導体層５とから
構成されている半導体基板１において、化合物半導体層
５を用いて能動素子が形成される。この化合物半導体層
５の一例としてガリウム砒素（ＧａＡｓ）層がある。そ
の場合、例えば、埋め込み絶縁層３は４０００オングス
トローム、シリコンエピタキシャル層４は２０００〜３
０００オングストローム、ＧａＡｓで形成された化合物
半導体層５は３〜４μｍである。ここで、シリコンエピ
タキシャル層４は、化合物半導体層５を結晶成長させる
ための種結晶として形成されており、このような構成で
あることから、化合物半導体のみからなるウェーハに比
べて大面積のウェーハを用いることができ、大量生産に
適したものとなっている。このシリコンエピタキシャル
層４として、ＳＯＩウェーハのＳＯＩ層を用いることも
できる。その場合には、通常使用されている既製のＳＯ
Ｉウェーハを用いれば、製造工程を簡略化できる。な
お、種結晶として用いるシリコンエピタキシャル層４
は、素子を作り込める厚みを有さなくてもよく、その上
に化合物半導体層５を成長させられるのに十分の厚みが
あればよい。
るウェーハについて説明する。シリコン基体２に埋め込
み絶縁層３が酸化シリコンで形成されている。埋め込み
絶縁層３の上には、シリコンエピタキシャル層４が形成
されている。そして、単結晶のシリコンエピタキシャル
層４の上には単結晶の化合物半導体層５が形成されてい
る。このように、シリコン基体２と埋め込み絶縁層３と
シリコンエピタキシャル層４と化合物半導体層５とから
構成されている半導体基板１において、化合物半導体層
５を用いて能動素子が形成される。この化合物半導体層
５の一例としてガリウム砒素（ＧａＡｓ）層がある。そ
の場合、例えば、埋め込み絶縁層３は４０００オングス
トローム、シリコンエピタキシャル層４は２０００〜３
０００オングストローム、ＧａＡｓで形成された化合物
半導体層５は３〜４μｍである。ここで、シリコンエピ
タキシャル層４は、化合物半導体層５を結晶成長させる
ための種結晶として形成されており、このような構成で
あることから、化合物半導体のみからなるウェーハに比
べて大面積のウェーハを用いることができ、大量生産に
適したものとなっている。このシリコンエピタキシャル
層４として、ＳＯＩウェーハのＳＯＩ層を用いることも
できる。その場合には、通常使用されている既製のＳＯ
Ｉウェーハを用いれば、製造工程を簡略化できる。な
お、種結晶として用いるシリコンエピタキシャル層４
は、素子を作り込める厚みを有さなくてもよく、その上
に化合物半導体層５を成長させられるのに十分の厚みが
あればよい。
【００２８】単結晶シリコン基板上にＧａＡｓをエピタ
キシャル成長させる方法は、従来から種々提案されてい
るが、例えば次のような条件でＧａＡｓ層をシリコンエ
ピタキシャル層５の上に形成することができる。ＧａＡ
ｓを成長させる条件は、ＣＶＤ法を用い、（１，０，
０）面を主面とするシリコン層を持つＳＯＩ基板上に結
晶成長させ、結晶成長時の基板温度が５６０℃、成長速
度が１μｍ／時、ＡｓＨ3ガス圧が７×１０-7Ｔｏｒｒ
である。
キシャル成長させる方法は、従来から種々提案されてい
るが、例えば次のような条件でＧａＡｓ層をシリコンエ
ピタキシャル層５の上に形成することができる。ＧａＡ
ｓを成長させる条件は、ＣＶＤ法を用い、（１，０，
０）面を主面とするシリコン層を持つＳＯＩ基板上に結
晶成長させ、結晶成長時の基板温度が５６０℃、成長速
度が１μｍ／時、ＡｓＨ3ガス圧が７×１０-7Ｔｏｒｒ
である。
【００２９】図２は、図１のトランジスタ２１としての
ＭＯＳトランジスタにおけるソース・ドレイン間電流と
ゲート電圧とのシミュレーション結果を示すグラフであ
る。図２において、縦軸と横軸は、ＭＯＳトランジスタ
の特性値の大きさを比較するもので、特定の単位を持た
ない。ただし、縦軸は、対数表示である。図２において
比較されているＭＯＳトランジスタは、単結晶シリコン
基板に形成されたＭＯＳトランジスタと、ＳＯＩ基板に
形成されたＭＯＳトランジスタと、図１の半導体基板１
上に形成されたＭＯＳトランジスタである。シリコン基
板のＭＯＳトランジスタの特性は符号６が付された実線
で示されており、ＳＯＩ基板のＭＯＳトランジスタの特
性は符号７で示されており、半導体基板１上のＭＯＳト
ランジスタの特性は符号８で示されている。図２に示す
ように、同一のソース・ドレイン電流を流すために印加
されるゲート電圧は、半導体基板１上のＭＯＳトランジ
スタが最も小さくなり、半導体基板１上のＭＯＳトラン
ジスタを含む半導体集積回路の動作が高速化されること
がわかる。すなわち、単結晶シリコン基板に作り込まれ
る半導体集積回路よりもＳＯＩ基板に作り込まれる半導
体集積回路の方が高速動作に適したものとなっている
が、化合物半導体層５が埋め込み絶縁層３の上に形成さ
れている半導体基板に作り込まれた半導体集積回路は、
ＳＯＩ基板に作り込まれた半導体集積回路よりもさらに
動作速度を向上させることができる。
ＭＯＳトランジスタにおけるソース・ドレイン間電流と
ゲート電圧とのシミュレーション結果を示すグラフであ
る。図２において、縦軸と横軸は、ＭＯＳトランジスタ
の特性値の大きさを比較するもので、特定の単位を持た
ない。ただし、縦軸は、対数表示である。図２において
比較されているＭＯＳトランジスタは、単結晶シリコン
基板に形成されたＭＯＳトランジスタと、ＳＯＩ基板に
形成されたＭＯＳトランジスタと、図１の半導体基板１
上に形成されたＭＯＳトランジスタである。シリコン基
板のＭＯＳトランジスタの特性は符号６が付された実線
で示されており、ＳＯＩ基板のＭＯＳトランジスタの特
性は符号７で示されており、半導体基板１上のＭＯＳト
ランジスタの特性は符号８で示されている。図２に示す
ように、同一のソース・ドレイン電流を流すために印加
されるゲート電圧は、半導体基板１上のＭＯＳトランジ
スタが最も小さくなり、半導体基板１上のＭＯＳトラン
ジスタを含む半導体集積回路の動作が高速化されること
がわかる。すなわち、単結晶シリコン基板に作り込まれ
る半導体集積回路よりもＳＯＩ基板に作り込まれる半導
体集積回路の方が高速動作に適したものとなっている
が、化合物半導体層５が埋め込み絶縁層３の上に形成さ
れている半導体基板に作り込まれた半導体集積回路は、
ＳＯＩ基板に作り込まれた半導体集積回路よりもさらに
動作速度を向上させることができる。
【００３０】なお、図１のシリコンエピタキシャル層４
は、なくても図２の符号７の場合よりも動作速度が向上
することが確認されている。よって、図１の半導体集積
回路では、シリコンエピタキシャル層４の上に化合物半
導体層５が形成されているが、例えば従来より知られた
分子線エピタキシー法を用いて埋め込み絶縁層３の上に
直接単結晶の化合物半導体層５をエピタキシャル成長さ
せることも可能である。その場合には、例えば、分子線
エピタキシー法によって化合物半導体の種結晶を埋め込
み絶縁層３の全面に形成した後、化合物半導体層５をエ
ピタキシャル成長させる。なお、単結晶シリコン層上に
エピタキシャル成長させる化合物半導体としては、Ｇａ
Ａｓ以外に、インジウムリン（ＩｎＰ）、シリコンゲル
マニウム（ＳｉＧｅ）などがある。
は、なくても図２の符号７の場合よりも動作速度が向上
することが確認されている。よって、図１の半導体集積
回路では、シリコンエピタキシャル層４の上に化合物半
導体層５が形成されているが、例えば従来より知られた
分子線エピタキシー法を用いて埋め込み絶縁層３の上に
直接単結晶の化合物半導体層５をエピタキシャル成長さ
せることも可能である。その場合には、例えば、分子線
エピタキシー法によって化合物半導体の種結晶を埋め込
み絶縁層３の全面に形成した後、化合物半導体層５をエ
ピタキシャル成長させる。なお、単結晶シリコン層上に
エピタキシャル成長させる化合物半導体としては、Ｇａ
Ａｓ以外に、インジウムリン（ＩｎＰ）、シリコンゲル
マニウム（ＳｉＧｅ）などがある。
【００３１】実施の形態２．次に、実施の形態２による
半導体集積回路およびその半導体集積回路の形成に用い
られるウェーハについて説明する。図３は、実施の形態
２の半導体集積回路の構成を説明するための断面図であ
る。図３の半導体集積回路においては、ＳＯＩ層９を用
いてトランジスタ２０が形成され、ＧａＡｓからなる単
結晶の化合物半導体層５を用いてトランジスタ２１が形
成されている。すなわち、トランジスタ２０が結晶性の
シリコン層に形成された第１の素子であり、トランジス
タ２１が結晶性の化合物半導体層に形成され、第１の素
子と関連して能動的な動作をする第２の素子である。こ
こで、関連して動作するというのは、半導体集積回路の
動作中に第１および第２の素子が半導体集積回路の所望
の機能を果たすためにともに動作することを意味する。
トランジスタ２１とトランジスタ２０が同じ種類のトラ
ンジスタ、例えばＭＯＳトランジスタであるとすると、
トランジスタ２０に比べてトランジスタ２１の方が高速
に動作する一方、トランジスタ２１に比べてトランジス
タ２０の方が低消費・低ノイズで動作する。半導体集積
回路の中で、高速動作を要求される回路部に、化合物半
導体層５を用いて構成されているトランジスタ２１を使
い、低消費・低ノイズを要求される回路部に、ＳＯＩ層
９を用いて構成されているトランジスタ２０を使うこと
により、１枚の半導体基板に形成されている半導体集積
回路全体として、高速性を高めるとともに、低消費・低
ノイズを同時に実現することができる。このように１枚
の半導体基板に作り込むことによって集積度を向上させ
ることができ、２枚の半導体基板で構成する場合に比べ
て、専有面積を小さくすることができる。また、そのた
め、２枚の半導体基板にトランジスタ２０とトランジス
タ２１とが形成される場合に比べて、例えば図１１のよ
うに異なる半導体基板１００，１０１間をつなぐバスの
距離が、配線１２を介さない分だけ短くなり、半導体集
積回路の動作速度が向上する。さらに、配線１２が存在
することに起因する消費電力を削減することができる。
半導体集積回路およびその半導体集積回路の形成に用い
られるウェーハについて説明する。図３は、実施の形態
２の半導体集積回路の構成を説明するための断面図であ
る。図３の半導体集積回路においては、ＳＯＩ層９を用
いてトランジスタ２０が形成され、ＧａＡｓからなる単
結晶の化合物半導体層５を用いてトランジスタ２１が形
成されている。すなわち、トランジスタ２０が結晶性の
シリコン層に形成された第１の素子であり、トランジス
タ２１が結晶性の化合物半導体層に形成され、第１の素
子と関連して能動的な動作をする第２の素子である。こ
こで、関連して動作するというのは、半導体集積回路の
動作中に第１および第２の素子が半導体集積回路の所望
の機能を果たすためにともに動作することを意味する。
トランジスタ２１とトランジスタ２０が同じ種類のトラ
ンジスタ、例えばＭＯＳトランジスタであるとすると、
トランジスタ２０に比べてトランジスタ２１の方が高速
に動作する一方、トランジスタ２１に比べてトランジス
タ２０の方が低消費・低ノイズで動作する。半導体集積
回路の中で、高速動作を要求される回路部に、化合物半
導体層５を用いて構成されているトランジスタ２１を使
い、低消費・低ノイズを要求される回路部に、ＳＯＩ層
９を用いて構成されているトランジスタ２０を使うこと
により、１枚の半導体基板に形成されている半導体集積
回路全体として、高速性を高めるとともに、低消費・低
ノイズを同時に実現することができる。このように１枚
の半導体基板に作り込むことによって集積度を向上させ
ることができ、２枚の半導体基板で構成する場合に比べ
て、専有面積を小さくすることができる。また、そのた
め、２枚の半導体基板にトランジスタ２０とトランジス
タ２１とが形成される場合に比べて、例えば図１１のよ
うに異なる半導体基板１００，１０１間をつなぐバスの
距離が、配線１２を介さない分だけ短くなり、半導体集
積回路の動作速度が向上する。さらに、配線１２が存在
することに起因する消費電力を削減することができる。
【００３２】図４は、実施の形態２の半導体集積回路の
一例を示すブロック図である。図４の半導体集積回路
は、例えば、移動電話用半導体デバイスである。ベース
バンド部４３は、ベースバンドの信号を処理するための
ディジタル動作をする回路部であって低消費・低ノイズ
が要求される回路部である。このベースバンド部４３
は、ＳＯＩ層９を用いて形成されている。一方、スイッ
チ部４０と受信部４１と送信部４２は、アナログ動作を
する回路部であって素子動作の高速性が要求される回路
部であるため、化合物半導体層５を用いて形成されてい
る。スイッチ部４０と受信部４１と送信部４２とベース
バンド部４３とは、１枚の半導体基板１００上に形成さ
れる配線によって接続される。従って、スイッチ部４
０、受信部４１および送信部４２のうちの少なく一つと
ベースバンド部４３とは短いバスで結ばれ、半導体集積
回路の動作が速くなる。
一例を示すブロック図である。図４の半導体集積回路
は、例えば、移動電話用半導体デバイスである。ベース
バンド部４３は、ベースバンドの信号を処理するための
ディジタル動作をする回路部であって低消費・低ノイズ
が要求される回路部である。このベースバンド部４３
は、ＳＯＩ層９を用いて形成されている。一方、スイッ
チ部４０と受信部４１と送信部４２は、アナログ動作を
する回路部であって素子動作の高速性が要求される回路
部であるため、化合物半導体層５を用いて形成されてい
る。スイッチ部４０と受信部４１と送信部４２とベース
バンド部４３とは、１枚の半導体基板１００上に形成さ
れる配線によって接続される。従って、スイッチ部４
０、受信部４１および送信部４２のうちの少なく一つと
ベースバンド部４３とは短いバスで結ばれ、半導体集積
回路の動作が速くなる。
【００３３】次に、図３の半導体集積回路が形成される
ウェーハ１Ａ（半導体基板）について説明する。ウェー
ハ１Ａの化合物半導体層５は、例えばガリウム砒素（Ｇ
ａＡｓ）の単結晶で形成され、例えば３〜４μｍの厚み
を有する。化合物半導体層５は、例えば３〜４μｍの厚
みを持つＳＯＩ層９の上にシリコン酸化膜１０を挟んで
形成されている。ＳＯＩ層９の下には、例えば４０００
オングストロームの厚みを持つ埋め込み絶縁層３があ
り、その下にはシリコン基体２がある。ここで、化合物
半導体層５とＳＯＩ層９とはシリコン酸化膜１０で絶縁
されており、トランジスタ２０，２１間のクロストーク
を低減することができる。
ウェーハ１Ａ（半導体基板）について説明する。ウェー
ハ１Ａの化合物半導体層５は、例えばガリウム砒素（Ｇ
ａＡｓ）の単結晶で形成され、例えば３〜４μｍの厚み
を有する。化合物半導体層５は、例えば３〜４μｍの厚
みを持つＳＯＩ層９の上にシリコン酸化膜１０を挟んで
形成されている。ＳＯＩ層９の下には、例えば４０００
オングストロームの厚みを持つ埋め込み絶縁層３があ
り、その下にはシリコン基体２がある。ここで、化合物
半導体層５とＳＯＩ層９とはシリコン酸化膜１０で絶縁
されており、トランジスタ２０，２１間のクロストーク
を低減することができる。
【００３４】図５〜図８は、図３に表されているウェー
ハ１Ａの製造工程中のウェーハについての断面構造を示
す図である。まず、表面にシリコン酸化膜１０があるＳ
ＯＩウェーハのＳＯＩ層９の全面にＧａＡｓの単結晶か
らなる化合物半導体層５が形成されている、図５に示さ
れているような部材が準備される。シリコン酸化膜１０
の上に化合物半導体層５を形成するには、例えば分子線
エピタキシー法が用いられる。分子線エピタキシーによ
って形成された種結晶の上に単結晶の化合物半導体層５
がエピタキシャル成長させられる。次に、エッチング後
に残すべき化合物半導体層５の上に、レジスト３０が形
成される（図６参照）。レジスト７をマスクとして、塩
素（Ｃｌ2）系プラズマを用いてエッチングを行い、シ
リコン酸化膜１０を露出させる（図７参照）。シリコン
酸化膜１０とレジスト３０を除去することによって、Ｓ
ＯＩ層９を露出させ、図１の半導体集積回路を形成する
のに用いたウェーハ１Ａが得られる（図８参照）。この
ウェーハ１Ａ上に形成される各素子は、従来、ＳＯＩ基
板に形成していた方法と化合物半導体基板に形成してい
た方法とをそれぞれ適用して形成される。
ハ１Ａの製造工程中のウェーハについての断面構造を示
す図である。まず、表面にシリコン酸化膜１０があるＳ
ＯＩウェーハのＳＯＩ層９の全面にＧａＡｓの単結晶か
らなる化合物半導体層５が形成されている、図５に示さ
れているような部材が準備される。シリコン酸化膜１０
の上に化合物半導体層５を形成するには、例えば分子線
エピタキシー法が用いられる。分子線エピタキシーによ
って形成された種結晶の上に単結晶の化合物半導体層５
がエピタキシャル成長させられる。次に、エッチング後
に残すべき化合物半導体層５の上に、レジスト３０が形
成される（図６参照）。レジスト７をマスクとして、塩
素（Ｃｌ2）系プラズマを用いてエッチングを行い、シ
リコン酸化膜１０を露出させる（図７参照）。シリコン
酸化膜１０とレジスト３０を除去することによって、Ｓ
ＯＩ層９を露出させ、図１の半導体集積回路を形成する
のに用いたウェーハ１Ａが得られる（図８参照）。この
ウェーハ１Ａ上に形成される各素子は、従来、ＳＯＩ基
板に形成していた方法と化合物半導体基板に形成してい
た方法とをそれぞれ適用して形成される。
【００３５】なお、上記実施の形態２では、ＳＯＩ層９
の上に化合物半導体層５を形成したが、図９に示すよう
に単結晶シリコン基板２上に化合物半導体層５を選択的
に形成したウェーハ１Ｂを用いてもよく、上記実施の形
態２と同様の効果を奏する。
の上に化合物半導体層５を形成したが、図９に示すよう
に単結晶シリコン基板２上に化合物半導体層５を選択的
に形成したウェーハ１Ｂを用いてもよく、上記実施の形
態２と同様の効果を奏する。
【００３６】また、上記実施の形態２では、シリコン酸
化膜１０の上に化合物半導体層５を形成したが、図１０
に示すようにＳＯＩ層９の上に直接化合物半導体層５を
エピタキシャル成長により選択的に形成したウェーハ１
Ｃを用いてもよく、上記実施の形態と同様の効果を奏す
る。この場合には、トランジスタ２０，２１間のクロス
トークをさけるため、化合物半導体層５の上に形成され
ている素子とＳＯＩ層９の上に形成されている素子とを
埋め込み絶縁層３と協同して電気的に分離するために絶
縁体１１を設けることが望ましい。また、上記の実施の
形態２のウェーハ１Ａ，１Ｂのシリコン酸化膜１０とし
てフィールド酸化膜を利用してもよい。
化膜１０の上に化合物半導体層５を形成したが、図１０
に示すようにＳＯＩ層９の上に直接化合物半導体層５を
エピタキシャル成長により選択的に形成したウェーハ１
Ｃを用いてもよく、上記実施の形態と同様の効果を奏す
る。この場合には、トランジスタ２０，２１間のクロス
トークをさけるため、化合物半導体層５の上に形成され
ている素子とＳＯＩ層９の上に形成されている素子とを
埋め込み絶縁層３と協同して電気的に分離するために絶
縁体１１を設けることが望ましい。また、上記の実施の
形態２のウェーハ１Ａ，１Ｂのシリコン酸化膜１０とし
てフィールド酸化膜を利用してもよい。
【００３７】
【発明の効果】以上説明したように請求項１記載の半導
体集積回路によれば、化合物半導体層に形成されている
複数の能動素子の動作速度が向上するので、動作速度が
向上するという効果がある。
体集積回路によれば、化合物半導体層に形成されている
複数の能動素子の動作速度が向上するので、動作速度が
向上するという効果がある。
【００３８】請求項２記載の半導体集積回路によれば、
大量生産に適した構造の半導体集積回路が得られるとい
う効果がある。
大量生産に適した構造の半導体集積回路が得られるとい
う効果がある。
【００３９】請求項３記載の半導体集積回路によれば、
通常使用されている既製のＳＯＩウェーハを用いること
ができ、製造工程を簡略化できるという効果がある。
通常使用されている既製のＳＯＩウェーハを用いること
ができ、製造工程を簡略化できるという効果がある。
【００４０】請求項４記載の半導体集積回路によれば、
１枚の基体に第１の素子と第２の素子とを形成すること
ができ、集積度を向上させることができるという効果が
ある。そして、第１の素子と第２の素子とを短い配線で
結ぶことができ、半導体集積回路の動作速度を向上させ
ることができるという効果がある。
１枚の基体に第１の素子と第２の素子とを形成すること
ができ、集積度を向上させることができるという効果が
ある。そして、第１の素子と第２の素子とを短い配線で
結ぶことができ、半導体集積回路の動作速度を向上させ
ることができるという効果がある。
【００４１】請求項５記載の半導体集積回路によれば、
通常使用されている既製のＳＯＩウェーハを用いること
ができ、製造工程を簡略化できるという効果がある。
通常使用されている既製のＳＯＩウェーハを用いること
ができ、製造工程を簡略化できるという効果がある。
【００４２】請求項６または請求項８記載の半導体集積
回路によれば、第１の素子と第２の素子とが絶縁体で分
離されることにより、素子間のクロストークを低減させ
ることができるという効果がある。
回路によれば、第１の素子と第２の素子とが絶縁体で分
離されることにより、素子間のクロストークを低減させ
ることができるという効果がある。
【００４３】請求項７記載の半導体集積回路によれば、
シリコン酸化膜という簡単な構成で第１の素子と第２の
素子との間のクロストークを低減させることができると
いう効果がある。
シリコン酸化膜という簡単な構成で第１の素子と第２の
素子との間のクロストークを低減させることができると
いう効果がある。
【００４４】請求項９記載の半導体集積回路によれば、
第１および第２の素子の特徴を生かして動作速度の向上
を図りやすい構成を得ることができる。
第１および第２の素子の特徴を生かして動作速度の向上
を図りやすい構成を得ることができる。
【００４５】請求項１０記載のウェーハによれば、例え
ばウェーハ上に能動素子が含まれている半導体集積回路
を形成すれば、動作速度の向上した半導体集積回路が得
やすいという効果がある。
ばウェーハ上に能動素子が含まれている半導体集積回路
を形成すれば、動作速度の向上した半導体集積回路が得
やすいという効果がある。
【００４６】請求項１１記載のウェーハによれば、大面
積のウェーハを得やすくなるという効果がある。
積のウェーハを得やすくなるという効果がある。
【００４７】請求項１２記載のウェーハによれば、通常
使用されている既製のＳＯＩウェーハを用いることがで
き、製造工程を簡略化できるという効果がある。
使用されている既製のＳＯＩウェーハを用いることがで
き、製造工程を簡略化できるという効果がある。
【００４８】請求項１３記載のウェーハによれば、シリ
コン層と化合物半導体層とにそれぞれ適した素子を形成
することによって、シリコン基板と化合物半導体基板と
にそれぞれ適した素子を形成する場合に比べて、１枚の
基体に第１の素子と第２の素子とを形成することがで
き、集積度を向上させることができるという効果があ
る。そして、それらの素子間を短い配線で結ぶことがで
き、ウェーハ上に形成される半導体集積回路の動作速度
を向上することができるという効果がある。
コン層と化合物半導体層とにそれぞれ適した素子を形成
することによって、シリコン基板と化合物半導体基板と
にそれぞれ適した素子を形成する場合に比べて、１枚の
基体に第１の素子と第２の素子とを形成することがで
き、集積度を向上させることができるという効果があ
る。そして、それらの素子間を短い配線で結ぶことがで
き、ウェーハ上に形成される半導体集積回路の動作速度
を向上することができるという効果がある。
【００４９】請求項１４記載のウェーハによれば、通常
使用されている既製のＳＯＩウェーハを用いることがで
き、製造工程を簡略化できるという効果がある。
使用されている既製のＳＯＩウェーハを用いることがで
き、製造工程を簡略化できるという効果がある。
【００５０】請求項１５記載のウェーハによれば、シリ
コン層に作り込まれる素子と化合物半導体層に作り込ま
れる素子とのクロストークを低減させることができると
いう効果がある。
コン層に作り込まれる素子と化合物半導体層に作り込ま
れる素子とのクロストークを低減させることができると
いう効果がある。
【００５１】請求項１６記載のウェーハによれば、リコ
ン酸化膜という簡単な構成で第１の素子と第２の素子と
の間のクロストークを低減させることができるという効
果がある。
ン酸化膜という簡単な構成で第１の素子と第２の素子と
の間のクロストークを低減させることができるという効
果がある。
【００５２】請求項１７記載のウェーハによれば、シリ
コン層に作り込まれる素子と化合物半導体層に作り込ま
れる素子とのクロストークを低減させることができるウ
ェーハが簡単に得られるという効果がある。
コン層に作り込まれる素子と化合物半導体層に作り込ま
れる素子とのクロストークを低減させることができるウ
ェーハが簡単に得られるという効果がある。
【図１】 実施の形態１の半導体集積回路を説明するた
めの断面図である。
めの断面図である。
【図２】 図１のトランジスタの動作特性を説明するた
めのグラフである。
めのグラフである。
【図３】 実施の形態２の半導体集積回路を説明するた
めの断面図である。
めの断面図である。
【図４】 実施の形態２の半導体集積回路の一例を示す
ブロック図である。
ブロック図である。
【図５】 実施の形態２の半導体集積回路の製造工程を
説明するための断面図である。
説明するための断面図である。
【図６】 実施の形態２の半導体集積回路の製造工程を
説明するための断面図である。
説明するための断面図である。
【図７】 実施の形態２の半導体集積回路の製造工程を
説明するための断面図である。
説明するための断面図である。
【図８】 実施の形態２の半導体集積回路の製造工程を
説明するための断面図である。
説明するための断面図である。
【図９】 実施の形態２の半導体集積回路を説明するた
めの断面図である。
めの断面図である。
【図１０】 実施の形態２の半導体集積回路を説明する
ための断面図である。
ための断面図である。
【図１１】 従来の半導体集積回路の構成を説明するた
めの斜視図である。
めの斜視図である。
１,１Ａ，１Ｂ，１Ｃ ウェーハ、２ 半導体基体、３
埋め込み絶縁層、４シリコンエピタキシャル層、５
化合物半導体層、９ ＳＯＩ層，２０，２１トランジス
タ。
埋め込み絶縁層、４シリコンエピタキシャル層、５
化合物半導体層、９ ＳＯＩ層，２０，２１トランジス
タ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA00 AA01 AA07 AA09 BA01 BA09 BA14 BA16 BA19 BG01 BG07 CA03 CB01 5F110 AA01 AA04 AA16 AA28 BB04 BB11 CC01 DD05 DD13 GG02 GG03 GG04 GG12 GG42 NN62 NN74
Claims (17)
- 【請求項１】 埋め込み絶縁層および当該埋め込み絶縁
層上に形成された結晶性の化合物半導体層を有する半導
体基板と、 前記化合物半導体層に形成され、互いに関連して動作す
る複数の能動素子とを備える半導体集積回路。 - 【請求項２】 前記半導体基板は、 前記埋め込み絶縁層と前記化合物半導体層との間に、前
記化合物半導体層の種結晶である単結晶シリコン層をさ
らに有することを特徴とする、請求項１記載の半導体集
積回路。 - 【請求項３】 前記埋め込み絶縁層は、ＳＯＩ基板の埋
め込み絶縁層であり、 前記単結晶シリコン層は、前記ＳＯＩ基板のＳＯＩ層で
あることを特徴とする、請求項２記載の半導体集積回
路。 - 【請求項４】 結晶性のシリコンの一方主面を有する基
体と、 前記基体の前記一方主面上に選択的に形成された結晶性
の化合物半導体層と、 前記基体の一方主面に形成された第１の素子と、 前記化合物半導体層に形成され、前記第１の素子と関連
して能動的な動作をする第２の素子とを備える半導体集
積回路。 - 【請求項５】 前記基体は、ＳＯＩ基板であり、 前記結晶性のシリコンは、前記ＳＯＩ基板のＳＯＩ層で
あることを特徴とする、請求項４記載の半導体集積回
路。 - 【請求項６】 前記第１の素子と前記第２の素子とを電
気的に分離するための絶縁体をさらに備える、請求項４
または請求項５に記載の半導体集積回路。 - 【請求項７】 前記絶縁体は、 前記化合物半導体層の下でかつ、前記基体上に形成され
たシリコン酸化膜であることを特徴とする、請求項６記
載の半導体集積回路。 - 【請求項８】 前記ＳＯＩ基板のＳＯＩ層中に前記第１
の素子と前記第２の素子とを電気的に分離するための絶
縁体をさらに備える、請求項５記載の半導体集積回路。 - 【請求項９】 前記第１の素子は、ディジタル回路の構
成要素であり、前記第２の素子はアナログ回路の構成要
素であることを特徴とする、請求項４から請求項８のう
ちのいずれか１項に記載の半導体集積回路。 - 【請求項１０】 埋め込み絶縁層と、 前記埋め込み絶縁層上に形成された結晶性の化合物半導
体層とを備えるウェーハ。 - 【請求項１１】 前記埋め込み絶縁層上に配置され、前
記化合物半導体層の種結晶である単結晶シリコン層をさ
らに備える、請求項１０記載のウェーハ。 - 【請求項１２】 前記埋め込み絶縁層は、ＳＯＩウェー
ハの埋め込み絶縁層であり、 前記単結晶シリコン層は、前記ＳＯＩウェーハのＳＯＩ
層であることを特徴とする、請求項１１記載のウェー
ハ。 - 【請求項１３】 結晶性のシリコンの一方主面を有する
基体と、 前記基体の前記一方主面上に選択的に形成された結晶性
の化合物半導体層とを備えるウェーハ。 - 【請求項１４】 前記基体は、ＳＯＩ基板であり、 前記結晶性のシリコンは、前記ＳＯＩ基板のＳＯＩ層で
あるることを特徴とする、請求項１３記載のウェーハ。 - 【請求項１５】 前記化合物半導体層と前記一方主面に
露出している前記基体の部分とを電気的に分離する絶縁
体をさらに備える、請求項１３または請求項１４記載の
ウェーハ。 - 【請求項１６】 前記絶縁体は、 前記化合物半導体層の下でかつ、前記基体上に形成され
たシリコン酸化膜であることを特徴とする、請求項１５
記載のウェーハ。 - 【請求項１７】 前記ＳＯＩ基板のＳＯＩ層中に前記第
１の素子と前記第２の素子とを電気的に分離するための
絶縁体をさらに備える、請求項１５記載のウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359349A JP2000183179A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路およびウェーハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10359349A JP2000183179A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路およびウェーハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183179A true JP2000183179A (ja) | 2000-06-30 |
Family
ID=18464063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10359349A Pending JP2000183179A (ja) | 1998-12-17 | 1998-12-17 | 半導体集積回路およびウェーハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183179A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278768A (ja) * | 2005-03-29 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2006324415A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体ウェハ、半導体装置および半導体装置の製造方法 |
| JP2008505488A (ja) * | 2004-06-30 | 2008-02-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特徴の異なる結晶性半導体領域を有する基板の形成技術 |
| JP2010028085A (ja) * | 2008-03-15 | 2010-02-04 | Toshiba Corp | ハイブリッド基板回路 |
-
1998
- 1998-12-17 JP JP10359349A patent/JP2000183179A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008505488A (ja) * | 2004-06-30 | 2008-02-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特徴の異なる結晶性半導体領域を有する基板の形成技術 |
| JP2006278768A (ja) * | 2005-03-29 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2006324415A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体ウェハ、半導体装置および半導体装置の製造方法 |
| JP2010028085A (ja) * | 2008-03-15 | 2010-02-04 | Toshiba Corp | ハイブリッド基板回路 |
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