JP2006278353A - 半導体装置 - Google Patents

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Abstract

【課題】 従来の半導体装置においては、ブレイクダウン電流が、バックゲート領域を包囲しているソース領域の下を通ることになるため、寄生バイポーラトランジスタ動作が引き起こされてしまう。
【解決手段】 半導体装置１は、縦型ＭＯＳＦＥＴであり、複数の単位セル１０、およびゲート電極２０を備えている。各単位セル１０は、半導体基板に形成されたバックゲート領域１２と、半導体基板に形成され、平面視でバックゲート領域１２の周囲に隣接して設けられたソース領域１４とを含んで構成されている。バックゲート領域１２は、その一部がゲート電極２０に隣接している。具体的には、バックゲート領域１２は、平面視で矩形をしており、その周囲の４辺のうち１組の対向する２辺においてゲート電極２０に隣接している。
【選択図】 図１

Description

本発明は、半導体装置に関する。
従来の半導体装置としては、例えば特許文献１，２に記載されたものがある。これらの文献に記載の半導体装置は、縦型ＭＯＳＦＥＴであり、半導体基板に設けられたバックゲート領域（ボディコンタクト領域）と、そのバックゲート領域を包囲するように設けられたソース領域とから構成される単位セルを複数備えている。また、各単位セルは、半導体基板に形成されたトレンチに埋め込まれたゲート電極によって包囲されている。
特開２００１−１０２５７６号公報 特開２００１−３５２０６３号公報
ところで、特許文献１，２に記載の半導体装置のようにトレンチゲート構造をもつ半導体装置においては、通常はトレンチゲート直下が強電界領域となっており、ブレイクダウン電流はバックゲート領域からトレンチゲート直下へと流れる。しかしながら、このとき、特許文献１，２に記載の半導体装置においては、ブレイクダウン電流が、バックゲート領域を包囲しているソース領域の下を通ることになる。そのため、寄生バイポーラトランジスタ動作が引き起こされてしまう。これは、半導体装置のアバランシェ耐性の低下につながってしまう。
本発明による半導体装置は、半導体基板に設けられたバックゲート領域、および平面視で上記バックゲート領域の周囲に隣接して設けられたソース領域を含んで構成される単位セルと、上記半導体基板に設けられたトレンチ内に設けられ、上記単位セルを包囲するゲート電極と、を備え、上記単位セルは、当該単位セルを内包することが可能な矩形領域のうち面積が最小のものとして定義される仮想的な包囲領域から、当該包囲領域の一部である除去領域を除いて得られる残余領域に平面視で一致し、上記バックゲート領域は、その一部が上記除去領域において上記ゲート電極に隣接していることを特徴とする。
この半導体装置においては、バックゲート領域の一部がゲート電極に隣接するように構成されている。このため、ブレイクダウン電流は、その隣接部分を通って、バックゲート領域からトレンチゲート直下へと流れることができる。したがって、ブレイクダウン電流がソース領域の下を通ることに起因する寄生バイポーラ動作の発生を抑制することができる。さらに、単位セルは、包囲領域から除去領域を除いて得られる残余領域に一致している。このため、包囲領域全体に単位セルを設ける場合に比して、除去領域の分だけセル面積が減少する。チャネル幅が一定の場合、セル面積が小さいほど単位面積当たりのチャネル幅が高くなる。したがって、単位面積当たりのチャネル幅の向上に適した構造の半導体装置が実現される。
本発明によれば、ブレイクダウン電流による寄生バイポーラトランジスタ動作の発生が抑制されるとともに、単位面積当たりのチャネル幅の向上に適した構造の半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。また、図２は、図１の半導体装置のII−II線に沿った断面を示す断面図である。半導体装置１は、縦型ＭＯＳＦＥＴであり、複数の単位セル１０、およびゲート電極２０を備えている。各単位セル１０は、半導体基板に形成されたバックゲート領域１２と、半導体基板に形成され、平面視でバックゲート領域１２の周囲に隣接して設けられたソース領域１４とを含んで構成されている。なお、半導体基板は、例えばシリコン基板である。また、本実施形態において複数の単位セル１０の形状は、互いに等しい。
これらのバックゲート領域１２およびソース領域１４は、図２に示すように、ベース領域３２上に設けられている。また、ベース領域３２の下には、図示しないドレイン領域が形成されている。なお、本実施形態において、バックゲート領域１２、ソース領域１４、ベース領域３２およびドレイン領域の導電型は、それぞれＰ＋、Ｎ、ＰおよびＮである。
単位セル１０同士の境界には、ゲート電極２０が設けられている。ゲート電極２０は、半導体基板に形成されたトレンチ４０内に設けられており、単位セル１０を包囲している。上述のソース領域１４、ゲート電極２０およびドレイン領域によりＭＯＳＦＥＴが構成されており、ベース領域３２にチャネルが形成される。ここで、各単位セル１０におけるチャネル幅は、ソース領域１４の周囲のうちゲート電極２０に隣接している部分の、半導体基板の基板面に平行な平面に対する射影の長さとして定義される。したがって、図１は上記基板面に平行な平面を示しているので、同図における太線の長さが単位セル１０のチャネル幅に相当する。
バックゲート領域１２は、その一部がゲート電極２０に隣接している。具体的には、バックゲート領域１２は、平面視で矩形をしており、その周囲の４辺のうち１組の対向する２辺においてゲート電極２０に隣接している。特に、本実施形態においてバックゲート領域１２は、正方形をしている。なお、正確にはバックゲート領域１２とゲート電極２０との間にゲート酸化膜２２（図２参照）が介在しているが、この場合も「バックゲート領域１２とゲート電極２０とが互いに隣接している」という概念に含まれる。一方、バックゲート領域１２の周囲のうちゲート電極２０に隣接していない部分、すなわち上記４辺のうちもう１組の対向する２辺には、ソース領域１４が隣接して設けられている。
図３を参照しつつ、単位セル１０の形状について説明する。同図において、領域ＶＳ（包囲領域）は、バックゲート領域１２を内包するとともに外周の形状が矩形である仮想的な領域である。また、包囲領域ＶＳの第１の方向に平行な辺の長さは、第１の方向についての単位セル１０の長さの最大値に等しい。同様に、包囲領域ＶＳの第１の方向と直交する第２の方向に平行な辺の長さは、第２の方向についての単位セル１０の長さの最大値に等しい。すなわち、包囲領域ＶＳは、単位セル１０を内包することが可能な矩形領域のうち面積が最小のものとして定義される。なお、第１および第２の方向は、上記基板面に平行な平面内の方向である。本実施形態において第１および第２の方向は、バックゲート領域１２の辺に平行である。
このとき、図１と図３との比較からわかるように、単位セル１０は、包囲領域ＶＳから領域ＶＲ（除去領域）を除いて得られる残余領域に平面視で一致している。除去領域ＶＲは、包囲領域ＶＳの一部に相当し、図３において斜線で示されている。この除去領域ＶＲにおいて、上述のバックゲート領域１２とゲート電極２０とが互いに隣接している。また、図１に示すように、各単位セル１０の除去領域ＶＲには、隣り合う他の単位セル１０のソース領域１４が配置されている。すなわち、隣り合う２つの単位セル１０についてみると、一方の凹部に他方の凸部が入り込んでいる。
また、図１からわかるように、ソース領域１４は、１つの単位セル１０内で２箇所に分かれて配置されている。ソース領域１４の各箇所の形状は、バックゲート領域１２との隣接部分を含む辺を長辺とする長方形である。すなわち、ソース領域１４は、バックゲート領域１２の１組の対向する２辺それぞれに隣接して設けられており、ソース領域１４の形状は、バックゲート領域１２の上記辺を含み、当該辺よりも長い辺を１辺とする矩形である。したがって、チャネルが形成される面（ゲート電極２０が形成される面）が曲折する部位は、全て９０度に曲折している。
本実施形態において、ソース領域１４の長辺の長さをａとすると、ソース領域１４の短辺の長さはａ／４、バックゲート領域１２の１辺の長さはａ／２である。これにより、上記第１および第２の方向についての単位セル１０の最大値は、何れもａとなる。したがって、包囲領域ＶＳの外周形状は、１辺の長さがａの正方形である。さらに、単位セル１０のチャネル幅、すなわちソース領域１４の周囲のうちゲート電極２０に隣接する部分の長さは、４ａであることがわかる。この値は、包囲領域ＶＳの外周の長さ以上という条件を満たしていることが好ましい。実際、本実施形態においては、包囲領域ＶＳの外周の長さは４ａであるので、この条件が満足されている。また、ソース領域１４とゲート電極２０との隣接面は全て、結晶方位が（１００）である。
図２に示すように、ゲート電極２０上には、層間絶縁膜５０が形成されている。この層間絶縁膜５０は、トレンチ４０内に収まっている。すなわち、層間絶縁膜５０の表面は、バックゲート領域１２およびソース領域１４の表面に等しいレベル、またはバックゲート領域１２およびソース領域１４の表面よりも低いレベルにある。特に、本実施形態においては、後者であり、層間絶縁膜５０の表面がバックゲート領域１２およびソース領域１４の表面に対して窪んでいる。
次に、半導体装置１の効果を説明する。半導体装置１においては、バックゲート領域１２の一部がゲート電極２０に隣接するように構成されている。このため、ブレイクダウン電流は、その隣接部分を通って、バックゲート領域１２からトレンチゲート直下へと流れることができる。したがって、ブレイクダウン電流がソース領域１４の下を通ることに起因する寄生バイポーラ動作の発生を抑制することができる。これにより、半導体装置１のアバランシェ耐性の低下を防ぐことができる。
単位セル１０は、包囲領域ＶＳから除去領域ＶＲを除いて得られる残余領域に一致している。したがって、包囲領域ＶＳ全体に単位セル１０を設ける場合に比して、除去領域ＶＲの分だけセル面積が減少する。チャネル幅が一定の場合、セル面積が小さいほど単位面積当たりのチャネル幅が高くなる。したがって、単位面積当たりのチャネル幅の向上に適した構造の半導体装置１が実現されている。単位面積当たりのチャネル幅を向上させることにより、オン抵抗を低減させることができる。
図１０は、本実施形態の比較例に係る半導体装置を示す平面図である。また、図１１は、図１０の半導体装置のXI−XI線に沿った断面を示す断面図である。同図においては、包囲領域全体に単位セルを設けている。この場合、チャネル幅およびセル面積は、それぞれ４ａおよびａ２である。したがって、単位面積当たりのチャネル幅は、４／ａとなる。この比較例において、単位面積当たりのチャネル幅を大きくしようとすると、単位セルサイズを小さく、すなわちａの値を小さくするしかない。しかし、その場合、最小設計寸法の微細化を伴うため、製造コストの増大を招いてしまう。
これに対して、半導体装置１においては、チャネル幅は上述のとおり４ａであるが、セル面積が０．７５ａ２である。したがって、単位面積あたりのチャネル幅は、約５．３３／ａと、比較例の約１．３３にも達することがわかる。このように半導体装置１によれば、最小設計寸法の微細化を伴うことなく、単位面積あたりのチャネル幅を大きくすることができる。
単位セル１０のチャネル幅が包囲領域ＶＳの外周の長さ以上である場合、上述のとおり単位セル１０の面積が包囲領域ＶＳの面積よりも小さいため、単位面積当たりのチャネル幅を確実に向上させることができる。
ソース領域１４は、バックゲート領域１２の１組の対向する２辺それぞれに隣接して設けられており、ソース領域１４の形状は、バックゲート領域１２の上記辺を含み、その辺よりも長い辺を１辺とする矩形となっている。これにより、単位セル１０の形状を複雑化することなく、バックゲート領域１２の一部がゲート電極２０に隣接する構造を実現することができる。特に、本実施形態においては、バックゲート領域１２およびソース領域１４が全て矩形をしているので、設計が容易である。
ソース領域１４とゲート電極２０との隣接面の結晶方位が（１００）であるため、高い電子移動度をもつ半導体装置１が実現されている。ただし、当該隣接面の結晶方位を（１００）とすることは必須ではない。
層間絶縁膜５０は、トレンチ４０内に収まるように設けられている。これにより、バックゲート領域１２およびソース領域１４の表面全てがコンタクト領域となるので、コンタクト抵抗を低く抑えることができる。ただし、この層間絶縁膜５０をトレンチ４０内に収まるように設けることは必須ではない。
各単位セル１０の除去領域ＶＲには、他の単位セル１０のソース領域１４が配置されている。これにより、セル集積度の高い半導体装置１が実現されている。
（第２実施形態）
図４は、本発明による半導体装置の第２実施形態を示す平面図である。また、図５は、図４の半導体装置のV−V線に沿った断面を示す断面図である。半導体装置２も、縦型ＭＯＳＦＥＴであり、複数の単位セル１０、およびゲート電極２０を備えている。
本実施形態においても、バックゲート領域１２は、その一部がゲート電極２０に隣接している。具体的には、バックゲート領域１２は、平面視で矩形をしており、その周囲の４角においてゲート電極２０に隣接している。また、このバックゲート領域１２の４辺それぞれに隣接して、ソース領域１４が設けられている。ソース領域１４の形状は、バックゲート領域１２の上記辺を１辺とする矩形、具体的には上記辺を長辺とする長方形である。ソース領域１４は、１つの単位セル１０内で４箇所に分かれて配置されている。本実施形態において、ソース領域１４の長辺および短辺の長さは、それぞれａ／２およびａ／４である。また、バックゲート領域１２の１辺の長さはａ／２である。
単位セル１０は、包囲領域ＶＳから除去領域ＶＲを除いて得られる残余領域に平面視で一致している。この場合、除去領域ＶＲは、包囲領域ＶＳの４隅それぞれに位置し、１辺の長さがａ／４である正方形の領域である。また、単位セル１０の除去領域ＶＲには、隣り合う他の単位セル１０のソース領域１４が配置されている。
かかる構成の半導体装置２においても、バックゲート領域１２の一部がゲート電極２０に隣接するように構成されている。このため、ブレイクダウン電流は、その隣接部分を通って、バックゲート領域１２からトレンチゲート直下へと流れることができる。したがって、ブレイクダウン電流がソース領域１４の下を通ることに起因する寄生バイポーラ動作の発生を抑制することができる。これにより、半導体装置２のアバランシェ耐性の低下を防ぐことができる。
また、半導体装置２においても、単位セル１０のチャネル幅およびセル面積はそれぞれ４ａおよび０．７５ａ２であるので、単位面積当たりのチャネル幅は約５．３３／ａである。したがって、図１０および図１１の比較例に対して、単位面積当たりのチャネル幅の向上が実現されている。
ソース領域１４は、バックゲート領域１２の４辺それぞれに隣接して設けられており、ソース領域１４の形状は、バックゲート領域１２の上記辺を１辺とする矩形となっている。これにより、単位セル１０の形状を複雑化することなく、バックゲート領域１２の一部がゲート電極２０に隣接する構造を実現することができる。特に、本実施形態においては、バックゲート領域１２およびソース領域１４が全て矩形をしているので、設計が容易である。
（第３実施形態）
図１２は、本発明による半導体装置の第３実施形態を示す平面図である。また、図１３は、図１２の半導体装置のXIII−XIII線に沿った断面を示す断面図である。半導体装置３も、縦型ＭＯＳＦＥＴであり、複数の単位セル１０、およびゲート電極２０を備えている。
本実施形態において除去領域ＶＲは、図１４に示すように、包囲領域ＶＳの４隅それぞれに位置する矩形の領域である。具体的には、包囲領域ＶＳおよび除去領域ＶＲは共に正方形をしており、それぞれの１辺の長さはａおよびｂである。バックゲート領域１２は、各除去領域ＶＲの２辺それぞれの一部に隣接しており、当該部分においてゲート電極２０に隣接している。すなわち、バックゲート領域１２は、ソース領域１４側に張り出した十字型をしている。
ここで、各除去領域ＶＲの上記２辺それぞれにおけるバックゲート領域１２と隣接する部分の長さｃ（図１４参照）は、０<ｃ≦２ｂ２／ａという条件を満たすことが好ましい。実際、本実施形態においては、図１２に示すように、ｂ＝ａ／４、ｃ＝ａ／８であるから、この条件が満たされている。
かかる構成の半導体装置３においても、バックゲート領域１２の一部がゲート電極２０に隣接するように構成されている。このため、ブレイクダウン電流は、その隣接部分を通って、バックゲート領域１２からトレンチゲート直下へと流れることができる。したがって、ブレイクダウン電流がソース領域１４の下を通ることに起因する寄生バイポーラ動作の発生を抑制することができる。これにより、半導体装置３のアバランシェ耐性の低下を防ぐことができる。
バックゲート領域１２は、各除去領域ＶＲの２辺それぞれの一部に隣接している。これにより、製造バラつきがあった場合であっても、バックゲート領域１２の一部がゲート電極２０に隣接する構造をより確実に実現することができる。
上述の０<ｃ≦２ｂ２／ａという条件が満たされる場合、単位面積当たりのチャネル幅を図１０および図１１の比較例のそれ以上にすることができる。すなわち、図１４において、太線で示されるチャネル幅ｌは、ｌ＝４（ａ−２ｂ）＋８（ｂ−ｃ）である。また、セル面積Ｓは、Ｓ＝ａ２−４ｂ２である。したがって、単位面積当たりのチャネル幅（ｌ／Ｓ）が、上記比較例における単位面積当たりのチャネル幅である４／ａ以上であるための条件は、ｌ／Ｓ≧４／ａより、ｃ≦２ｂ２／ａであることがわかる。この条件は、例えばｂ＝ａ／４の場合であればｃ≦ａ／８となり、或いはｂ＝ａ／３の場合であればｃ≦２ａ／９となる。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては複数の単位セルの形状は互いに同一である例を示したが、それらは相異なっていてもよい。例えば、図６に示すように、図１に示す単位セルと図４に示す単位セルとを１つの半導体装置に設けてもよい。図６のVII−VII線に沿った断面図を図７に示す。この半導体装置においては、図１の単位セルと図４の単位セルとが隣り合って配置されており、一方の除去領域に他方のソース領域が入り込んでいる。この場合も、チャネル幅およびセル面積はそれぞれ４ａおよび０．７５ａ２であるので、単位面積当たりのチャネル幅は、約５．３３／ａである。
また、図１５に示すように、図１に示す単位セルと図１２に示す単位セルとを１つの半導体装置に設けてもよい。図１５のXVI−XVI線に沿った断面図を図１６に示す。この半導体装置においては、図１の単位セルと図１２の単位セルとが隣り合って配置されており、一方の除去領域に他方のソース領域が入り込んでいる。この場合、チャネル幅およびセル面積はそれぞれ３ａおよび０．７５ａ２であるので、単位面積当たりのチャネル幅は、４／ａである。
また、バックゲート領域１２およびソース領域１４の寸法は上記実施形態において例示したものに限られず、例えば図８に示す寸法を採用してもよい。図８のIX−IX線に沿った断面図を図９に示す。図８の左側の単位セルにおいては、バックゲート領域１２およびソース領域１４共に、１辺がａ／３の正方形をしている。また、同図の右側の単位セルにおいて、バックゲート領域１２は１辺がａ／３の正方形をしており、ソース領域１４は長辺がａ、短辺がａ／３の長方形をしている。同図においても、両単位セルが隣り合って配置されており、一方の除去領域に他方のソース領域が入り込んでいる。この場合、チャネル幅およびセル面積はそれぞれ約４．３３ａおよび約０．６６７ａ２であるので、単位面積当たりのチャネル幅は、約６．４９／ａと、一層増大する。
本発明による半導体装置の第１実施形態を示す平面図である。 図１の半導体装置のII−II線に沿った断面を示す断面図である。 単位セルの形状を説明するための図である。 本発明による半導体装置の第２実施形態を示す平面図である。 図４の半導体装置のV−V線に沿った断面を示す断面図である。 実施形態の変形例に係る半導体装置を示す平面図である。 図６の半導体装置のVII−VII線に沿った断面を示す断面図である。 実施形態の変形例に係る半導体装置を示す平面図である。 図８の半導体装置のIX−IX線に沿った断面を示す断面図である。 実施形態の比較例に係る半導体装置を示す平面図である。 図１０の半導体装置のXI−XI線に沿った断面を示す断面図である。 本発明による半導体装置の第３実施形態を示す平面図である。 図１２の半導体装置のXIII−XIII線に沿った断面を示す断面図である。 除去領域とバックゲート領域とが隣接する部分の長さについて説明するための図である。 実施形態の変形例に係る半導体装置を示す平面図である。 図１５の半導体装置のXVI−XVI線に沿った断面を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 単位セル
１２ バックゲート領域
１４ ソース領域
２０ ゲート電極
２２ ゲート酸化膜
３２ ベース領域
４０ トレンチ
５０ 層間絶縁膜

Claims (9)

  1. 半導体基板に設けられたバックゲート領域、および平面視で前記バックゲート領域の周囲に隣接して設けられたソース領域を含んで構成される単位セルと、
    前記半導体基板に設けられたトレンチ内に設けられ、前記単位セルを包囲するゲート電極と、を備え、
    前記単位セルは、当該単位セルを内包することが可能な矩形領域のうち面積が最小のものとして定義される仮想的な包囲領域から、当該包囲領域の一部である除去領域を除いて得られる残余領域に平面視で一致し、
    前記バックゲート領域は、その一部が前記除去領域において前記ゲート電極に隣接していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記単位セルにおける前記ソース領域の周囲のうち前記ゲート電極に隣接する部分の長さの合計は、前記包囲領域の外周の長さ以上である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記バックゲート領域は矩形をしており、
    前記ソース領域は、前記バックゲート領域の１組の対向する２辺それぞれに隣接して設けられており、
    前記ソース領域の形状は、前記バックゲート領域の前記辺を含み、当該辺よりも長い辺を１辺とする矩形である半導体装置。
  4. 請求項１または２に記載の半導体装置において、
    前記バックゲート領域は矩形をしており、
    前記ソース領域は、前記バックゲート領域の４辺それぞれに隣接して設けられており、
    前記ソース領域の形状は、前記バックゲート領域の前記辺を１辺とする矩形である半導体装置。
  5. 請求項１または２に記載の半導体装置において、
    前記除去領域は、前記包囲領域の４隅それぞれに位置する矩形の領域であり、
    前記バックゲート領域は、前記各除去領域の２辺それぞれの一部に隣接している半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記包囲領域および前記除去領域は共に正方形をしており、
    前記包囲領域および前記除去領域の１辺の長さをそれぞれａおよびｂとしたとき、
    前記各除去領域の前記２辺それぞれにおける前記バックゲート領域と隣接する部分の長さは、２ｂ２／ａ以下である半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記ソース領域と前記ゲート電極との隣接面の結晶方位は、（１００）である半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記ゲート電極上に設けられた層間絶縁膜を備え、
    前記層間絶縁膜は、前記トレンチ内に収まっている半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記単位セルを複数備え、
    前記単位セルの前記除去領域には、他の前記単位セルの前記ソース領域が配置されている半導体装置。
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