JPH1174511A - 半導体装置 - Google Patents
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- JPH1174511A JPH1174511A JP9230734A JP23073497A JPH1174511A JP H1174511 A JPH1174511 A JP H1174511A JP 9230734 A JP9230734 A JP 9230734A JP 23073497 A JP23073497 A JP 23073497A JP H1174511 A JPH1174511 A JP H1174511A
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- 239000000758 substrate Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims 2
- 230000000694 effects Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- General Physics & Mathematics (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴの特性上重要な課題であ
る、オン抵抗をさらに低減することの出来る半導体装置
を提供する。 【解決手段】平面形状において多角形の複数のソース領
域１０１がセル状に配置され、各ソースセル１０３間に
Ｕ字型ゲート電極１００が網目状に配置されたＵ字型ゲ
ートＭＯＳＦＥＴであって、相互に隣合う複数個のソー
スセルの各角部に跨って共通のベースコンタクト領域１
０２を設けた構成の半導体装置。単位面積当たりのチャ
ネル幅を大きくすることが出来るので、同一面積の素子
で比較すれば、素子全体としてのチャネル面積が大きく
なり、それによってオン抵抗をさらに低減することが出
来る。
る、オン抵抗をさらに低減することの出来る半導体装置
を提供する。 【解決手段】平面形状において多角形の複数のソース領
域１０１がセル状に配置され、各ソースセル１０３間に
Ｕ字型ゲート電極１００が網目状に配置されたＵ字型ゲ
ートＭＯＳＦＥＴであって、相互に隣合う複数個のソー
スセルの各角部に跨って共通のベースコンタクト領域１
０２を設けた構成の半導体装置。単位面積当たりのチャ
ネル幅を大きくすることが出来るので、同一面積の素子
で比較すれば、素子全体としてのチャネル面積が大きく
なり、それによってオン抵抗をさらに低減することが出
来る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳＦＥ
Ｔと呼ぶ）に関するものである。
し、特にＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳＦＥ
Ｔと呼ぶ）に関するものである。
【０００２】
【従来の技術】図８は従来の技術のＵＭＯＳＦＥＴのパ
ターン配置を示す平面図、図９は図８中に示したＤ−
Ｄ’断面図である。まず、図８に示すパターン配置を説
明する。Ｕ字型ゲート電極２００が網目状に配置されて
いる。このＵ字型ゲート電極２００で囲まれた四角形の
各区画内には高濃度ｎ型ソース領域２０１がＵ字型ゲー
ト電極２００に接するように形成され、その中心に高濃
度ｐ型ベースコンタクト領域２０２が形成される。この
Ｕ字型ゲート電極２００に囲まれた各領域をソースセル
２０３と呼ぶことにする。
ターン配置を示す平面図、図９は図８中に示したＤ−
Ｄ’断面図である。まず、図８に示すパターン配置を説
明する。Ｕ字型ゲート電極２００が網目状に配置されて
いる。このＵ字型ゲート電極２００で囲まれた四角形の
各区画内には高濃度ｎ型ソース領域２０１がＵ字型ゲー
ト電極２００に接するように形成され、その中心に高濃
度ｐ型ベースコンタクト領域２０２が形成される。この
Ｕ字型ゲート電極２００に囲まれた各領域をソースセル
２０３と呼ぶことにする。
【０００３】また、図９の断面図に示すように、Ｕ字型
ゲート電極２００は、高濃度ｎ型ソース領域２０１およ
びｐ型ベース領域２０４を貫通するように設けられたＵ
字型溝の中に、酸化膜２０５、２０７によって外部と絶
縁された多結晶シリコン２０６によって構成されてい
る。
ゲート電極２００は、高濃度ｎ型ソース領域２０１およ
びｐ型ベース領域２０４を貫通するように設けられたＵ
字型溝の中に、酸化膜２０５、２０７によって外部と絶
縁された多結晶シリコン２０６によって構成されてい
る。
【０００４】以下、図９に基づいて、上記従来のＵＭＯ
ＳＦＥＴの動作を説明する。ソース電極２０８を０電位
に、ドレイン電極２１１を正電位にする。この状態でＵ
字型ゲート電極２００にしきい値以上の正電位を印加す
ると、ｐ型ベース領域２０４のＵ字型ゲート電極２００
近傍に反転層が形成される。そして電流がドレイン電極
２１１から高濃度ｎ型半導体基板２１０、低濃度ｎ型エ
ピタキシャル層２０９、上記の形成された反転層、およ
び高濃度ｎ型ソース領域２０１を経由して、ソース電極
２０８まで流れる。これがＵＭＯＳＦＥＴがオンする場
合である。
ＳＦＥＴの動作を説明する。ソース電極２０８を０電位
に、ドレイン電極２１１を正電位にする。この状態でＵ
字型ゲート電極２００にしきい値以上の正電位を印加す
ると、ｐ型ベース領域２０４のＵ字型ゲート電極２００
近傍に反転層が形成される。そして電流がドレイン電極
２１１から高濃度ｎ型半導体基板２１０、低濃度ｎ型エ
ピタキシャル層２０９、上記の形成された反転層、およ
び高濃度ｎ型ソース領域２０１を経由して、ソース電極
２０８まで流れる。これがＵＭＯＳＦＥＴがオンする場
合である。
【０００５】一方、ＵＭＯＳＦＥＴがオフする場合は、
Ｕ字型ゲート電極２００にしきい値以下の電位を印加す
る。すると反転層が形成されず、オフ状態になる。この
ようなＵＭＯＳＦＥＴの構造では、ゲート電極が平面状
に形成されたＭＯＳＦＥＴの持つＪＦＥＴ抵抗が存在し
ないことから素子の微細化が可能であり、ひいてはオン
抵抗を低減することができる。なお、上記の例は、ドレ
イン電極がソース電極と反対の面側にある縦型ＵＭＯＳ
ＦＥＴについて説明したが、ドレイン電極がソース電極
と同一の面側にある横型ＵＭＯＳＦＥＴについても同様
に考えることができる。
Ｕ字型ゲート電極２００にしきい値以下の電位を印加す
る。すると反転層が形成されず、オフ状態になる。この
ようなＵＭＯＳＦＥＴの構造では、ゲート電極が平面状
に形成されたＭＯＳＦＥＴの持つＪＦＥＴ抵抗が存在し
ないことから素子の微細化が可能であり、ひいてはオン
抵抗を低減することができる。なお、上記の例は、ドレ
イン電極がソース電極と反対の面側にある縦型ＵＭＯＳ
ＦＥＴについて説明したが、ドレイン電極がソース電極
と同一の面側にある横型ＵＭＯＳＦＥＴについても同様
に考えることができる。
【０００６】
【発明が解決しようとする課題】しかし、上記のごとき
従来装置においては、図８の平面構造から判るように、
各ソースセル２０３において、高濃度ｎ型ソース領域２
０１の真中に高濃度ｐ型ベースコンタクト領域２０２が
あり、コンタクト抵抗を増大させないためには、この面
積を小さくすることが困難である。そのため各ソースセ
ルの大きさを小さくするには限度があり、そのため微細
化が制限されて、オン抵抗の低減にも制限がある、とい
う問題があった。
従来装置においては、図８の平面構造から判るように、
各ソースセル２０３において、高濃度ｎ型ソース領域２
０１の真中に高濃度ｐ型ベースコンタクト領域２０２が
あり、コンタクト抵抗を増大させないためには、この面
積を小さくすることが困難である。そのため各ソースセ
ルの大きさを小さくするには限度があり、そのため微細
化が制限されて、オン抵抗の低減にも制限がある、とい
う問題があった。
【０００７】本発明は、上記のごとき従来の技術の問題
を解決するためになされたものであり、パワーＭＯＳＦ
ＥＴの特性上重要な課題である、オン抵抗をさらに低減
することの出来る半導体装置を提供することを目的とす
る。
を解決するためになされたものであり、パワーＭＯＳＦ
ＥＴの特性上重要な課題である、オン抵抗をさらに低減
することの出来る半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
な構成をとる。すなわち、請求項１においては、平面形
状において多角形の複数のソース領域が所定の間隔でセ
ル状に配置され、各ソースセル間に前記Ｕ字型ゲート電
極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴにつ
いて、相互に隣合う複数個のソースセルの角部に跨って
ベースコンタクト領域を形成したものである。
め、本発明においては、特許請求の範囲に記載するよう
な構成をとる。すなわち、請求項１においては、平面形
状において多角形の複数のソース領域が所定の間隔でセ
ル状に配置され、各ソースセル間に前記Ｕ字型ゲート電
極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴにつ
いて、相互に隣合う複数個のソースセルの角部に跨って
ベースコンタクト領域を形成したものである。
【０００９】上記の相互に隣合う複数個のソースセルの
角部に跨ってベースコンタクト領域を形成するとは、例
えば、後記図１に示すように、相互に隣合う四角形の４
個のソースセルの角部に跨って共通の１個のベースコン
タクト領域を設けることである。なお、図１の一番端の
部分においては、２個のソースセルに跨って共通の１個
のベースコンタクト領域が設けられる場合もある。ま
た、ソースセルの平面形状は三角形や六角形等、他の多
角形でもよい。また、基本的には１個のソースセルにつ
いて１個所にベースコンタクト領域を設ければよいの
で、図１においては、ソースセル４個について１個のベ
ースコンタクト領域を設けており、１個のソースセルに
ついて重複してベースコンタクト領域を設けてはいな
い。ただし、隣接する全てのソースセルの角部に跨って
重複して設けることもできる。上記の構成は、例えば後
記第１の実施の形態に相当する。
角部に跨ってベースコンタクト領域を形成するとは、例
えば、後記図１に示すように、相互に隣合う四角形の４
個のソースセルの角部に跨って共通の１個のベースコン
タクト領域を設けることである。なお、図１の一番端の
部分においては、２個のソースセルに跨って共通の１個
のベースコンタクト領域が設けられる場合もある。ま
た、ソースセルの平面形状は三角形や六角形等、他の多
角形でもよい。また、基本的には１個のソースセルにつ
いて１個所にベースコンタクト領域を設ければよいの
で、図１においては、ソースセル４個について１個のベ
ースコンタクト領域を設けており、１個のソースセルに
ついて重複してベースコンタクト領域を設けてはいな
い。ただし、隣接する全てのソースセルの角部に跨って
重複して設けることもできる。上記の構成は、例えば後
記第１の実施の形態に相当する。
【００１０】また、請求項２においては、上記と同様の
Ｕ字型ゲートＭＯＳＦＥＴであって、多角形の各ソース
セルの各角部にベースコンタクト領域を形成したもので
ある。各ソースセルの各角部にベースコンタクト領域を
形成するとは、例えば後記図５に示すように、ベースコ
ンタクト領域が全てのソースセルの四つの角部分にのみ
形成され、Ｕ字型ゲート電極が完全に網目状に形成され
たものである。なお、ソースセルの形状に応じて角の数
は異なってくる。上記の構成は、例えば後記第２の実施
の形態に相当する。
Ｕ字型ゲートＭＯＳＦＥＴであって、多角形の各ソース
セルの各角部にベースコンタクト領域を形成したもので
ある。各ソースセルの各角部にベースコンタクト領域を
形成するとは、例えば後記図５に示すように、ベースコ
ンタクト領域が全てのソースセルの四つの角部分にのみ
形成され、Ｕ字型ゲート電極が完全に網目状に形成され
たものである。なお、ソースセルの形状に応じて角の数
は異なってくる。上記の構成は、例えば後記第２の実施
の形態に相当する。
【００１１】また、請求項３においては、本発明をソー
ス電極とドレイン電極が半導体基板の同一の面側に形成
された横型ＵＭＯＳＦＥＴに適用したものである。上記
の構成は、例えば後記図３および図４に相当する。
ス電極とドレイン電極が半導体基板の同一の面側に形成
された横型ＵＭＯＳＦＥＴに適用したものである。上記
の構成は、例えば後記図３および図４に相当する。
【００１２】また、請求項４においては、Ｕ字型ゲート
電極の側面は、半導体材料の結晶方位が｛１００｝面に
なるように形成したものである。
電極の側面は、半導体材料の結晶方位が｛１００｝面に
なるように形成したものである。
【００１３】上記のように構成したことにより、本発明
の構造では、複数個のソースセルの各角部に共通のベー
スコンタクト領域を設けるので、単位面積当たりのチャ
ネル幅を大きくすることが出来る。そのため、同一面積
の素子で比較すれば、素子全体としてのチャネル幅が大
きくなり、それによってオン抵抗をさらに低減すること
が出来る。
の構造では、複数個のソースセルの各角部に共通のベー
スコンタクト領域を設けるので、単位面積当たりのチャ
ネル幅を大きくすることが出来る。そのため、同一面積
の素子で比較すれば、素子全体としてのチャネル幅が大
きくなり、それによってオン抵抗をさらに低減すること
が出来る。
【００１４】また、ソースセルの角部付近は、製造技術
上、円弧状となるので、Ｕ字型ゲート電極の側面を｛１
００｝面になるように形成した四角形のソースセルの場
合、その角部付近では電子の移動度が小さくなり、チャ
ネルの電流経路としてはあまり有効ではない。本発明で
はこの部分にコンタクト領域を設けるので、チャネルと
して効果の少ない部分を有効に活用することが出来、そ
れによって各ソースセルをさらに微細化することが出来
る。
上、円弧状となるので、Ｕ字型ゲート電極の側面を｛１
００｝面になるように形成した四角形のソースセルの場
合、その角部付近では電子の移動度が小さくなり、チャ
ネルの電流経路としてはあまり有効ではない。本発明で
はこの部分にコンタクト領域を設けるので、チャネルと
して効果の少ない部分を有効に活用することが出来、そ
れによって各ソースセルをさらに微細化することが出来
る。
【００１５】また、本発明の構造では、ベースコンタク
ト領域がＵ字型ゲート電極近傍に形成されていることか
ら、サージ電圧印加時にベース抵抗が低減されるので、
サージ電圧が印加された場合にベース領域の電位が上昇
しにくく、したがって寄生バイポーラトランジスタがオ
ンしにくい構造であるため、耐サージ性が向上する。
ト領域がＵ字型ゲート電極近傍に形成されていることか
ら、サージ電圧印加時にベース抵抗が低減されるので、
サージ電圧が印加された場合にベース領域の電位が上昇
しにくく、したがって寄生バイポーラトランジスタがオ
ンしにくい構造であるため、耐サージ性が向上する。
【００１６】また、Ｕ字型ゲート電極の側面が｛１０
０｝面になるようにＵ字型ゲート電極を形成することに
より、電子の移動度が大きい方向にチャネル電流が流れ
るようにＵ字型ゲート電極を形成することができ、それ
によってオン抵抗を低くすることが出来る。
０｝面になるようにＵ字型ゲート電極を形成することに
より、電子の移動度が大きい方向にチャネル電流が流れ
るようにＵ字型ゲート電極を形成することができ、それ
によってオン抵抗を低くすることが出来る。
【００１７】
【発明の効果】本発明によれば、ＵＭＯＳＦＥＴの単位
面積当たりのチャネル幅が増大することにより、素子全
体としてのオン抵抗を低減することが出来る。また、ソ
ースセルが四角形でＵ字型ゲート電極の側面が｛１０
０｝面の場合、電流経路としてあまり有効でない領域を
ベースコンタクト領域として用いることで面積を有効利
用することが出来るので、さらに素子の微細化が可能と
なる。また、高濃度ｐ型ベースコンタクト領域がＵ字型
ゲート電極近傍に形成されていることから、寄生バイポ
ーラトランジスタがオンしにくい構造であるため、サー
ジ耐量を向上させることができる、等の効果が得られ
る。
面積当たりのチャネル幅が増大することにより、素子全
体としてのオン抵抗を低減することが出来る。また、ソ
ースセルが四角形でＵ字型ゲート電極の側面が｛１０
０｝面の場合、電流経路としてあまり有効でない領域を
ベースコンタクト領域として用いることで面積を有効利
用することが出来るので、さらに素子の微細化が可能と
なる。また、高濃度ｐ型ベースコンタクト領域がＵ字型
ゲート電極近傍に形成されていることから、寄生バイポ
ーラトランジスタがオンしにくい構造であるため、サー
ジ耐量を向上させることができる、等の効果が得られ
る。
【００１８】
【発明の実施の形態】以下、本発明を実施の形態を図面
に基づいて説明する。図１は本発明の第１の実施の形態
であるＵＭＯＳＦＥＴのパターン配置を示す平面図、図
２は図１中に示されたＡ−Ａ’−Ａ”面での断面図であ
る。なお、この実施の形態は請求項１に相当する。
に基づいて説明する。図１は本発明の第１の実施の形態
であるＵＭＯＳＦＥＴのパターン配置を示す平面図、図
２は図１中に示されたＡ−Ａ’−Ａ”面での断面図であ
る。なお、この実施の形態は請求項１に相当する。
【００１９】まず図１に示す平面図について説明する。
四角形のソースセル１０３が図示のように正方形状に所
定間隔で規則正しく配置されている。隣り合うソースセ
ル１０３の間にはＵ字型ゲート電極１００が形成されて
いる。また、高濃度ｐ型ベースコンタクト領域１０２は
隣合うソースセル１０３の角部に跨って形成されてい
る。すなわち、四角形の４個のソースセルの角部に跨っ
て共通の１個のベースコンタクト領域が設けられてい
る。なお、図１の一番端の部分においては、２個のソー
スセルに跨って共通の１個のベースコンタクト領域が設
けられる場合もある。また、三角形や六角形等のソース
セルの場合にも同様に、相互に隣合う複数のソースセル
の角部に跨って共通のベースコンタクト領域を設ければ
よい。また、基本的には１個のソースセルについて１個
所にベースコンタクト領域を設ければよいので、図１に
おいては、ソースセル４個について１個のベースコンタ
クト領域を設けており、１個のソースセルについて重複
してベースコンタクト領域を設けてはいない。ただし、
隣接する全てのソースセルの角部に跨って重複して設け
ることもできる。
四角形のソースセル１０３が図示のように正方形状に所
定間隔で規則正しく配置されている。隣り合うソースセ
ル１０３の間にはＵ字型ゲート電極１００が形成されて
いる。また、高濃度ｐ型ベースコンタクト領域１０２は
隣合うソースセル１０３の角部に跨って形成されてい
る。すなわち、四角形の４個のソースセルの角部に跨っ
て共通の１個のベースコンタクト領域が設けられてい
る。なお、図１の一番端の部分においては、２個のソー
スセルに跨って共通の１個のベースコンタクト領域が設
けられる場合もある。また、三角形や六角形等のソース
セルの場合にも同様に、相互に隣合う複数のソースセル
の角部に跨って共通のベースコンタクト領域を設ければ
よい。また、基本的には１個のソースセルについて１個
所にベースコンタクト領域を設ければよいので、図１に
おいては、ソースセル４個について１個のベースコンタ
クト領域を設けており、１個のソースセルについて重複
してベースコンタクト領域を設けてはいない。ただし、
隣接する全てのソースセルの角部に跨って重複して設け
ることもできる。
【００２０】次に、図２に示す断面図について説明す
る。高濃度ｎ型半導体基板１１０の第１主面表面に低濃
度ｎ型エピタキシャル層１０９が形成される。この低濃
度ｎ型エピタキシャル層１０９表面にはｐ型ベース領域
１０４が形成され、ｐ型ベース領域１０４の表面には高
濃度ｎ型ソース領域１０１および高濃度ｐ型ベースコン
タクト領域１０２が形成される。また、高濃度ｎ型ソー
ス領域１０１とｐ型ベース領域１０４を貫通するように
Ｕ字型溝が形成され、Ｕ字型溝の底面および側面に酸化
膜１０５が形成され、さらにＵ字型溝内には多結晶シリ
コン１０６（他の導電物質でも可）が埋め込まれてい
る。そして多結晶シリコン１０６の上面には酸化膜１０
７が形成されている。これらの酸化膜１０５、１０７お
よび多結晶シリコン１０６によってＵ字型ゲート電極１
００が形成される。また、ｎ型ソース領域１０１とｐ型
ベースコンタクト領域１０２にはソース電極１０８が接
続される。また、高濃度ｎ型半導体基板１１０の第２主
面（裏面側）にはドレイン電極１１１が形成される。
る。高濃度ｎ型半導体基板１１０の第１主面表面に低濃
度ｎ型エピタキシャル層１０９が形成される。この低濃
度ｎ型エピタキシャル層１０９表面にはｐ型ベース領域
１０４が形成され、ｐ型ベース領域１０４の表面には高
濃度ｎ型ソース領域１０１および高濃度ｐ型ベースコン
タクト領域１０２が形成される。また、高濃度ｎ型ソー
ス領域１０１とｐ型ベース領域１０４を貫通するように
Ｕ字型溝が形成され、Ｕ字型溝の底面および側面に酸化
膜１０５が形成され、さらにＵ字型溝内には多結晶シリ
コン１０６（他の導電物質でも可）が埋め込まれてい
る。そして多結晶シリコン１０６の上面には酸化膜１０
７が形成されている。これらの酸化膜１０５、１０７お
よび多結晶シリコン１０６によってＵ字型ゲート電極１
００が形成される。また、ｎ型ソース領域１０１とｐ型
ベースコンタクト領域１０２にはソース電極１０８が接
続される。また、高濃度ｎ型半導体基板１１０の第２主
面（裏面側）にはドレイン電極１１１が形成される。
【００２１】上記の構成により以下のような効果があ
る。まず、第１の効果は、従来の技術のように各ソース
セルの中心部に高濃度ｐ型ベースコンタクト領域を形成
する場合よりも単位面積当たりのチャネル幅を大きくす
ることが出来ることである。
る。まず、第１の効果は、従来の技術のように各ソース
セルの中心部に高濃度ｐ型ベースコンタクト領域を形成
する場合よりも単位面積当たりのチャネル幅を大きくす
ることが出来ることである。
【００２２】その詳細を以下に説明する。まず、前記図
８に示した従来のパターン配置図において、高濃度ｐ型
ベースコンタクト領域２０２の幅をａ、高濃度ｎ型ソー
ス領域２０１の幅をｂ、Ｕ字型ゲート電極２００の幅を
ｃとすると、ソースセル１個当たりのチャネル幅Ｗ1、
面積Ｓ1（ソースセルとＵ字型ゲート電極の面積の和）
はそれぞれ下記のように示される。
８に示した従来のパターン配置図において、高濃度ｐ型
ベースコンタクト領域２０２の幅をａ、高濃度ｎ型ソー
ス領域２０１の幅をｂ、Ｕ字型ゲート電極２００の幅を
ｃとすると、ソースセル１個当たりのチャネル幅Ｗ1、
面積Ｓ1（ソースセルとＵ字型ゲート電極の面積の和）
はそれぞれ下記のように示される。
【００２３】チャネル幅Ｗ1＝４（ａ＋２ｂ） 面積Ｓ1＝（ａ＋２ｂ＋ｃ）2 したがって単位面積当たりのチャネル幅と面積との比
（Ｗ1／Ｓ1）は、下記（数１）式に示すようになる。 Ｗ1／Ｓ1＝４（ａ＋２ｂ）／（ａ＋２ｂ＋ｃ）2 …（数１） 一方、図１に示した本発明の第１の実施の形態のパター
ン配置において、上記のサイズを対応させると、ソース
セル４個当たりのチャネル幅Ｗ2、面積Ｓ2は、それぞれ
下記のようになる。
（Ｗ1／Ｓ1）は、下記（数１）式に示すようになる。 Ｗ1／Ｓ1＝４（ａ＋２ｂ）／（ａ＋２ｂ＋ｃ）2 …（数１） 一方、図１に示した本発明の第１の実施の形態のパター
ン配置において、上記のサイズを対応させると、ソース
セル４個当たりのチャネル幅Ｗ2、面積Ｓ2は、それぞれ
下記のようになる。
【００２４】チャネル幅Ｗ2＝４（ｃ＋８ｂ−ａ） 面積Ｓ2＝４（２ｂ＋ｃ）2 したがって、単位面積当たりのチャネル幅と面積との比
（Ｗ2／Ｓ2）は、下記（数２）式に示すようになる。
（Ｗ2／Ｓ2）は、下記（数２）式に示すようになる。
【００２５】 Ｗ2／Ｓ2＝（ｃ＋８ｂ−ａ）／（２ｂ＋ｃ）2 …（数２） 上記（数１）式と（数２）式において、例えば、ａ＝
１.５μｍ、ｂ＝１.５μｍ、ｃ＝１.０μｍの場合にお
ける単位面積当たりのチャネル幅は、 従来のパターン：０.５９５μｍ 本発明のパターン：０.７１９μｍ となる。両者を比較すると、 〔（０.７１９−０.５９５）／０.５９５〕×１００％
＝２０.８％ となり、本発明においては、単位面積当たりのチャネル
幅が従来に比べて約２０％増加することになる。したが
って、同一面積で比較すれば、素子全体のオン抵抗を上
記の分だけ低減することが出来る。
１.５μｍ、ｂ＝１.５μｍ、ｃ＝１.０μｍの場合にお
ける単位面積当たりのチャネル幅は、 従来のパターン：０.５９５μｍ 本発明のパターン：０.７１９μｍ となる。両者を比較すると、 〔（０.７１９−０.５９５）／０.５９５〕×１００％
＝２０.８％ となり、本発明においては、単位面積当たりのチャネル
幅が従来に比べて約２０％増加することになる。したが
って、同一面積で比較すれば、素子全体のオン抵抗を上
記の分だけ低減することが出来る。
【００２６】第２の効果は、本発明のパターン配置では
面積を有効に利用することが出来ることである。通常Ｕ
ＭＯＳＦＥＴでは、オン抵抗を低くするために、電子の
移動度が大きい方向にチャネル電流が流れるようにＵ字
型ゲート電極を形成する。つまりＵ字型ゲート電極の側
面が｛１００｝面になるようにＵ字型ゲート電極を形成
する。しかし、ソースセル角部は製造上、円弧状になる
ため、電子の移動度が小さくなってしまう。つまりこの
領域はチャネルの電流経路としてはあまり有効ではな
い。本発明ではこの部分にコンタクト領域を設けるの
で、チャネルとして効果の少ない部分を有効に活用する
ことが出来、それによって各ソースセルをさらに微細化
することが出来る。
面積を有効に利用することが出来ることである。通常Ｕ
ＭＯＳＦＥＴでは、オン抵抗を低くするために、電子の
移動度が大きい方向にチャネル電流が流れるようにＵ字
型ゲート電極を形成する。つまりＵ字型ゲート電極の側
面が｛１００｝面になるようにＵ字型ゲート電極を形成
する。しかし、ソースセル角部は製造上、円弧状になる
ため、電子の移動度が小さくなってしまう。つまりこの
領域はチャネルの電流経路としてはあまり有効ではな
い。本発明ではこの部分にコンタクト領域を設けるの
で、チャネルとして効果の少ない部分を有効に活用する
ことが出来、それによって各ソースセルをさらに微細化
することが出来る。
【００２７】さらに第３の効果は、本発明により耐サー
ジ性の向上が可能になることである。図２の構造では、
ドレイン電極１１１−高濃度ｎ型半導体基板１１０−低
濃度ｎ型エピタキシャル層１０９−ｐ型ベース領域１０
４−高濃度ｎ型ソース領域１０１で形成される寄生バイ
ポーラトランジスタが存在する。そしてｐ型ベース領域
１０４の電位がこの寄生バイポーラトランジスタのベー
ス電位となる。したがってドレイン領域にサージが印加
された場合、ベース抵抗が大きいと寄生バイポーラトラ
ンジスタがオンしてしまい、大電流が流れ、素子が破壊
されてしまう可能性がある。
ジ性の向上が可能になることである。図２の構造では、
ドレイン電極１１１−高濃度ｎ型半導体基板１１０−低
濃度ｎ型エピタキシャル層１０９−ｐ型ベース領域１０
４−高濃度ｎ型ソース領域１０１で形成される寄生バイ
ポーラトランジスタが存在する。そしてｐ型ベース領域
１０４の電位がこの寄生バイポーラトランジスタのベー
ス電位となる。したがってドレイン領域にサージが印加
された場合、ベース抵抗が大きいと寄生バイポーラトラ
ンジスタがオンしてしまい、大電流が流れ、素子が破壊
されてしまう可能性がある。
【００２８】図７は、サージが印加された場合における
本発明と従来装置との比較を示す図であり、（ａ）は本
発明のＵＭＯＳＦＥＴの断面図（後記図６に相当）、
（ｂ）は従来のＵＭＯＳＦＥＴの断面図（図９に相当）
を示す。
本発明と従来装置との比較を示す図であり、（ａ）は本
発明のＵＭＯＳＦＥＴの断面図（後記図６に相当）、
（ｂ）は従来のＵＭＯＳＦＥＴの断面図（図９に相当）
を示す。
【００２９】どちらの場合もドレイン領域にサージが印
加された場合、Ｕ字型ゲート電極近傍には蓄積層が形成
される。（ｂ）に示す従来装置の場合には、サージ電流
はこの蓄積層を通り、ｐ型ベース領域２０９を経由して
高濃度ｐ型ベースコンタクト領域２０２、ソース電極２
０８へ流れる。一方、（ａ）に示す本発明の場合には、
高濃度ｐ型ベースコンタクト領域１２２がＵ字型ゲート
電極１２０に接しており、サージ電流はｐ型ベース領域
内に形成された蓄積層から高濃度ｐ型ベースコンタクト
領域１２２を通ってソース電極１２８へ流れる。したが
ってベース領域の電位は、ベース領域の抵抗分が加算さ
れる（ｂ）の場合よりも（ａ）の場合の方が低くなり、
すなわち寄生バイポーラトランジスタがオンしにくくな
るので、素子が破壊されにくい。
加された場合、Ｕ字型ゲート電極近傍には蓄積層が形成
される。（ｂ）に示す従来装置の場合には、サージ電流
はこの蓄積層を通り、ｐ型ベース領域２０９を経由して
高濃度ｐ型ベースコンタクト領域２０２、ソース電極２
０８へ流れる。一方、（ａ）に示す本発明の場合には、
高濃度ｐ型ベースコンタクト領域１２２がＵ字型ゲート
電極１２０に接しており、サージ電流はｐ型ベース領域
内に形成された蓄積層から高濃度ｐ型ベースコンタクト
領域１２２を通ってソース電極１２８へ流れる。したが
ってベース領域の電位は、ベース領域の抵抗分が加算さ
れる（ｂ）の場合よりも（ａ）の場合の方が低くなり、
すなわち寄生バイポーラトランジスタがオンしにくくな
るので、素子が破壊されにくい。
【００３０】なお、図７（ａ）においては、図示の都合
上、後述する本発明第２の実施の形態を示す図６に相当
する図を用いているが、図２の場合においても上記と同
様である。すなわち、図２においては、断面の位置の都
合上、高濃度ｐ型ベースコンタクト領域１０２がＵ字型
ゲート電極１００から離れた位置に示されているが、図
１から判るように、実際上は高濃度ｐ型ベースコンタク
ト領域１０２がＵ字型ゲート電極１００の近傍に配置さ
れており、作用効果は上記した図６の場合と同様であ
る。
上、後述する本発明第２の実施の形態を示す図６に相当
する図を用いているが、図２の場合においても上記と同
様である。すなわち、図２においては、断面の位置の都
合上、高濃度ｐ型ベースコンタクト領域１０２がＵ字型
ゲート電極１００から離れた位置に示されているが、図
１から判るように、実際上は高濃度ｐ型ベースコンタク
ト領域１０２がＵ字型ゲート電極１００の近傍に配置さ
れており、作用効果は上記した図６の場合と同様であ
る。
【００３１】また、上記のように本発明第１の実施の形
態では、ソース電極とドレイン電極が半導体基板の反対
の面側に形成された縦型ＵＭＯＳＦＥＴについて説明し
たが、図３および図４に示すようなソース電極とドレイ
ン電極が半導体基板の同一の面側に形成された横型ＵＭ
ＯＳＦＥＴについても同様の効果がある。
態では、ソース電極とドレイン電極が半導体基板の反対
の面側に形成された縦型ＵＭＯＳＦＥＴについて説明し
たが、図３および図４に示すようなソース電極とドレイ
ン電極が半導体基板の同一の面側に形成された横型ＵＭ
ＯＳＦＥＴについても同様の効果がある。
【００３２】以下、図３と図４について簡単に説明す
る。図３は本発明を適用した横型のＵＭＯＳＦＥＴの平
面図、図４は図３のＢ−Ｂ’−Ｂ”−Ｂ"'断面図であ
る。図３においては、ドレインセルが設けられている点
のみが図１と異なり、他は同じである。また、図４にお
いては、低濃度ｎ型ドレイン領域１１２、高濃度ｎ型埋
込み領域１１３、ｐ型半導体基板１１４、ドレイン電極
１１５、高濃度ｎ型ドレイン引き出し領域１１６、高濃
度ｎ型ドレインコンタクト領域１１７の部分以外は図２
とほぼ同様である。
る。図３は本発明を適用した横型のＵＭＯＳＦＥＴの平
面図、図４は図３のＢ−Ｂ’−Ｂ”−Ｂ"'断面図であ
る。図３においては、ドレインセルが設けられている点
のみが図１と異なり、他は同じである。また、図４にお
いては、低濃度ｎ型ドレイン領域１１２、高濃度ｎ型埋
込み領域１１３、ｐ型半導体基板１１４、ドレイン電極
１１５、高濃度ｎ型ドレイン引き出し領域１１６、高濃
度ｎ型ドレインコンタクト領域１１７の部分以外は図２
とほぼ同様である。
【００３３】次に、図５は本発明第２の実施の形態のパ
ターン配置を示す平面図、図６は図５中のＣ−Ｃ’−
Ｃ”断面図である。第１の実施の形態の構成と異なる点
は、高濃度ｐ型ベースコンタクト領域１２２が全てのソ
ースセルの四角部分にのみ形成されており、Ｕ字型ゲー
ト電極１２０が完全に網目状に形成されている点であ
る。なお、図５および図６において、各符号は下記のも
のを示す。すなわち、１２０はＵ字型ゲート電極、１２
１は高濃度ｎ型ソース領域、１２２は高濃度ｐ型ベース
コンタクト領域、１２３はソースセル、１２４はｐ型ベ
ース領域、１２５はゲート酸化膜、１２６は多結晶シリ
コン層、１２７は酸化膜、１２８はソース電極、１２９
は低濃度ｎ型ドレイン領域、１３０は高濃度ｎ型半導体
基板、１３１はドレイン電極である。
ターン配置を示す平面図、図６は図５中のＣ−Ｃ’−
Ｃ”断面図である。第１の実施の形態の構成と異なる点
は、高濃度ｐ型ベースコンタクト領域１２２が全てのソ
ースセルの四角部分にのみ形成されており、Ｕ字型ゲー
ト電極１２０が完全に網目状に形成されている点であ
る。なお、図５および図６において、各符号は下記のも
のを示す。すなわち、１２０はＵ字型ゲート電極、１２
１は高濃度ｎ型ソース領域、１２２は高濃度ｐ型ベース
コンタクト領域、１２３はソースセル、１２４はｐ型ベ
ース領域、１２５はゲート酸化膜、１２６は多結晶シリ
コン層、１２７は酸化膜、１２８はソース電極、１２９
は低濃度ｎ型ドレイン領域、１３０は高濃度ｎ型半導体
基板、１３１はドレイン電極である。
【００３４】なお、図５においては、ソースセルが四角
形であり、その四つの角にベースコンタクト領域を設け
た場合を例示したが、ソースセルの形状が三角形や六角
形の場合にもその各角に設ければよい。
形であり、その四つの角にベースコンタクト領域を設け
た場合を例示したが、ソースセルの形状が三角形や六角
形の場合にもその各角に設ければよい。
【００３５】この本発明第２の実施の形態も、第１の実
施の形態と同様に、従来の技術と比較して単位面積当た
りのチャネル幅を大きくとることができるとともに、ソ
ースセルが四角形でＵ字型ゲート電極の側面が｛１０
０｝面の場合は、電子の移動度の低い領域をベースコン
タクト領域として用いており、面積を有効に用いている
ことから、オン抵抗の低減が可能である。また高濃度ｐ
型ベースコンタクト領域がＵ字型ゲート電極に接するよ
うに形成されていることから、ベース抵抗を低減するこ
とができ、サージ耐量を向上させることができる。
施の形態と同様に、従来の技術と比較して単位面積当た
りのチャネル幅を大きくとることができるとともに、ソ
ースセルが四角形でＵ字型ゲート電極の側面が｛１０
０｝面の場合は、電子の移動度の低い領域をベースコン
タクト領域として用いており、面積を有効に用いている
ことから、オン抵抗の低減が可能である。また高濃度ｐ
型ベースコンタクト領域がＵ字型ゲート電極に接するよ
うに形成されていることから、ベース抵抗を低減するこ
とができ、サージ耐量を向上させることができる。
【００３６】また、上記本発明第２の実施の形態におい
ても、本発明第１の実施の形態の場合と同じく、横型Ｕ
ＭＯＳＦＥＴに適用しても同様の効果がある。
ても、本発明第１の実施の形態の場合と同じく、横型Ｕ
ＭＯＳＦＥＴに適用しても同様の効果がある。
【図１】本発明第１の実施の形態のパターン配置を示す
平面図。
平面図。
【図２】図１におけるＡ−Ａ’−Ａ”断面図。
【図３】横型ＵＭＯＳＦＥＴに第１の実施の形態を適用
した場合のパターン配置を示す平面図。
した場合のパターン配置を示す平面図。
【図４】図３のＢ−Ｂ’−Ｂ”−Ｂ"'断面図。
【図５】本発明第２の実施の形態のパターン配置を示す
平面図。
平面図。
【図６】図５のＣ−Ｃ’−Ｃ”断面図。
【図７】サージ電圧印加時のＵ字型ゲート電極近傍の電
流経路を示す断面図。
流経路を示す断面図。
【図８】従来技術におけるパターン配置を示す平面図。
【図９】図８のＤ−Ｄ’断面図。
１００…Ｕ字型ゲート電極 １０１…高濃度ｎ
型ソース領域 １０２…高濃度ｐ型ベースコンタクト領域 １０３…ソースセル １０４…ｐ型ベー
ス領域 １０５…ゲート酸化膜 １０６…多結晶シ
リコン層 １０７…酸化膜 １０８…ソース電
極 １０９…低濃度ｎ型ドレイン領域 １１０…高濃度ｎ
型半導体基板 １１１…ドレイン電極 １１２…低濃度ｎ
型ドレイン領域 １１３…高濃度ｎ型埋込み領域 １１４…ｐ型半導
体基板 １１５…ドレイン電極 １１６…高濃度ｎ
型ドレイン引き出し領域 １１７…高濃度ｎ型ドレインコンタクト領域 １２０…Ｕ字型ゲート電極 １２１…高濃度ｎ
型ソース領域 １２２…高濃度ｐ型ベースコンタクト領域 １２３…ソースセル １２４…ｐ型ベー
ス領域 １２５…ゲート酸化膜 １２６…多結晶シ
リコン層 １２７…酸化膜 １２８…ソース電
極 １２９…低濃度ｎ型ドレイン領域 １３０…高濃度ｎ
型半導体基板 １３１…ドレイン電極 ２００…Ｕ字型ゲ
ート電極 ２０１…高濃度ｎ型ソース領域 ２０２…高濃度ｐ
型ベースコンタクト領域 ２０３…ソースセル ２０４…ｐ型ベー
ス領域 ２０５…ゲート酸化膜 ２０６…多結晶シ
リコン層 ２０７…酸化膜 ２０８…ソース電
極 ２０９…低濃度ｎ型ドレイン領域 ２１０…高濃度ｎ
型半導体基板 ２１１…ドレイン電極
型ソース領域 １０２…高濃度ｐ型ベースコンタクト領域 １０３…ソースセル １０４…ｐ型ベー
ス領域 １０５…ゲート酸化膜 １０６…多結晶シ
リコン層 １０７…酸化膜 １０８…ソース電
極 １０９…低濃度ｎ型ドレイン領域 １１０…高濃度ｎ
型半導体基板 １１１…ドレイン電極 １１２…低濃度ｎ
型ドレイン領域 １１３…高濃度ｎ型埋込み領域 １１４…ｐ型半導
体基板 １１５…ドレイン電極 １１６…高濃度ｎ
型ドレイン引き出し領域 １１７…高濃度ｎ型ドレインコンタクト領域 １２０…Ｕ字型ゲート電極 １２１…高濃度ｎ
型ソース領域 １２２…高濃度ｐ型ベースコンタクト領域 １２３…ソースセル １２４…ｐ型ベー
ス領域 １２５…ゲート酸化膜 １２６…多結晶シ
リコン層 １２７…酸化膜 １２８…ソース電
極 １２９…低濃度ｎ型ドレイン領域 １３０…高濃度ｎ
型半導体基板 １３１…ドレイン電極 ２００…Ｕ字型ゲ
ート電極 ２０１…高濃度ｎ型ソース領域 ２０２…高濃度ｐ
型ベースコンタクト領域 ２０３…ソースセル ２０４…ｐ型ベー
ス領域 ２０５…ゲート酸化膜 ２０６…多結晶シ
リコン層 ２０７…酸化膜 ２０８…ソース電
極 ２０９…低濃度ｎ型ドレイン領域 ２１０…高濃度ｎ
型半導体基板 ２１１…ドレイン電極
Claims (4)
- 【請求項１】第１導電型のドレイン領域となる半導体基
体と、前記半導体基体の第１主面表面に形成された第２
導電型のベース領域と、前記ベース領域表面に形成され
た第１導電型のソース領域および第２導電型のベースコ
ンタクト領域と、前記ソース領域と前記ベース領域を貫
通して形成されたＵ字型溝の底面および側面に酸化膜が
形成され、かつ前記Ｕ字型溝に導電物質を埋め込んで形
成されたＵ字型ゲート電極と、前記ソース領域と前記ベ
ースコンタクト領域とに接続されたソース電極と、前記
半導体基体に接続されたドレイン電極と、を有し、か
つ、平面形状において多角形のソース領域が所定の間隔
でセル状に配置され、各ソースセル間に前記Ｕ字型ゲー
ト電極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴ
であって、 前記ベースコンタクト領域が、相互に隣合う複数個のソ
ースセルの角部に跨って形成されたことを特徴とする半
導体装置。 - 【請求項２】第１導電型のドレイン領域となる半導体基
体と、前記半導体基体の第１主面表面に形成された第２
導電型のベース領域と、前記ベース領域表面に形成され
た第１導電型のソース領域および第２導電型のベースコ
ンタクト領域と、前記ソース領域と前記ベース領域を貫
通して形成されたＵ字型溝の底面および側面に酸化膜が
形成され、かつ前記Ｕ字型溝に導電物質を埋め込んで形
成されたＵ字型ゲート電極と、前記ソース領域と前記ベ
ースコンタクト領域とに接続されたソース電極と、前記
半導体基体に接続されたドレイン電極と、を有し、か
つ、平面形状において多角形のソース領域が所定の間隔
でセル状に配置され、各ソースセル間に前記Ｕ字型ゲー
ト電極が網目状に配置されたＵ字型ゲートＭＯＳＦＥＴ
であって、 前記各ソースセルの各角部に前記ベースコンタクト領域
を形成したことを特徴とする半導体装置。 - 【請求項３】前記Ｕ字型ゲートＭＯＳＦＥＴは、ソース
電極とドレイン電極が半導体基板の同一の面側に形成さ
れた横型ＵＭＯＳＦＥＴであることを特徴とする請求項
１または請求項２に記載の半導体装置。 - 【請求項４】前記Ｕ字型ゲート電極の側面は半導体材料
の結晶方位が｛１００｝面になるように形成されたこと
を特徴とする請求項１乃至請求項３の何れかに記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23073497A JP3855386B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23073497A JP3855386B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174511A true JPH1174511A (ja) | 1999-03-16 |
| JP3855386B2 JP3855386B2 (ja) | 2006-12-06 |
Family
ID=16912472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23073497A Expired - Fee Related JP3855386B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3855386B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
| JP2005530337A (ja) * | 2002-05-10 | 2005-10-06 | ゼネラル セミコンダクター，インク． | 多数のボディコンタクト領域を形成できる金属酸化膜半導体電界効果トランジスタデバイス |
| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
| JP2009130244A (ja) * | 2007-11-27 | 2009-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010004014A (ja) * | 2008-05-22 | 2010-01-07 | Sumitomo Electric Ind Ltd | 絶縁ゲート型電界効果トランジスタ |
| JP2012069960A (ja) * | 2011-10-17 | 2012-04-05 | Shindengen Electric Mfg Co Ltd | エピタキシャルシリコン成長方法 |
| JP2019212718A (ja) * | 2018-06-01 | 2019-12-12 | 富士電機株式会社 | 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 |
| CN112992682A (zh) * | 2019-12-13 | 2021-06-18 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
-
1997
- 1997-08-27 JP JP23073497A patent/JP3855386B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
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| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
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| JP2010004014A (ja) * | 2008-05-22 | 2010-01-07 | Sumitomo Electric Ind Ltd | 絶縁ゲート型電界効果トランジスタ |
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| JP2019212718A (ja) * | 2018-06-01 | 2019-12-12 | 富士電機株式会社 | 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法 |
| CN112992682A (zh) * | 2019-12-13 | 2021-06-18 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
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| Publication number | Publication date |
|---|---|
| JP3855386B2 (ja) | 2006-12-06 |
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