JP2001060688A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001060688A JP2001060688A JP11236186A JP23618699A JP2001060688A JP 2001060688 A JP2001060688 A JP 2001060688A JP 11236186 A JP11236186 A JP 11236186A JP 23618699 A JP23618699 A JP 23618699A JP 2001060688 A JP2001060688 A JP 2001060688A
- Authority
- JP
- Japan
- Prior art keywords
- region
- cell
- trench
- base region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 110
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000012535 impurity Substances 0.000 claims description 42
- 239000010410 layer Substances 0.000 claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000015556 catabolic process Effects 0.000 abstract description 43
- 230000001939 inductive effect Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 セル微細化に適合した構造を有し、チャネル
抵抗を犠牲にすることなく、逆耐圧ブレークダウン時の
素子破壊耐量を向上させる。 【解決手段】 開示されている半導体装置１０は、単位
セル９の矩形表面における対角線Ｌ上及びこの対角線Ｌ
の近傍位置であるセルコーナー部１５には、ｎ+型ソー
ス領域８の平面的な幅寸法Ｗ１を部分的に制限するソー
ス領域狭窄部１１が形成されている。
抵抗を犠牲にすることなく、逆耐圧ブレークダウン時の
素子破壊耐量を向上させる。 【解決手段】 開示されている半導体装置１０は、単位
セル９の矩形表面における対角線Ｌ上及びこの対角線Ｌ
の近傍位置であるセルコーナー部１５には、ｎ+型ソー
ス領域８の平面的な幅寸法Ｗ１を部分的に制限するソー
ス領域狭窄部１１が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、複数の矩形のトレンチ
構造の単位セルにより構成される半導体装置及びその製
造方法に関する。
その製造方法に係り、詳しくは、複数の矩形のトレンチ
構造の単位セルにより構成される半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】比較的大電流、大電圧を扱うパワーデバ
イスの一種として、ＭＯＳＦＥＴ(Metal Oxide Semicon
ductor Field Effect Transistor)が用いられている。
このＭＯＳＦＥＴは、電圧制御型のデバイスなので、制
御のための入力電流が不要であるという利点を有してい
る。また、原理的に、電子あるいはホールのいずれか一
種のみを多数キャリアとして利用して動作するので、キ
ャリア蓄積効果がないためスイッチング特性や対パンチ
スルー性に優れており、スイッチングレギュレータ等の
誘導性負荷に適用されることが多くなっている。
イスの一種として、ＭＯＳＦＥＴ(Metal Oxide Semicon
ductor Field Effect Transistor)が用いられている。
このＭＯＳＦＥＴは、電圧制御型のデバイスなので、制
御のための入力電流が不要であるという利点を有してい
る。また、原理的に、電子あるいはホールのいずれか一
種のみを多数キャリアとして利用して動作するので、キ
ャリア蓄積効果がないためスイッチング特性や対パンチ
スルー性に優れており、スイッチングレギュレータ等の
誘導性負荷に適用されることが多くなっている。
【０００３】そのようなＭＯＳＦＥＴにおいて、動作電
流（ドレイン電流）が半導体基板の横型方向（水平方
向）に流れるように設計されている初期の横型ＭＯＳＦ
ＥＴに対して、ドレイン電流を半導体基板の縦型方向
（垂直方向）に流すように設計した、縦型ＭＯＳＦＥＴ
が広く用いられてきている。この縦型ＭＯＳＦＥＴによ
れば、単位セルを多数並列接続してＭＯＳＦＥＴを構成
するように設計できるので、電流容量を増大させること
ができる利点がある。
流（ドレイン電流）が半導体基板の横型方向（水平方
向）に流れるように設計されている初期の横型ＭＯＳＦ
ＥＴに対して、ドレイン電流を半導体基板の縦型方向
（垂直方向）に流すように設計した、縦型ＭＯＳＦＥＴ
が広く用いられてきている。この縦型ＭＯＳＦＥＴによ
れば、単位セルを多数並列接続してＭＯＳＦＥＴを構成
するように設計できるので、電流容量を増大させること
ができる利点がある。
【０００４】また、上述の縦型ＭＯＳＦＥＴにおいて、
各単位セルをトレンチ構造を有するように形成したも
の、いわゆるトレンチ構造の縦型ＭＯＳＦＥＴが一般に
普及してきている。このトレンチ構造の縦型ＭＯＳＦＥ
Ｔによれば、チャネルをトレンチの側面に沿った縦方向
に形成することにより、上述したような誘導性負荷への
優れた適用性等の利点を生かしたままで、セル微細化を
可能にし、チャネル抵抗の低減を図ることができるよう
になる。
各単位セルをトレンチ構造を有するように形成したも
の、いわゆるトレンチ構造の縦型ＭＯＳＦＥＴが一般に
普及してきている。このトレンチ構造の縦型ＭＯＳＦＥ
Ｔによれば、チャネルをトレンチの側面に沿った縦方向
に形成することにより、上述したような誘導性負荷への
優れた適用性等の利点を生かしたままで、セル微細化を
可能にし、チャネル抵抗の低減を図ることができるよう
になる。
【０００５】図１２及び図１３は、従来から用いられて
いるトレンチ構造の縦型ＭＯＳＦＥＴを示し、図１２は
平面図、図１３は図１２のＦ−Ｆ矢視断面図である。同
縦型ＭＯＳＦＥＴは、図１２及び図１３に示すように、
例えばｎ+型半導体基板（高不純物濃度半導体基板）５
１上に、この半導体基板５１より低不純物濃度のエピタ
キシャル層からなるｎ-型半導体層（低不純物濃度半導
体層）５２が成膜されてｎ型ドレイン領域５３が形成さ
れ、このｎ型ドレイン領域５３の一部となるｎ-型半導
体層５２にはｐ型不純物がイオン打ち込みされてｐ型ベ
ース領域５４が形成され、このｐ型ベース領域５４の周
囲にはｎ-型半導体層５２に達する深さのトレンチ５５
が形成され、トレンチ５５内にはゲート酸化膜５６を介
して、ポリシリコン膜からなるゲート電極５７が形成さ
れ、ｐ型ベース領域５４の表面にはｎ型不純物がイオン
打ち込みされてトレンチ５５に沿って無端状のｎ +型ソ
ース領域５８が形成されてなる、複数の矩形のトレンチ
構造の単位セル５９により構成されている。
いるトレンチ構造の縦型ＭＯＳＦＥＴを示し、図１２は
平面図、図１３は図１２のＦ−Ｆ矢視断面図である。同
縦型ＭＯＳＦＥＴは、図１２及び図１３に示すように、
例えばｎ+型半導体基板（高不純物濃度半導体基板）５
１上に、この半導体基板５１より低不純物濃度のエピタ
キシャル層からなるｎ-型半導体層（低不純物濃度半導
体層）５２が成膜されてｎ型ドレイン領域５３が形成さ
れ、このｎ型ドレイン領域５３の一部となるｎ-型半導
体層５２にはｐ型不純物がイオン打ち込みされてｐ型ベ
ース領域５４が形成され、このｐ型ベース領域５４の周
囲にはｎ-型半導体層５２に達する深さのトレンチ５５
が形成され、トレンチ５５内にはゲート酸化膜５６を介
して、ポリシリコン膜からなるゲート電極５７が形成さ
れ、ｐ型ベース領域５４の表面にはｎ型不純物がイオン
打ち込みされてトレンチ５５に沿って無端状のｎ +型ソ
ース領域５８が形成されてなる、複数の矩形のトレンチ
構造の単位セル５９により構成されている。
【０００６】単位セル５９の表面は層間絶縁膜６２で覆
われて、この層間絶縁膜６２にはソース及びベースコン
タクト開口部６３が形成され、この開口部６３を通じて
ｐ型ベース領域５４とｎ+型ソース領域５８とを接続す
る、例えばアルミニウム合金からなるソース電極６４が
形成されている。
われて、この層間絶縁膜６２にはソース及びベースコン
タクト開口部６３が形成され、この開口部６３を通じて
ｐ型ベース領域５４とｎ+型ソース領域５８とを接続す
る、例えばアルミニウム合金からなるソース電極６４が
形成されている。
【０００７】このように、トレンチ構造の縦型ＭＯＳＦ
ＥＴでは、チャネル抵抗を低減すると共に、誘導性負荷
に適用した場合の素子破壊耐量の向上を図ることが期待
されている。ここで、素子破壊耐量は、誘導性負荷の接
続によりドレイン・ソース間に逆耐圧が加わって素子が
ブレークダウンするとき、どれくらいの電流が流れたと
きに素子が破壊するかという目安であり、高い値が得ら
れることが望ましい。
ＥＴでは、チャネル抵抗を低減すると共に、誘導性負荷
に適用した場合の素子破壊耐量の向上を図ることが期待
されている。ここで、素子破壊耐量は、誘導性負荷の接
続によりドレイン・ソース間に逆耐圧が加わって素子が
ブレークダウンするとき、どれくらいの電流が流れたと
きに素子が破壊するかという目安であり、高い値が得ら
れることが望ましい。
【０００８】ところで、図１２及び図１３に示した従来
の半導体装置では、誘導性負荷の接続によりドレイン・
ソース間に逆耐圧が加わって素子がブレークダウンする
とき、トレンチ５５が交差していて電界が集中する単位
セル５９の四隅のセルコーナー部６５で先にブレークダ
ウンする。そして、このブレークダウン電流によりｎ型
ドレイン領域５３、ｐ型ベース領域５４及びｎ+型ソー
ス領域５８により構成される寄生バイポーラトランジス
タがオンしてしまうので、上述の素子破壊耐量が低下す
るという欠点が生ずる。
の半導体装置では、誘導性負荷の接続によりドレイン・
ソース間に逆耐圧が加わって素子がブレークダウンする
とき、トレンチ５５が交差していて電界が集中する単位
セル５９の四隅のセルコーナー部６５で先にブレークダ
ウンする。そして、このブレークダウン電流によりｎ型
ドレイン領域５３、ｐ型ベース領域５４及びｎ+型ソー
ス領域５８により構成される寄生バイポーラトランジス
タがオンしてしまうので、上述の素子破壊耐量が低下す
るという欠点が生ずる。
【０００９】上述したような素子破壊耐量が低下するの
を防止するようにしたトレンチ構造の縦型ＭＯＳＦＥＴ
が、例えば特許第２８９４８２０号公報に開示されてい
る。図９乃至図１１は同縦型ＭＯＳＦＥＴを示し、図９
は平面図、図１０は図９のＤ−Ｄ矢視断面図、図１１は
図９のＥ−Ｅ矢視断面図である。同縦型ＭＯＳＦＥＴ
は、図９〜図１１に示すように、電界が集中する単位セ
ル５９の四隅のセルコーナー部６５にｐ型領域６６を形
成することにより、セルコーナー部６５にｎ+型ソース
領域５８を形成しない構造としたものである。この構造
によれば、ドレイン領域５３からベース領域５４の側面
（チャネル層）及びベース領域５４の表面に至る電流経
路ｄ、ｅを通じてブレークダウン電流が流れても、セル
コーナー部６５にはソース領域５８が存在しないので、
上述の寄生バイポーラトランジスタがオンしにくくなっ
ているので、素子破壊耐量の向上を図ることができるよ
うになる。なお、図９〜図１１において、図１２及び図
１３と同一の各部には、同一の番号を伏してその説明は
省略する。
を防止するようにしたトレンチ構造の縦型ＭＯＳＦＥＴ
が、例えば特許第２８９４８２０号公報に開示されてい
る。図９乃至図１１は同縦型ＭＯＳＦＥＴを示し、図９
は平面図、図１０は図９のＤ−Ｄ矢視断面図、図１１は
図９のＥ−Ｅ矢視断面図である。同縦型ＭＯＳＦＥＴ
は、図９〜図１１に示すように、電界が集中する単位セ
ル５９の四隅のセルコーナー部６５にｐ型領域６６を形
成することにより、セルコーナー部６５にｎ+型ソース
領域５８を形成しない構造としたものである。この構造
によれば、ドレイン領域５３からベース領域５４の側面
（チャネル層）及びベース領域５４の表面に至る電流経
路ｄ、ｅを通じてブレークダウン電流が流れても、セル
コーナー部６５にはソース領域５８が存在しないので、
上述の寄生バイポーラトランジスタがオンしにくくなっ
ているので、素子破壊耐量の向上を図ることができるよ
うになる。なお、図９〜図１１において、図１２及び図
１３と同一の各部には、同一の番号を伏してその説明は
省略する。
【００１０】
【発明が解決しようとする課題】しかしながら、特許第
２８９４８２０号公報に記載の半導体装置では、単位セ
ルのセルコーナー部にソース領域が形成されていないこ
とで、このセルコーナー部にチャネル層が形成されない
ので、チャネル抵抗が増大する、という問題がある。す
なわち、上記公報記載の半導体装置は、セルコーナー部
６５にはソース領域５８が存在しないため、その分素子
破壊耐量の向上に寄与させることができる反面、そのセ
ルコーナー部６５で平面的なチャネル層の経路が途切れ
てしまうことでチャネル層の幅が小さくなるので、チャ
ネル抵抗が犠牲になってチャネル抵抗の増大が避けられ
なくなる。
２８９４８２０号公報に記載の半導体装置では、単位セ
ルのセルコーナー部にソース領域が形成されていないこ
とで、このセルコーナー部にチャネル層が形成されない
ので、チャネル抵抗が増大する、という問題がある。す
なわち、上記公報記載の半導体装置は、セルコーナー部
６５にはソース領域５８が存在しないため、その分素子
破壊耐量の向上に寄与させることができる反面、そのセ
ルコーナー部６５で平面的なチャネル層の経路が途切れ
てしまうことでチャネル層の幅が小さくなるので、チャ
ネル抵抗が犠牲になってチャネル抵抗の増大が避けられ
なくなる。
【００１１】また、上記公報記載の半導体装置は、セル
コーナー部６５にソース領域５８が存在しないことによ
り、セルの微細化に伴いチャネル幅の減少の度合いが大
きくなるので、セル微細化に適合した構造とならない。
コーナー部６５にソース領域５８が存在しないことによ
り、セルの微細化に伴いチャネル幅の減少の度合いが大
きくなるので、セル微細化に適合した構造とならない。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、セル微細化に適合した構造を有し、チャネル抵
抗を犠牲にすることなく、逆耐圧ブレークダウン時の素
子破壊耐量を向上させることができるようにした半導体
装置及びその製造方法を提供することを目的としてい
る。
もので、セル微細化に適合した構造を有し、チャネル抵
抗を犠牲にすることなく、逆耐圧ブレークダウン時の素
子破壊耐量を向上させることができるようにした半導体
装置及びその製造方法を提供することを目的としてい
る。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１導電型ドレイン領域に
隣接して第２導電型ベース領域が形成され、該ベース領
域の周囲にはトレンチが形成されて該トレンチ内にゲー
ト絶縁膜を介してゲート電極が形成され、上記ベース領
域の表面に上記トレンチに沿って無端状の第１導電型ソ
ース領域が形成されてなる、複数の矩形のトレンチ構造
の単位セルにより構成される半導体装置に係り、上記単
位セルの矩形表面におけるセル中央部及び該セル中央部
の周囲から放射状に延びたセル対角線状部に、ソース非
形成領域を設けたことを特徴としている。
に、請求項１記載の発明は、第１導電型ドレイン領域に
隣接して第２導電型ベース領域が形成され、該ベース領
域の周囲にはトレンチが形成されて該トレンチ内にゲー
ト絶縁膜を介してゲート電極が形成され、上記ベース領
域の表面に上記トレンチに沿って無端状の第１導電型ソ
ース領域が形成されてなる、複数の矩形のトレンチ構造
の単位セルにより構成される半導体装置に係り、上記単
位セルの矩形表面におけるセル中央部及び該セル中央部
の周囲から放射状に延びたセル対角線状部に、ソース非
形成領域を設けたことを特徴としている。
【００１４】請求項２記載の発明は、第１導電型ドレイ
ン領域に隣接して第２導電型ベース領域が形成され、該
ベース領域の周囲にはトレンチが形成されて該トレンチ
内にゲート絶縁膜を介してゲート電極が形成され、上記
ベース領域の表面に上記トレンチに沿って無端状の第１
導電型ソース領域が形成されてなる、複数の矩形のトレ
ンチ構造の単位セルにより構成される半導体装置に係
り、上記単位セルの矩形表面におけるセル対角線上及び
該セル対角線の近傍位置に、上記ソース領域の平面的な
幅寸法を部分的に制限するソース領域狭窄部が形成され
ていることを特徴としている。
ン領域に隣接して第２導電型ベース領域が形成され、該
ベース領域の周囲にはトレンチが形成されて該トレンチ
内にゲート絶縁膜を介してゲート電極が形成され、上記
ベース領域の表面に上記トレンチに沿って無端状の第１
導電型ソース領域が形成されてなる、複数の矩形のトレ
ンチ構造の単位セルにより構成される半導体装置に係
り、上記単位セルの矩形表面におけるセル対角線上及び
該セル対角線の近傍位置に、上記ソース領域の平面的な
幅寸法を部分的に制限するソース領域狭窄部が形成され
ていることを特徴としている。
【００１５】請求項３記載の発明は、請求項２記載の半
導体装置に係り、上記単位セルの表面が層間絶縁膜で覆
われて、該層間絶縁膜にソース及びベースコンタクト開
口部が形成され、該ソース及びベースコンタクト開口部
を通じてソース電極が形成されていることを特徴として
いる。
導体装置に係り、上記単位セルの表面が層間絶縁膜で覆
われて、該層間絶縁膜にソース及びベースコンタクト開
口部が形成され、該ソース及びベースコンタクト開口部
を通じてソース電極が形成されていることを特徴として
いる。
【００１６】請求項４記載の発明は、請求項３記載の半
導体装置に係り、上記ソース領域狭窄部は、上記セル対
角線上で上記層間絶縁膜のソース及びベースコンタクト
開口部からセルコーナー部に向かって任意の寸法だけ上
記ソース領域を狭窄するように形成されていることを特
徴としている。
導体装置に係り、上記ソース領域狭窄部は、上記セル対
角線上で上記層間絶縁膜のソース及びベースコンタクト
開口部からセルコーナー部に向かって任意の寸法だけ上
記ソース領域を狭窄するように形成されていることを特
徴としている。
【００１７】請求項５記載の発明は、請求項２記載の半
導体装置に係り、上記ソース領域狭窄部は、上記ソース
領域の形成予定位置の一部に、上記ベース領域よりも高
不純物濃度の第２導電型半導体領域が予め形成されてか
ら、上記ソース領域が形成されることにより形成されて
いることを特徴としている。
導体装置に係り、上記ソース領域狭窄部は、上記ソース
領域の形成予定位置の一部に、上記ベース領域よりも高
不純物濃度の第２導電型半導体領域が予め形成されてか
ら、上記ソース領域が形成されることにより形成されて
いることを特徴としている。
【００１８】請求項６記載の発明は、第１導電型ドレイ
ン領域に隣接して第２導電型ベース領域が形成され、該
ベース領域の周囲にはトレンチが形成されて該トレンチ
内にゲート絶縁膜を介してゲート電極が形成され、上記
ベース領域の表面に上記トレンチに沿って無端状の第１
導電型ソース領域が形成されてなる、複数の矩形のトレ
ンチ構造の単位セルにより構成される半導体装置の製造
方法に係り、第１導電型半導体基板に該半導体基板より
低不純物濃度の第１導電型半導体層を形成してドレイン
領域を形成するドレイン領域形成工程と、上記ベース領
域の周囲となる位置の上記第１導電型半導体層にトレン
チを形成して複数の単位セルに分断するトレンチ形成工
程と、上記トレンチにより囲まれた上記第１導電型半導
体層の全面に第２導電型ベース領域を形成するベース領
域形成工程と、上記第２導電型ベース領域の表面に選択
的に無端状の第１導電型ソース領域を形成すると共に、
上記単位セルの矩形表面となるセル対角線上及び該セル
対角線の近傍位置に選択的に上記ソース領域の平面的な
幅寸法を部分的に制限するソース領域狭窄部を形成する
ソース領域形成工程とを含むことを特徴としている。
ン領域に隣接して第２導電型ベース領域が形成され、該
ベース領域の周囲にはトレンチが形成されて該トレンチ
内にゲート絶縁膜を介してゲート電極が形成され、上記
ベース領域の表面に上記トレンチに沿って無端状の第１
導電型ソース領域が形成されてなる、複数の矩形のトレ
ンチ構造の単位セルにより構成される半導体装置の製造
方法に係り、第１導電型半導体基板に該半導体基板より
低不純物濃度の第１導電型半導体層を形成してドレイン
領域を形成するドレイン領域形成工程と、上記ベース領
域の周囲となる位置の上記第１導電型半導体層にトレン
チを形成して複数の単位セルに分断するトレンチ形成工
程と、上記トレンチにより囲まれた上記第１導電型半導
体層の全面に第２導電型ベース領域を形成するベース領
域形成工程と、上記第２導電型ベース領域の表面に選択
的に無端状の第１導電型ソース領域を形成すると共に、
上記単位セルの矩形表面となるセル対角線上及び該セル
対角線の近傍位置に選択的に上記ソース領域の平面的な
幅寸法を部分的に制限するソース領域狭窄部を形成する
ソース領域形成工程とを含むことを特徴としている。
【００１９】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法に係り、上記ソース領域形成工程
を、上記ベース領域のセル中央部及び該セル中央部の周
囲から放射状に延びたセル対角線状部からなる平面形状
にパターニングしたフォトレジスト膜を上記ベース領域
上に形成した後、該フォトレジスト膜をマスクとして第
１導電型不純物を導入して行うことを特徴としている。
導体装置の製造方法に係り、上記ソース領域形成工程
を、上記ベース領域のセル中央部及び該セル中央部の周
囲から放射状に延びたセル対角線状部からなる平面形状
にパターニングしたフォトレジスト膜を上記ベース領域
上に形成した後、該フォトレジスト膜をマスクとして第
１導電型不純物を導入して行うことを特徴としている。
【００２０】請求項８記載の発明は、請求項６記載の半
導体装置の製造方法に係り、上記ソース領域形成工程
を、上記ベース領域のセル中央部の周囲から放射状に延
びるセル対角線状部からなる平面形状にパターニングし
た第１のフォトレジスト膜を上記ベース領域上に形成し
た後、該第１のフォトレジスト膜をマスクとして上記ベ
ース領域よりも高不純物濃度となるように第２導電型不
純物を導入して行う第１の不純物導入工程と、上記ベー
ス領域のセル中央部及び該セル中央部の周囲から放射状
に延びるセル対角線状部からなる平面形状にパターニン
グした第２のフォトレジスト膜を上記ベース領域上に形
成した後、該第２のフォトレジスト膜をマスクとして第
１導電型不純物を導入して行う第２の不純物導入工程と
を組み合わせて行うことを特徴としている。
導体装置の製造方法に係り、上記ソース領域形成工程
を、上記ベース領域のセル中央部の周囲から放射状に延
びるセル対角線状部からなる平面形状にパターニングし
た第１のフォトレジスト膜を上記ベース領域上に形成し
た後、該第１のフォトレジスト膜をマスクとして上記ベ
ース領域よりも高不純物濃度となるように第２導電型不
純物を導入して行う第１の不純物導入工程と、上記ベー
ス領域のセル中央部及び該セル中央部の周囲から放射状
に延びるセル対角線状部からなる平面形状にパターニン
グした第２のフォトレジスト膜を上記ベース領域上に形
成した後、該第２のフォトレジスト膜をマスクとして第
１導電型不純物を導入して行う第２の不純物導入工程と
を組み合わせて行うことを特徴としている。
【００２１】請求項９記載の発明は、請求項６、７又は
８記載の半導体装置の製造方法に係り、上記トレンチ形
成工程と上記ベース領域形成工程との間に、少なくとも
上記トレンチの側面にゲート絶縁膜を形成した後、該ト
レンチ内にゲート絶縁膜を介してゲート電極を形成する
ゲート電極形成工程を含むことを特徴としている。
８記載の半導体装置の製造方法に係り、上記トレンチ形
成工程と上記ベース領域形成工程との間に、少なくとも
上記トレンチの側面にゲート絶縁膜を形成した後、該ト
レンチ内にゲート絶縁膜を介してゲート電極を形成する
ゲート電極形成工程を含むことを特徴としている。
【００２２】請求項１０記載の発明は、請求項６乃至９
のいずれか１に記載の半導体装置の製造方法に係り、上
記ベース領域形成工程及びソース領域形成工程における
第１導電型又は第２導電型不純物の導入を、イオン打ち
込み法により行うことを特徴としている。
のいずれか１に記載の半導体装置の製造方法に係り、上
記ベース領域形成工程及びソース領域形成工程における
第１導電型又は第２導電型不純物の導入を、イオン打ち
込み法により行うことを特徴としている。
【００２３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は
図１のＢ−Ｂ矢視断面図、また図４乃至図６は同半導体
装置の製造方法を工程順に示す工程図である。この例の
半導体装置１０は、図１〜図３に示すように、例えばｎ
+型半導体基板（高不純物濃度半導体基板）１上に、こ
の半導体基板１より低不純物濃度のエピタキシャル層か
らなるｎ-型半導体層（低不純物濃度半導体層）２が成
膜されてｎ型ドレイン領域３が形成され、このｎ型ドレ
イン領域３の一部となるｎ-型半導体層２にはｐ型不純
物がイオン打ち込みされてｐ型ベース領域４が形成さ
れ、このｐ型ベース領域４の周囲にはｎ-型半導体層２
に達するトレンチ５が形成され、トレンチ５内にはゲー
ト酸化膜６を介して、ポリシリコン膜からなるゲート電
極７が形成され、ｐ型ベース領域４の表面にはｎ型不純
物がイオン打ち込みされてトレンチ５に沿って無端状の
ｎ+型ソース領域８が形成されてなる、複数の矩形のト
レンチ構造の単位セル９により構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は
図１のＢ−Ｂ矢視断面図、また図４乃至図６は同半導体
装置の製造方法を工程順に示す工程図である。この例の
半導体装置１０は、図１〜図３に示すように、例えばｎ
+型半導体基板（高不純物濃度半導体基板）１上に、こ
の半導体基板１より低不純物濃度のエピタキシャル層か
らなるｎ-型半導体層（低不純物濃度半導体層）２が成
膜されてｎ型ドレイン領域３が形成され、このｎ型ドレ
イン領域３の一部となるｎ-型半導体層２にはｐ型不純
物がイオン打ち込みされてｐ型ベース領域４が形成さ
れ、このｐ型ベース領域４の周囲にはｎ-型半導体層２
に達するトレンチ５が形成され、トレンチ５内にはゲー
ト酸化膜６を介して、ポリシリコン膜からなるゲート電
極７が形成され、ｐ型ベース領域４の表面にはｎ型不純
物がイオン打ち込みされてトレンチ５に沿って無端状の
ｎ+型ソース領域８が形成されてなる、複数の矩形のト
レンチ構造の単位セル９により構成されている。
【００２４】また、図１及び図３に示すように、単位セ
ル９の矩形表面における対角線Ｌ上及びこの対角線Ｌの
近傍位置、いわゆるセルコーナー部１５には、ｎ+型ソ
ース領域８の平面的な幅寸法Ｗ１を部分的に制限するソ
ース領域狭窄部１１が形成されている。このソース領域
狭窄部１１は、例えば対角線Ｌ上では平面的な幅寸法Ｗ
２（Ｗ２＜Ｗ１）を有している。すなわち、単位セル９
の矩形表面におけるセル中央部及び該セル中央部の四隅
から放射状に延びたセル対角線状部に、ソース非形成領
域が設けられている。このように、特に単位セル９の矩
形表面におけるセルコーナー部１５において、無端状の
ｎ+型ソース領域８の平面的な幅寸法Ｗ１を部分的に幅
寸法Ｗ２に制限することにより、素子のチャネル抵抗を
犠牲にすることなく、逆耐圧ブレークダウン時の素子破
壊耐量を向上させることができるようになる。
ル９の矩形表面における対角線Ｌ上及びこの対角線Ｌの
近傍位置、いわゆるセルコーナー部１５には、ｎ+型ソ
ース領域８の平面的な幅寸法Ｗ１を部分的に制限するソ
ース領域狭窄部１１が形成されている。このソース領域
狭窄部１１は、例えば対角線Ｌ上では平面的な幅寸法Ｗ
２（Ｗ２＜Ｗ１）を有している。すなわち、単位セル９
の矩形表面におけるセル中央部及び該セル中央部の四隅
から放射状に延びたセル対角線状部に、ソース非形成領
域が設けられている。このように、特に単位セル９の矩
形表面におけるセルコーナー部１５において、無端状の
ｎ+型ソース領域８の平面的な幅寸法Ｗ１を部分的に幅
寸法Ｗ２に制限することにより、素子のチャネル抵抗を
犠牲にすることなく、逆耐圧ブレークダウン時の素子破
壊耐量を向上させることができるようになる。
【００２５】単位セル９の表面はシリコン酸化膜から成
る層間絶縁膜１２で覆われて、この層間絶縁膜１２には
ソース及びベースコンタクト開口部１３が形成され、こ
の開口部１３を通じてｐ型ベース領域４とｎ+型ソース
領域８とを接続する、例えばアルミニウム合金からなる
ソース電極１４が形成されている。
る層間絶縁膜１２で覆われて、この層間絶縁膜１２には
ソース及びベースコンタクト開口部１３が形成され、こ
の開口部１３を通じてｐ型ベース領域４とｎ+型ソース
領域８とを接続する、例えばアルミニウム合金からなる
ソース電極１４が形成されている。
【００２６】この例の半導体装置１０を動作させるに
は、ｎ+型ソース領域８に対してｎ型ドレイン領域３に
正電圧を加えた状態で、ゲート電極７に対してしきい値
以上の正電圧を加えると、トレンチ５の側面にチャネル
層が誘起されるので、ｎ+型ソース領域８とｎ型ドレイ
ン領域３とが導通して素子はオンする。一方、ゲート電
極７に対する電圧をしきい値以下とすることにより、チ
ャネル層は消滅するので素子はオフする。
は、ｎ+型ソース領域８に対してｎ型ドレイン領域３に
正電圧を加えた状態で、ゲート電極７に対してしきい値
以上の正電圧を加えると、トレンチ５の側面にチャネル
層が誘起されるので、ｎ+型ソース領域８とｎ型ドレイ
ン領域３とが導通して素子はオンする。一方、ゲート電
極７に対する電圧をしきい値以下とすることにより、チ
ャネル層は消滅するので素子はオフする。
【００２７】この例の半導体装置１０において、誘導性
負荷の接続によりドレイン・ソース間に逆耐圧が加わっ
て素子がブレークダウンすると、図２に示すように、単
位セル９のセルコーナー部１５以外の位置において、ド
レイン領域３からベース領域４の側面（チャネル層）及
びベース領域４の表面に至る電流経路ａが形成されてブ
レークダウン電流が流れると共に、図３に示すように、
単位セル９のセルコーナー部１５において、同様な電流
経路ｂが形成されてブレークダウン電流が流れる。ここ
で、特に単位セル９のトレンチ５が交差していて電界が
集中するセルコーナー部１５で先にブレークダウンを起
こすようになるため、電流経路ｂにおけるブレークダウ
ンが素子破壊耐量を決定するようになる。
負荷の接続によりドレイン・ソース間に逆耐圧が加わっ
て素子がブレークダウンすると、図２に示すように、単
位セル９のセルコーナー部１５以外の位置において、ド
レイン領域３からベース領域４の側面（チャネル層）及
びベース領域４の表面に至る電流経路ａが形成されてブ
レークダウン電流が流れると共に、図３に示すように、
単位セル９のセルコーナー部１５において、同様な電流
経路ｂが形成されてブレークダウン電流が流れる。ここ
で、特に単位セル９のトレンチ５が交差していて電界が
集中するセルコーナー部１５で先にブレークダウンを起
こすようになるため、電流経路ｂにおけるブレークダウ
ンが素子破壊耐量を決定するようになる。
【００２８】図１及び図３から明らかなように、ソース
領域狭窄部１１を形成することでソース領域８の平面的
な幅寸法が、セルコーナー部１５において略（Ｗ１−Ｗ
２）に相当した分だけ短くなるので、上述の電流経路ｂ
は、図２の電流経路ａと比較して、ドレイン領域３から
ソース電極１４に至る距離が短くなり、かつその電流経
路ｂはベース領域４の抵抗の低い表面に形成されるよう
になる。したがって、ベース領域４内を電流が流れる際
の電圧降下が小さくなるので、寄生バイポーラトランジ
スタをオンしにくくするように作用する。それゆえ、素
子破壊耐量を向上させることができるようになる。
領域狭窄部１１を形成することでソース領域８の平面的
な幅寸法が、セルコーナー部１５において略（Ｗ１−Ｗ
２）に相当した分だけ短くなるので、上述の電流経路ｂ
は、図２の電流経路ａと比較して、ドレイン領域３から
ソース電極１４に至る距離が短くなり、かつその電流経
路ｂはベース領域４の抵抗の低い表面に形成されるよう
になる。したがって、ベース領域４内を電流が流れる際
の電圧降下が小さくなるので、寄生バイポーラトランジ
スタをオンしにくくするように作用する。それゆえ、素
子破壊耐量を向上させることができるようになる。
【００２９】また、この例では、素子をオンさせたとき
には、トレンチ５に沿って形成されるソース領域８は、
ソース領域狭窄部１１を介して連続的に形成されること
により途切れることがないので、無端状を維持している
ことによりソース領域８はチャネル幅を大きくすること
ができるため、チャネル抵抗を低下させることができ
る。しかも、セルコーナー部１５にソース領域８が存在
しているので、セル微細化に適合した構造とすることが
できる。したがって、この例により、セル微細化に適合
した構造を有し、チャネル抵抗を犠牲にすることなく、
逆耐圧ブレークダウン時の素子破壊耐量を向上させるこ
とができるようになる。
には、トレンチ５に沿って形成されるソース領域８は、
ソース領域狭窄部１１を介して連続的に形成されること
により途切れることがないので、無端状を維持している
ことによりソース領域８はチャネル幅を大きくすること
ができるため、チャネル抵抗を低下させることができ
る。しかも、セルコーナー部１５にソース領域８が存在
しているので、セル微細化に適合した構造とすることが
できる。したがって、この例により、セル微細化に適合
した構造を有し、チャネル抵抗を犠牲にすることなく、
逆耐圧ブレークダウン時の素子破壊耐量を向上させるこ
とができるようになる。
【００３０】次に、図４乃至図６を参照して、同半導体
装置の製造方法について工程順に説明する。なお、図４
乃至図６において、（ａ）は、図１のＡ−Ａ矢視断面図
に相当した断面図を、（ｂ）は図１のＢ−Ｂ矢視断面図
に相当した断面図を示している。また、（ａ）と（ｂ）
との平面的な寸法は実際には異なっているが、説明を簡
単にするため略同寸法で示している。まず、図４
（ａ）、（ｂ）に示すように、例えばｎ+型半導体基板
１を用いて、この半導体基板１上にこれより低不純物濃
度のｎ-型半導体層２をエピタキシャル成長させて、ド
レイン領域３を形成する。次に、エッチング処理によ
り、後述のｐ型ベース領域３の周囲となる位置のｎ-型
半導体層２にトレンチ５を形成して複数の単位セル９に
分断する。
装置の製造方法について工程順に説明する。なお、図４
乃至図６において、（ａ）は、図１のＡ−Ａ矢視断面図
に相当した断面図を、（ｂ）は図１のＢ−Ｂ矢視断面図
に相当した断面図を示している。また、（ａ）と（ｂ）
との平面的な寸法は実際には異なっているが、説明を簡
単にするため略同寸法で示している。まず、図４
（ａ）、（ｂ）に示すように、例えばｎ+型半導体基板
１を用いて、この半導体基板１上にこれより低不純物濃
度のｎ-型半導体層２をエピタキシャル成長させて、ド
レイン領域３を形成する。次に、エッチング処理によ
り、後述のｐ型ベース領域３の周囲となる位置のｎ-型
半導体層２にトレンチ５を形成して複数の単位セル９に
分断する。
【００３１】次に、図５（ａ）、（ｂ）に示すように、
熱酸化法により、トレンチ５を含む全面にゲート酸化膜
６を形成する。次に、ＣＶＤ（Chemical Vapor Deposit
ion）法により、ポリシリコン膜を全面に形成した後、
不要部のポリシリコン膜を除去してトレンチ５内のみに
埋め込むように残してゲート電極７を形成する。
熱酸化法により、トレンチ５を含む全面にゲート酸化膜
６を形成する。次に、ＣＶＤ（Chemical Vapor Deposit
ion）法により、ポリシリコン膜を全面に形成した後、
不要部のポリシリコン膜を除去してトレンチ５内のみに
埋め込むように残してゲート電極７を形成する。
【００３２】次に、図６（ａ）、（ｂ）に示すように、
ｐ型不純物としてボロン（Ｂ）を用いてイオン打ち込み
した後、１１００〜１２００℃で、１０〜２０分間アニ
ール処理して、トレンチ５により囲まれたｎ-型半導体
層２の全面に１〜２μｍの深さのｐ型ベース領域４を形
成する。次に、フォトリソグラフィ法により、ｐ型ベー
ス領域４のセル中央部及びこのセル中央部の四隅から放
射状に延びたセル対角線状部からなる平面形状（図１に
おけるｐ型ベース領域４に相当した平面形状）にパター
ニングしたフォトレジスト膜をｐ型ベース領域４上に形
成する。次に、このフォトレジスト膜をマスクとしてｎ
型不純物として砒素（Ａｓ）を用いてイオン打ち込みし
た後、９８０〜１０５０℃で、２５〜３５分間アニール
処理して、ｐ型ベース領域４の表面に選択的に０．４〜
０．８μｍのｎ+型ソース領域８及びソース領域狭窄部
１１を形成する。
ｐ型不純物としてボロン（Ｂ）を用いてイオン打ち込み
した後、１１００〜１２００℃で、１０〜２０分間アニ
ール処理して、トレンチ５により囲まれたｎ-型半導体
層２の全面に１〜２μｍの深さのｐ型ベース領域４を形
成する。次に、フォトリソグラフィ法により、ｐ型ベー
ス領域４のセル中央部及びこのセル中央部の四隅から放
射状に延びたセル対角線状部からなる平面形状（図１に
おけるｐ型ベース領域４に相当した平面形状）にパター
ニングしたフォトレジスト膜をｐ型ベース領域４上に形
成する。次に、このフォトレジスト膜をマスクとしてｎ
型不純物として砒素（Ａｓ）を用いてイオン打ち込みし
た後、９８０〜１０５０℃で、２５〜３５分間アニール
処理して、ｐ型ベース領域４の表面に選択的に０．４〜
０．８μｍのｎ+型ソース領域８及びソース領域狭窄部
１１を形成する。
【００３３】すなわち、全面に予めｐ型ベース領域４を
形成した後、このベース領域４上に上述のような平面形
状にパターニングしたフォトレジスト膜をマスクとして
ｎ型不純物をイオン打ち込みすることにより、特に単位
セル９の矩形表面におけるセルコーナー部１５において
は、ｎ+型ソース領域８の平面的な幅寸法Ｗ１を部分的
に幅寸法Ｗ２に制限するようにしたソース領域狭窄部１
１が形成される。そして、ソース領域８は、ソース領域
狭窄部１１を介して連続的に形成されることにより途切
れることがない、無端状に形成される。
形成した後、このベース領域４上に上述のような平面形
状にパターニングしたフォトレジスト膜をマスクとして
ｎ型不純物をイオン打ち込みすることにより、特に単位
セル９の矩形表面におけるセルコーナー部１５において
は、ｎ+型ソース領域８の平面的な幅寸法Ｗ１を部分的
に幅寸法Ｗ２に制限するようにしたソース領域狭窄部１
１が形成される。そして、ソース領域８は、ソース領域
狭窄部１１を介して連続的に形成されることにより途切
れることがない、無端状に形成される。
【００３４】次に、ＣＶＤ法により、全面に層間絶縁膜
１２を形成し、フォトリソグラフィ法により、ゲート酸
化膜５及び層間絶縁膜１２をパターニングしてソース及
びベースコンタクト開口部１３を形成した後、このソー
ス及びベースコンタクト開口部１３を通じてソース電極
１４を形成して、この例の半導体装置１０を完成させ
る。
１２を形成し、フォトリソグラフィ法により、ゲート酸
化膜５及び層間絶縁膜１２をパターニングしてソース及
びベースコンタクト開口部１３を形成した後、このソー
ス及びベースコンタクト開口部１３を通じてソース電極
１４を形成して、この例の半導体装置１０を完成させ
る。
【００３５】上述したような半導体装置の製造方法によ
れば、ドレイン領域４のｎ-型半導体層４に先にトレン
チ５を形成して、このトレンチ５にゲート酸化膜６及び
ゲート電極７を形成した後に、高温処理を伴ったベース
領域４及びソース領域８の形成を行うので、特にトレン
チ５及びこのトレンチ５の近傍位置の半導体結晶に熱的
影響を与えることなく、特性的に安定したトレンチ構造
を形成することができる。これに対して、上述とは逆
に、高温処理を伴ったベース領域４及びソース領域８の
形成後にトレンチ５を形成した場合には、高温処理によ
り熱的影響を受けた半導体結晶にトレンチ５を形成し、
続いてゲート酸化膜６及びゲート電極７を形成するの
で、特性的に安定したトレンチ構造の形成が困難にな
る。
れば、ドレイン領域４のｎ-型半導体層４に先にトレン
チ５を形成して、このトレンチ５にゲート酸化膜６及び
ゲート電極７を形成した後に、高温処理を伴ったベース
領域４及びソース領域８の形成を行うので、特にトレン
チ５及びこのトレンチ５の近傍位置の半導体結晶に熱的
影響を与えることなく、特性的に安定したトレンチ構造
を形成することができる。これに対して、上述とは逆
に、高温処理を伴ったベース領域４及びソース領域８の
形成後にトレンチ５を形成した場合には、高温処理によ
り熱的影響を受けた半導体結晶にトレンチ５を形成し、
続いてゲート酸化膜６及びゲート電極７を形成するの
で、特性的に安定したトレンチ構造の形成が困難にな
る。
【００３６】このように、この例の半導体装置の構成に
よれば、単位セル９の矩形表面における対角線Ｌ上及び
この対角線Ｌの近傍位置であるセルコーナー部１５に
は、ｎ +型ソース領域８の平面的な幅寸法Ｗ１を部分的
に制限するソース領域狭窄部１１が形成されているの
で、逆耐圧ブレークダウン時のセルコーナー部１５を経
由してドレイン領域３からソース電極４に至る電流経路
を、セルコーナー部１５を経由しない電流経路よりも短
くすることができる。また、この例の半導体装置の製造
方法に構成によれば、ドレイン領域４に先にトレンチ５
を形成した後に、高温処理を伴ったベース領域４及びソ
ース領域８の形成を行うので、特にトレンチ５及びこの
トレンチ５の近傍位置の半導体結晶に熱的影響を与える
ことなく、特性的に安定したトレンチ構造を形成するこ
とができる。したがって、セル微細化に適合した構造を
有し、チャネル抵抗を犠牲にすることなく、逆耐圧ブレ
ークダウン時の素子破壊耐量を向上させることができ
る。
よれば、単位セル９の矩形表面における対角線Ｌ上及び
この対角線Ｌの近傍位置であるセルコーナー部１５に
は、ｎ +型ソース領域８の平面的な幅寸法Ｗ１を部分的
に制限するソース領域狭窄部１１が形成されているの
で、逆耐圧ブレークダウン時のセルコーナー部１５を経
由してドレイン領域３からソース電極４に至る電流経路
を、セルコーナー部１５を経由しない電流経路よりも短
くすることができる。また、この例の半導体装置の製造
方法に構成によれば、ドレイン領域４に先にトレンチ５
を形成した後に、高温処理を伴ったベース領域４及びソ
ース領域８の形成を行うので、特にトレンチ５及びこの
トレンチ５の近傍位置の半導体結晶に熱的影響を与える
ことなく、特性的に安定したトレンチ構造を形成するこ
とができる。したがって、セル微細化に適合した構造を
有し、チャネル抵抗を犠牲にすることなく、逆耐圧ブレ
ークダウン時の素子破壊耐量を向上させることができ
る。
【００３７】◇第２実施例 図７は、この発明の第２実施例である半導体装置の構成
を示す平面図、図８は図７のＣ−Ｃ矢視断面図である。
この第２実施例の半導体装置の構成が、上述の第１実施
例のそれと大きく異なるところは、ソース領域狭窄部の
構造を変えるようにした点である。この例の半導体装置
２０は、図７及び図８に示すように、そのソース領域狭
窄部１１は、ｎ+型ソース領域８の形成予定位置の一部
に、ｐ型ベース領域４よりも高不純物濃度のｐ+型半導
体領域１６が予め形成されてから、ｎ+型ソース領域８
が形成されることにより形成されている。
を示す平面図、図８は図７のＣ−Ｃ矢視断面図である。
この第２実施例の半導体装置の構成が、上述の第１実施
例のそれと大きく異なるところは、ソース領域狭窄部の
構造を変えるようにした点である。この例の半導体装置
２０は、図７及び図８に示すように、そのソース領域狭
窄部１１は、ｎ+型ソース領域８の形成予定位置の一部
に、ｐ型ベース領域４よりも高不純物濃度のｐ+型半導
体領域１６が予め形成されてから、ｎ+型ソース領域８
が形成されることにより形成されている。
【００３８】この例の半導体装置２０を製造するには、
第１実施例の図６（ａ）、（ｂ）に示したように、ｐ型
ベース領域４の形成までは略同様な工程により行う。次
に、フォトリソグラフィ法により、ｐ型ベース領域４の
セル中央部の周囲から放射状に延びるセル対角線状部か
らなる平面形状（図７におけるｐ+型半導体領域１６に
相当した平面形状）にパターニングした第１のフォトレ
ジスト膜をｐ型ベース領域４上に形成した後、この第１
のフォトレジスト膜をマスクとしてｎ型不純物として二
フッ化ボロン（ＢＦ2）を用いてイオン打ち込みした
後、９８０〜１０５０℃で、２５〜３５分間アニール処
理して、ｐ型ベース領域４の表面に選択的に０．５〜
１．０μｍのｐ+型半導体領域１６を形成する。
第１実施例の図６（ａ）、（ｂ）に示したように、ｐ型
ベース領域４の形成までは略同様な工程により行う。次
に、フォトリソグラフィ法により、ｐ型ベース領域４の
セル中央部の周囲から放射状に延びるセル対角線状部か
らなる平面形状（図７におけるｐ+型半導体領域１６に
相当した平面形状）にパターニングした第１のフォトレ
ジスト膜をｐ型ベース領域４上に形成した後、この第１
のフォトレジスト膜をマスクとしてｎ型不純物として二
フッ化ボロン（ＢＦ2）を用いてイオン打ち込みした
後、９８０〜１０５０℃で、２５〜３５分間アニール処
理して、ｐ型ベース領域４の表面に選択的に０．５〜
１．０μｍのｐ+型半導体領域１６を形成する。
【００３９】次に、フォトリソグラフィ法により、ｐ型
ベース領域４のセル中央部及びこのセル中央部の周囲か
ら放射状に延びるセル対角線状部からなる平面形状（図
７におけるｐ+型半導体領域１６及びｐ型ベース領域４
に相当した平面形状）にパターニングした第２のフォト
レジスト膜をｐ型ベース領域４上に形成した後、この第
２のフォトレジスト膜をマスクとしてｎ型不純物として
砒素を用いてイオン打ち込みした後、９８０〜１０５０
℃で、２５〜３５分間アニール処理して、ｐ型ベース領
域４の表面に選択的に０．４〜０．８μｍのｎ+型ソー
ス領域８及びソース領域狭窄部１１を形成する。
ベース領域４のセル中央部及びこのセル中央部の周囲か
ら放射状に延びるセル対角線状部からなる平面形状（図
７におけるｐ+型半導体領域１６及びｐ型ベース領域４
に相当した平面形状）にパターニングした第２のフォト
レジスト膜をｐ型ベース領域４上に形成した後、この第
２のフォトレジスト膜をマスクとしてｎ型不純物として
砒素を用いてイオン打ち込みした後、９８０〜１０５０
℃で、２５〜３５分間アニール処理して、ｐ型ベース領
域４の表面に選択的に０．４〜０．８μｍのｎ+型ソー
ス領域８及びソース領域狭窄部１１を形成する。
【００４０】すなわち、全面に予めｐ型ベース領域４を
形成した後、このベース領域４上に上述のような平面形
状にパターニングした第１のフォトレジスト膜をマスク
としてｐ型不純物をイオン打ち込みすることにより、選
択的にｐ+型半導体領域１６を形成し、次に、上述のよ
うな平面形状にパターニングした第２のフォトレジスト
膜をマスクとしてｎ型不純物をイオン打ち込みすること
により、第１実施例と略同様に、特に単位セル９の矩形
表面におけるセルコーナー部１５においては、ｎ+型ソ
ース領域８の平面的な幅寸法Ｗ１を部分的に幅寸法Ｗ２
に制限するようにしたソース領域狭窄部１１が形成され
る。そして、ソース領域８は、ソース領域狭窄部１１を
介して連続的に形成されることにより途切れることがな
い、無端状に形成される。
形成した後、このベース領域４上に上述のような平面形
状にパターニングした第１のフォトレジスト膜をマスク
としてｐ型不純物をイオン打ち込みすることにより、選
択的にｐ+型半導体領域１６を形成し、次に、上述のよ
うな平面形状にパターニングした第２のフォトレジスト
膜をマスクとしてｎ型不純物をイオン打ち込みすること
により、第１実施例と略同様に、特に単位セル９の矩形
表面におけるセルコーナー部１５においては、ｎ+型ソ
ース領域８の平面的な幅寸法Ｗ１を部分的に幅寸法Ｗ２
に制限するようにしたソース領域狭窄部１１が形成され
る。そして、ソース領域８は、ソース領域狭窄部１１を
介して連続的に形成されることにより途切れることがな
い、無端状に形成される。
【００４１】これ以降の工程は、第１実施例と略同様に
行えば良い。なお、上記以外の点では、上述の第１実施
例と略同様であるので、図７及び図８においてそれと同
一の各部には、同一の番号を伏してその説明は省略す
る。
行えば良い。なお、上記以外の点では、上述の第１実施
例と略同様であるので、図７及び図８においてそれと同
一の各部には、同一の番号を伏してその説明は省略す
る。
【００４２】この例によれば、図８の電流経路ｃで示す
ように、逆耐圧ブレークダウン時の電流は特に低抵抗の
ｐ+型半導体領域１６の表面を最短の距離で流れるの
で、ベース領域４内を電流が流れる際の電圧降下が小さ
くなるので、寄生バイポーラトランジスタをオンしにく
くするように作用する。それゆえ、素子破壊耐量をさら
に向上させることができるようになる。
ように、逆耐圧ブレークダウン時の電流は特に低抵抗の
ｐ+型半導体領域１６の表面を最短の距離で流れるの
で、ベース領域４内を電流が流れる際の電圧降下が小さ
くなるので、寄生バイポーラトランジスタをオンしにく
くするように作用する。それゆえ、素子破壊耐量をさら
に向上させることができるようになる。
【００４３】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。
１実施例において述べたのと略同様の効果を得ることが
できる。
【００４４】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、半導体
装置を構成する各半導体領域の導電型は、ｐ型とｎ型と
を逆にするようにしてもよい。また、ドレイン領域とな
るｎ-型半導体層の形成はエピタキシャル法によらず
に、イオン打ち込み法等によって外部から不純物をドー
プしてその不純物濃度を調整するようにしてもよい。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、半導体
装置を構成する各半導体領域の導電型は、ｐ型とｎ型と
を逆にするようにしてもよい。また、ドレイン領域とな
るｎ-型半導体層の形成はエピタキシャル法によらず
に、イオン打ち込み法等によって外部から不純物をドー
プしてその不純物濃度を調整するようにしてもよい。
【００４５】また、ＭＯＳＦＥＴに限らず、酸化物（Ｏ
ｘｉｄｅ）に代えて絶縁物（Ｉｎｓｕｌａｔｏｒ）一般
を用いて構成したＭＩＳＦＥＴに適用することができ
る。また、各半導体領域、トレンチ、層間絶縁膜等の形
成条件、不純物イオン打ち込み時のイオン源の種類等は
一例を示したものであり、必要に応じて変更することが
できる。
ｘｉｄｅ）に代えて絶縁物（Ｉｎｓｕｌａｔｏｒ）一般
を用いて構成したＭＩＳＦＥＴに適用することができ
る。また、各半導体領域、トレンチ、層間絶縁膜等の形
成条件、不純物イオン打ち込み時のイオン源の種類等は
一例を示したものであり、必要に応じて変更することが
できる。
【００４６】
【発明の効果】以上説明したように、この発明の半導体
装置によれば、単位セルの矩形表面における対角線上及
びこの対角線の近傍位置であるセルコーナー部には、ソ
ース領域の平面的な幅寸法を部分的に制限するソース領
域狭窄部が形成されているので、逆耐圧ブレークダウン
時のセルコーナー部を経由してドレイン領域からソース
電極に至る電流経路を、セルコーナー部を経由しない電
流経路よりも短くすることができる。また、この発明の
半導体装置の製造方法によれば、ドレイン領域に先にト
レンチを形成した後に、高温処理を伴ったベース領域及
びソース領域の形成を行うので、特にトレンチ及びこの
トレンチの近傍位置の半導体結晶に熱的影響を与えるこ
となく、特性的に安定したトレンチ構造を形成すること
ができる。したがって、セル微細化に適合した構造を有
し、チャネル抵抗を犠牲にすることなく、逆耐圧ブレー
クダウン時の素子破壊耐量を向上させることができる。
装置によれば、単位セルの矩形表面における対角線上及
びこの対角線の近傍位置であるセルコーナー部には、ソ
ース領域の平面的な幅寸法を部分的に制限するソース領
域狭窄部が形成されているので、逆耐圧ブレークダウン
時のセルコーナー部を経由してドレイン領域からソース
電極に至る電流経路を、セルコーナー部を経由しない電
流経路よりも短くすることができる。また、この発明の
半導体装置の製造方法によれば、ドレイン領域に先にト
レンチを形成した後に、高温処理を伴ったベース領域及
びソース領域の形成を行うので、特にトレンチ及びこの
トレンチの近傍位置の半導体結晶に熱的影響を与えるこ
となく、特性的に安定したトレンチ構造を形成すること
ができる。したがって、セル微細化に適合した構造を有
し、チャネル抵抗を犠牲にすることなく、逆耐圧ブレー
クダウン時の素子破壊耐量を向上させることができる。
【図１】この発明の第１実施例である半導体装置の構成
を示す平面図である。
を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】図１のＢ−Ｂ矢視断面図である。
【図４】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図５】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図６】同半導体装置の製造方法を工程順に示す工程図
である。
である。
【図７】この発明の第２実施例である半導体装置の構成
を示す平面図である。
を示す平面図である。
【図８】図７のＣ−Ｃ矢視断面図である。
【図９】従来の半導体装置の構成を示す平面図である。
【図１０】図９のＤ−Ｄ矢視断面図である。
【図１１】図９のＥ−Ｅ矢視断面図である。
【図１２】従来の半導体装置の構成を示す平面図であ
る。
る。
【図１３】図１２のＦ−Ｆ矢視断面図である。
１ ｎ+型半導体基板（高不純物濃度半導体基板） ２ ｎ-型半導体層（低不純物濃度半導体層） ３ ｎ型ドレイン領域 ４ ｐ型ベース領域 ５ トレンチ ６ ゲート酸化膜 ７ ゲート電極 ８ ｎ+型ソース領域 ９ 単位セル １０、２０ 半導体装置（トレンチ構造の縦型ＭＯ
ＳＦＥＴ） １１ ソース領域狭窄部 １２ 層間絶縁膜 １３ ソース及びベースコンタクト開口部 １４ ソース電極 １５ セルコーナー部 １６ ｐ+型半導体領域
ＳＦＥＴ） １１ ソース領域狭窄部 １２ 層間絶縁膜 １３ ソース及びベースコンタクト開口部 １４ ソース電極 １５ セルコーナー部 １６ ｐ+型半導体領域
Claims (10)
- 【請求項１】 第１導電型ドレイン領域に隣接して第２
導電型ベース領域が形成され、該ベース領域の周囲には
トレンチが形成されて該トレンチ内にゲート絶縁膜を介
してゲート電極が形成され、前記ベース領域の表面に前
記トレンチに沿って無端状の第１導電型ソース領域が形
成されてなる、複数の矩形のトレンチ構造の単位セルに
より構成される半導体装置であって、 前記単位セルの矩形表面におけるセル中央部及び該セル
中央部の周囲から放射状に延びたセル対角線状部に、ソ
ース非形成領域を設けたことを特徴とする半導体装置。 - 【請求項２】 第１導電型ドレイン領域に隣接して第２
導電型ベース領域が形成され、該ベース領域の周囲には
トレンチが形成されて該トレンチ内にゲート絶縁膜を介
してゲート電極が形成され、前記ベース領域の表面に前
記トレンチに沿って無端状の第１導電型ソース領域が形
成されてなる、複数の矩形のトレンチ構造の単位セルに
より構成される半導体装置であって、 前記単位セルの矩形表面におけるセル対角線上及び該セ
ル対角線の近傍位置に、前記ソース領域の平面的な幅寸
法を部分的に制限するソース領域狭窄部が形成されてい
ることを特徴とする半導体装置。 - 【請求項３】 前記単位セルの表面が層間絶縁膜で覆わ
れて、該層間絶縁膜にソース及びベースコンタクト開口
部が形成され、該ソース及びベースコンタクト開口部を
通じてソース電極が形成されていることを特徴とする請
求項２記載の半導体装置。 - 【請求項４】 前記ソース領域狭窄部は、前記セル対角
線上で前記層間絶縁膜のソース及びベースコンタクト開
口部からセルコーナー部に向かって任意の寸法だけ前記
ソース領域を狭窄するように形成されていることを特徴
とする請求項３記載の半導体装置。 - 【請求項５】 前記ソース領域狭窄部は、前記ソース領
域の形成予定位置の一部に、前記ベース領域よりも高不
純物濃度の第２導電型半導体領域が予め形成されてか
ら、前記ソース領域が形成されることにより形成されて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項６】 第１導電型ドレイン領域に隣接して第２
導電型ベース領域が形成され、該ベース領域の周囲には
トレンチが形成されて該トレンチ内にゲート絶縁膜を介
してゲート電極が形成され、前記ベース領域の表面に前
記トレンチに沿って無端状の第１導電型ソース領域が形
成されてなる、複数の矩形のトレンチ構造の単位セルに
より構成される半導体装置の製造方法であって、 第１導電型半導体基板に該半導体基板より低不純物濃度
の第１導電型半導体層を形成してドレイン領域を形成す
るドレイン領域形成工程と、 前記ベース領域の周囲となる位置の前記第１導電型半導
体層にトレンチを形成して複数の単位セルに分断するト
レンチ形成工程と、 前記トレンチにより囲まれた前記第１導電型半導体層の
全面に第２導電型ベース領域を形成するベース領域形成
工程と、 前記第２導電型ベース領域の表面に選択的に無端状の第
１導電型ソース領域を形成すると共に、前記単位セルの
矩形表面となるセル対角線上及び該セル対角線の近傍位
置に選択的に前記ソース領域の平面的な幅寸法を部分的
に制限するソース領域狭窄部を形成するソース領域形成
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ソース領域形成工程を、前記ベース
領域のセル中央部及び該セル中央部の周囲から放射状に
延びたセル対角線状部からなる平面形状にパターニング
したフォトレジスト膜を前記ベース領域上に形成した
後、該フォトレジスト膜をマスクとして第１導電型不純
物を導入して行うことを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項８】 前記ソース領域形成工程を、前記ベース
領域のセル中央部の周囲から放射状に延びるセル対角線
状部からなる平面形状にパターニングした第１のフォト
レジスト膜を前記ベース領域上に形成した後、該第１の
フォトレジスト膜をマスクとして前記ベース領域よりも
高不純物濃度となるように第２導電型不純物を導入して
行う第１の不純物導入工程と、前記ベース領域のセル中
央部及び該セル中央部の周囲から放射状に延びるセル対
角線状部からなる平面形状にパターニングした第２のフ
ォトレジスト膜を前記ベース領域上に形成した後、該第
２のフォトレジスト膜をマスクとして第１導電型不純物
を導入して行う第２の不純物導入工程とを組み合わせて
行うことを特徴とする請求項６記載の半導体装置の製造
方法。 - 【請求項９】 前記トレンチ形成工程と前記ベース領域
形成工程との間に、少なくとも前記トレンチの側面にゲ
ート絶縁膜を形成した後、該トレンチ内にゲート絶縁膜
を介してゲート電極を形成するゲート電極形成工程を含
むことを特徴とする請求項６、７又は８記載の半導体装
置の製造方法。 - 【請求項１０】 前記ベース領域形成工程及びソース領
域形成工程における第１導電型又は第２導電型不純物の
導入を、イオン打ち込み法により行うことを特徴とする
請求項６乃至９のいずれか１に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23618699A JP3344381B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体装置及びその製造方法 |
| DE10041047A DE10041047A1 (de) | 1999-08-23 | 2000-08-22 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
| US09/643,764 US6445036B1 (en) | 1999-08-23 | 2000-08-23 | Semiconductor device having trench-structured rectangular unit cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23618699A JP3344381B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001060688A true JP2001060688A (ja) | 2001-03-06 |
| JP3344381B2 JP3344381B2 (ja) | 2002-11-11 |
Family
ID=16997060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23618699A Expired - Fee Related JP3344381B2 (ja) | 1999-08-23 | 1999-08-23 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6445036B1 (ja) |
| JP (1) | JP3344381B2 (ja) |
| DE (1) | DE10041047A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
| JP2020047723A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 絶縁ゲートバイポーラトランジスタ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104003A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体素子 |
| US7235842B2 (en) * | 2003-07-12 | 2007-06-26 | Nxp B.V. | Insulated gate power semiconductor devices |
| JP4059846B2 (ja) * | 2003-12-26 | 2008-03-12 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR101111720B1 (ko) * | 2005-10-12 | 2012-02-15 | 삼성엘이디 주식회사 | 활성층 상에 유전체층이 형성된 측면 발광형 반도체 레이저다이오드 |
| JP2008227251A (ja) * | 2007-03-14 | 2008-09-25 | Mitsubishi Electric Corp | 絶縁ゲート型トランジスタ |
| US20160247879A1 (en) * | 2015-02-23 | 2016-08-25 | Polar Semiconductor, Llc | Trench semiconductor device layout configurations |
| CN115881791A (zh) * | 2021-09-26 | 2023-03-31 | 苏州东微半导体股份有限公司 | 半导体超结功率器件 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894820B2 (ja) | 1990-10-25 | 1999-05-24 | 株式会社東芝 | 半導体装置 |
| DE4315178A1 (de) * | 1993-05-07 | 1994-11-10 | Abb Management Ag | IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung |
| KR0159073B1 (ko) * | 1995-10-16 | 1998-12-01 | 김광호 | 트렌치 dmos 트랜지스터와 그의 제조방법 |
| US6281547B1 (en) * | 1997-05-08 | 2001-08-28 | Megamos Corporation | Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask |
| US6005271A (en) * | 1997-11-05 | 1999-12-21 | Magepower Semiconductor Corp. | Semiconductor cell array with high packing density |
-
1999
- 1999-08-23 JP JP23618699A patent/JP3344381B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-22 DE DE10041047A patent/DE10041047A1/de not_active Withdrawn
- 2000-08-23 US US09/643,764 patent/US6445036B1/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7361952B2 (en) | 2004-11-17 | 2008-04-22 | Nec Electronics Corporation | Semiconductor apparatus and method of manufacturing the same |
| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
| JP2020047723A (ja) * | 2018-09-18 | 2020-03-26 | トヨタ自動車株式会社 | 絶縁ゲートバイポーラトランジスタ |
| JP7139812B2 (ja) | 2018-09-18 | 2022-09-21 | 株式会社デンソー | 絶縁ゲートバイポーラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3344381B2 (ja) | 2002-11-11 |
| DE10041047A1 (de) | 2001-04-26 |
| US6445036B1 (en) | 2002-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7345341B2 (en) | High voltage semiconductor devices and methods for fabricating the same | |
| KR101293927B1 (ko) | 스크리닝 전극을 가진 반도체 장치 및 방법 | |
| US8754422B2 (en) | Semiconductor device and process for production thereof | |
| US7982224B2 (en) | Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration | |
| US6870222B2 (en) | Device structure of RF LDMOS with trench type sinker | |
| US20210193809A1 (en) | Laterally Diffused Metal Oxide Semiconductor with Gate Poly Contact within Source Window | |
| KR101267293B1 (ko) | 개선된 성능 및 방법을 가진 전력 반도체 디바이스 | |
| WO2012032735A1 (ja) | 半導体装置およびその製造方法 | |
| US6160288A (en) | Vertical type misfet having improved pressure resistance | |
| JP2005520319A (ja) | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 | |
| CN111739942A (zh) | 半导体装置及其形成方法 | |
| JP3344381B2 (ja) | 半導体装置及びその製造方法 | |
| JPWO2011013364A1 (ja) | 半導体素子の製造方法 | |
| JP2003101019A (ja) | 半導体装置及びその製造方法 | |
| KR20230082182A (ko) | 고전압 반도체 소자 및 제조방법 | |
| JPH07131007A (ja) | 半導体装置 | |
| CN108695387B (zh) | Mosfet、mosfet制备方法以及电子设备 | |
| CN114068721B (zh) | 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法 | |
| JP3448138B2 (ja) | 半導体装置の製造方法 | |
| JPH0897410A (ja) | 自己整合した横型ｄｍｏｓトランジスタの製造法 | |
| JP2001119019A (ja) | 半導体装置およびその製造方法 | |
| KR102422620B1 (ko) | 고전압 반도체 소자 및 제조방법 | |
| JP4059846B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004228553A (ja) | 絶縁ゲート型半導体素子及びその製造方法 | |
| US20240234495A1 (en) | Gate trench power semiconductor devices having self-aligned trench shielding regions and related methods |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |