JP2009025914A - 半導体集積回路の設計方法及び設計プログラム - Google Patents

Abstract

【課題】トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止する。
【解決手段】（Ａ）統計ＳＴＡ用の遅延ライブラリを作成するステップと、（Ｂ）レイアウトデータを作成するステップと、（Ｃ）対象セルの遅延値を算出するステップとを有する。統計ＳＴＡ遅延ライブラリは、セル遅延値を当該セル内のトランジスタのモデルパラメータの関数として表す遅延関数を提供する。上記（Ｃ）ステップは、（Ｃ１）対象セル中の対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、（Ｃ２）対象トランジスタのモデルパラメータを変調するステップと、（Ｃ３）遅延関数を用いて、対象セルの基準遅延値を算出するステップと、（Ｃ４）上記（Ｃ２）ステップでのモデルパラメータの変調量と遅延関数を用いて、その変調量に応じた基準遅延値からの遅延変動を算出するステップと、を含む。
【選択図】図６

Description

本発明は、半導体集積回路の設計技術に関する。特に、本発明は、素子周辺のレイアウトを考慮した設計技術に関する。

トランジスタの特性は、ゲート長Ｌ、ゲート幅Ｗ、移動度μ、閾値電圧Ｖｔ等のパラメータ（以下、「デバイスパラメータ」と参照される）に依存する。トランジスタが実際に製造されたとき、それらデバイスパラメータが設計値からずれる可能性がある。デバイスパラメータの設計値からのずれは、トランジスタ特性の設計値からの変動を意味する。従って、回路の設計、検証、製造段階において、デバイスパラメータの設計値からの変動要因を十分に考慮しておくことが重要である。

例えばゲート寸法（Ｌ，Ｗ）の典型的な変動要因は、フォトリソグラフィ工程における光近接効果（OPE: Optical Proximity Effect）である。光近接効果により、レジストパターンが狙い通り形成されず、配線幅やゲート寸法が設計値からずれる可能性がある。特に、プロセスの微細化が進むと、光近接効果に起因する設計値からの変動は顕著となる。また、パターン密度が高い場合も、光近接効果は顕著となる。従って、この光近接効果を予測し、あらかじめマスクデータを補正しておく光近接効果補正（OPC: Optical Proximity Correction）が一般的に実施されている（例えば、特許文献１参照）。

特許文献２には、所望のチップスピードを得るために、セルの密集度に応じてバッファセルを変更する技術が記載されている。具体的には、異なる駆動能力を有する複数種のバッファセルが用意され、レイアウト設計段階において、セル密集度に応じてバッファセルの駆動能力が変更される。

また、あるトランジスタの周辺のレイアウトパターン（あるいは構造）も、そのトランジスタのデバイスパラメータや特性に影響を及ぼし得る。そのような特性に影響を及ぼす周辺の要因としては、例えば、（１）ゲートピッチ、（２）ウェル近接効果、（３）ＳＴＩストレスなどが考えられる。

（１）ゲートピッチは、あるトランジスタのゲートと隣接するトランジスタのゲートとの間隔である。ゲートピッチは、例えばイオン注入工程におけるイオン注入量に影響を及ぼす。ゲートピッチが小さくなるほどオン電流が大きくなり、ゲートピッチが大きくなるほどオン電流が小さくなることが知られている。

（２）ウェル近接効果（Well Proximity Effect）は、例えば特許文献３に記載されている。具体的には、ウェルイオン注入工程において、注入イオンの一部がレジストパターンのエッジに衝突し、散乱する。その散乱されたイオンが、トランジスタの活性領域に侵入し、閾値電圧Ｖｔを設計値から変動させる。これがウェル近接効果である。ウェルのエッジと活性領域のエッジとの間隔が小さくなるにつれ、ウェル近接効果の影響は大きくなる。

（３）素子分離構造であるＳＴＩ（Shallow Trench Isolation）からトランジスタにかかる応力（ＳＴＩストレス）は、チャネルの移動度μに影響を及ぼす（例えば特許文献４参照）。ＳＴＩの幅が狭くなると、ＳＴＩストレスが増大し、移動度μが変化し、オン電流が変化する。

このように、あるトランジスタの周辺パターン（周辺構造）は、そのトランジスタの特性の設計値からの変動を招く。つまり、トランジスタ特性は、「周辺パターン依存性」を有している。たとえ同じ設計を有するトランジスタであっても、周辺パターンが異なっていると、製造後の特性も変わってくる。従って、半導体集積回路の設計及び検証段階で、トランジスタの周辺パターン依存性を考慮しておくことが重要である。

特許文献４は、ＳＴＩの幅を考慮した回路シミュレーション方法を開示している。その回路シミュレーションでは、トランジスタのモデルパラメータの１つである移動度μが、ＳＴＩ幅に応じて補正される。より詳細には、ＳＴＩ幅と移動度μとの関係を示す近似式が、実測値等に基づいてあらかじめ作成される。そして、回路シミュレーションに先立って、回路レイアウトに基づいてＳＴＩ幅（設計値）が抽出される。更に、抽出されたＳＴＩ幅と上記近似式を用いることにより、モデルパラメータである移動度μが補正される。その後、補正後のモデルパラメータを用いて、回路シミュレーションが実行される。これにより、ＳＴＩ幅に依存するトランジスタ特性が考慮され、回路シミュレーションの精度が向上する。

特許文献４に記載された技術に関連して、ＳＰＩＣＥシミュレーションで用いられるＳＰＩＣＥネットリストを、周辺パターン依存性を考慮して変調（補正）するツールが市販されている。そのツールは、以下「パターン依存性考慮ツール」と参照される。

図１は、パターン依存性考慮ツールの機能を説明するための概念図である。まず、ＴＥＧ（Test Element Group）評価を通じて、図形情報（例：ＳＴＩ幅ｘ）とＳＰＩＣＥモデルパラメータの変調量（例：Δμ）との対応関係を表すモデル（例：Δμ＝ｆ（ｘ））が作成される。その後、あるセルのＳＰＩＣＥシミュレーションが行われる場合を考える。

そのＳＰＩＣＥシミュレーションに先立って、パターン依存性考慮ツールは、対象セルのＳＰＩＣＥネットリスト（変調前セルネットリスト）とそのレイアウトデータ（セルレイアウトデータ）を読み込む。続いて、パターン依存性考慮ツールは、セルレイアウトデータから図形情報（ｘ）を抽出し、更に、上記モデル（Δμ＝ｆ（ｘ））を参照して、変調前セルネットリストに含まれるＳＰＩＣＥモデルパラメータを書き換える（変調する）。その結果、書き換え後のＳＰＩＣＥネットリストである変調後セルネットリストが作成される。ＳＰＩＣＥシミュレーションでは、パターン依存性考慮ツールから出力される変調後セルネットリストが用いられる。トランジスタの周辺パターン依存性がＳＰＩＣＥネットリストに反映されるため、シミュレーション精度が飛躍的に向上する。尚、変調対象のＳＰＩＣＥモデルパラメータは、移動度μに限られず、ゲート長Ｌ、ゲート幅Ｗ、閾値電圧ＶＴ等も含み得る。

次に、図２を参照して、パターン依存性考慮ツールを利用した半導体集積回路の設計・検証方法を説明する。パターン依存性考慮ツールは、セルのキャラクタライズ段階で使用される。上述の通り、パターン依存性考慮ツールは、セルレイアウトデータに基づいて、変調前セルネットリストを変調後セルネットリストに書き換える。その後、変調後セルネットリストを用いることによりＳＰＩＣＥシミュレーションが実行され、セルの遅延値（期待値）が算出される。この時、製造ばらつきを考慮して、トランジスタのゲート寸法等がコーナー値に設定される。その結果、製造ばらつきに対応するセル遅延値が得られる。算出されたセル遅延値からコーナー遅延値が抽出され、コーナー遅延値を提供するセル遅延ライブラリが作成される。このようにしてセルのキャラクタライズが実施される。

設計・検証段階において、配置配線ツールは、設計回路のネットリストに基づいて、セル配置（cell placement）及び配線（routing）を行う。その結果、設計回路のレイアウトを示すレイアウトデータが作成される。次に、遅延計算ツールは、ネットリスト、作成されたレイアウトデータ、及び上述のセル遅延ライブラリを読み込み、設計回路中の遅延値の計算を行う。具体的には、遅延計算ツールは、レイアウトデータから抽出されるＲＣ等に基づいて、セル間配線の遅延値を算出する。セル遅延値（コーナー遅延値）は、セル遅延ライブラリから得られる。このようにして、セル遅延値やパス遅延値などを示す遅延ファイルが作成される。

次に、設計回路の遅延検証（タイミング検証）が実施される。具体的には、ＳＴＡツールが、ネットリストと作成された遅延ファイルに基づいて、静的タイミング解析（STA: Static Timing Analysis）を実施する。検証結果がフェイルの場合、上述の配置配線工程が再度行われ、レイアウトデータが修正される。検証結果がパスとなるまで、同じ処理が繰り返される。

図２で示された手法の問題点として、次のことが考えられる。図３は、その問題点を説明するための図であり、キャラクタライズ段階で用いられるセルレイアウトの一例を示している。例として、ＮＡＮＤゲートやインバータ等の基本セルを考える。図３で示されるセルは、電源線ＶＤＤとグランド線ＧＮＤで挟まれる領域に、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ４を有している。ＰＭＯＳトランジスタＰ１は、ＳＴＩに接触する拡散領域ＰＤ１、ＰＤ２を有している。また、ＰＭＯＳトランジスタＰ２は、ＳＴＩに接触する拡散領域ＰＤ３、ＰＤ４を有している。隣接して配置されているＰＭＯＳトランジスタＰ１とＰ２の拡散領域間の距離、すなわち、拡散領域ＰＤ２とＰＤ３との間の距離ｘ２は、ＳＴＩ幅に相当している。

図２で示された手法によれば、パターン依存性考慮ツールは、セルレイアウトデータから図形情報（例：ＳＴＩ幅ｘ）を抽出して、ＳＰＩＣＥモデルパラメータの変調量（例：Δμ）を算出する。この時、図３中のＰＭＯＳトランジスタＰ２に関しては、周辺のレイアウトパターン（例：ＳＴＩ幅ｘ２）が判明しているため、ＳＰＩＣＥモデルパラメータを変調することが可能である。一方、セルの最外部に配置されているＰＭＯＳトランジスタＰ１に関しては、周囲のセル（左右のセル）が配置されていないキャラクタライズ段階では、周辺のレイアウトパターンが判明していない。例えば、図３においてＰＭＯＳトランジスタＰ１の左方のＳＴＩ幅ｘ１は、キャラクタライズ段階では分からず、後のセル配置工程で判明する。そのため、ＳＰＩＣＥシミュレーションに先立って、ＰＭＯＳトランジスタＰ１のＳＰＩＣＥモデルパラメータを変調することはできない。ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１及びＮ４に関しても同様である。

このように、セルの内方に配置されているトランジスタに関しては、上記手法により、ＳＰＩＣＥシミュレーションで周辺パターン依存性を考慮することが可能である。しかしながら、セル境界の近傍に配置されている最外部のトランジスタに関しては、周辺レイアウトパターンが不明であるため、ＳＰＩＣＥシミュレーションで周辺パターン依存性を考慮することができない。少なくとも最外部のトランジスタの特性に関しては、周辺パターン依存性が十分考慮されているとは言えない。トランジスタ特性はセル遅延値に影響するため、作成されるセル遅延ライブラリに関しても、周辺パターン依存性が十分考慮されているとは言えない。よって、遅延検証（ＳＴＡ）の精度も十分であるとは言えない。このことは、製造される半導体集積回路の歩留まりや信頼性を低下させる一因となる。

このような問題点を考慮して、図２で示された手法に代わる新たな手法が２つ提案されている。

１つ目の手法によれば、ある対象セルのキャラクタライズの段階で、当該対象セルに隣接するセルの種類が仮定される。パターン依存性考慮ツールは、対象セルのセルレイアウトデータに加えて、仮定された隣接セルのレイアウトデータに基づいて、セルネットリストの変調を行う。その結果得られた変調後セルネットリストがＳＰＩＣＥシミュレーションで用いられ、セル遅延値が算出される。更に、隣接セルの種類が様々に（用意された種類分だけ）設定され、同じ処理が繰り返される。その結果、隣接セルの組み合わせに応じた複数種類のセル遅延値が得られる。そして、得られた複数種類のセル遅延値に基づいて、セル遅延ライブラリが作成される。これにより、セル中の最外部のトランジスタに関しても周辺パターン依存性が考慮されたセル遅延ライブラリが作成される。但し、セルのキャラクタライズに要する時間（ＴＡＴ）は、図２で示された手法よりも増大する。

更に、１つ目の手法は、セル遅延値のコーナー条件が、図２で示された手法と比較して厳しくなるという欠点を有している。図４は、セル遅延ライブラリが提供するコーナー条件（コーナー遅延値）を概念的に示している。図２で示された手法では、通常の製造ばらつきだけに応じた遅延値分布が得られる。一方、１つ目の手法では、隣接セルの種類が様々に仮定されるため、センター遅延値の異なる複数の遅延値分布が得られる。従って、各セルの遅延値のばらつき範囲は、通常よりも拡がる。すなわち、各セルの遅延値のばらつき範囲に、隣接セルの組み合わせの違いに応じた“マージン”が更に付加される。このことは、コーナー条件（コーナー遅延値）が厳しくなることを意味している。

設計・検証段階では、設計回路がコーナー条件でも動作するように、レイアウト設計を行う必要がある。言い換えれば、設計回路がコーナー条件で動作するまで、レイアウト設計と遅延検証を繰り返す必要がある。従って、コーナー条件が厳しくなると、必然的に繰り返し回数が増大し、設計・検証に要する時間（ＴＡＴ）が増大する。また、あらゆる隣接セル種に対応できるように、セル遅延値にマージンが付加されているため、通常よりもトランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がでてくる。このことは、チップ面積や消費電力の増大を招く。このように、１つ目の手法によれば、周辺パターン依存性が十分考慮される一方で、設計・検証ＴＡＴ、チップ面積、消費電力などが増大してしまう。

２つ目の手法によれば、セルのキャラクタライズは、図２で示された手法と同様に実施される。その結果、部分的に周辺パターン依存性が考慮されたセル遅延ライブラリが作成される。その後、設計・検証段階において、パターン依存性考慮ツールが再度利用される。具体的には、パターン依存性考慮ツールは、配置配線工程で作成されたチップレベルのレイアウトデータを参照して、各セルのＳＰＩＣＥネットリストを変調する。続いて、変調後ネットリストを用いることにより、各セルのＳＰＩＣＥシミュレーションが再度実行され、セル遅延ライブラリで与えられるセル遅延値からの“差分（変動量）”が算出される。算出された差分は、遅延ファイルに反映される。このようにして、セル中の最外部のトランジスタに関しても周辺パターン依存性が考慮される。

同じ処理は、設計回路に含まれる全てのセル（例えば、数百万個）に対して繰り返される。つまり、設計・検証段階において、ＳＰＩＣＥネットリストの変調とＳＰＩＣＥシミュレーションが、数百万回実行される。従って、２つ目の手法でも、周辺パターン依存性が十分考慮される一方で、設計・検証ＴＡＴが増大してしまう。

ＵＳ公開２００７／００３３５５８ 特開２００３−２３０８０号公報 特開２００７−３６２４９号公報 特開２００６−１７８９０７号公報

従来技術によれば、周辺パターン依存性が考慮される一方で、設計・検証ＴＡＴが増大する。トランジスタ特性の周辺パターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止することができる技術が望まれる。

本発明では、統計ＳＴＡ用の遅延ライブラリを利用した設計技術が提供される。統計ＳＴＡ遅延ライブラリは、セルの遅延値を当該セル内のトランジスタのモデルパラメータの関数として表す遅延関数を提供する。

本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）統計ＳＴＡ用の遅延ライブラリを作成するステップと、（Ｂ）半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、（Ｃ）遅延ライブラリとレイアウトデータに基づいて、半導体集積回路に含まれる対象セルの遅延値を算出するステップと、を有する。上記（Ｃ）ステップは、（Ｃ１）レイアウトデータを参照して、対象セルに含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、（Ｃ２）抽出されたパラメータに応じた対象トランジスタの特性が回路シミュレーションで実現されるように、対象トランジスタのモデルパラメータを変調するステップと、（Ｃ３）遅延関数を用いて、対象セルの遅延値の基準値である基準遅延値を算出するステップと、（Ｃ４）上記（Ｃ２）ステップでのモデルパラメータの変調量と遅延関数を用いることにより、その変調量に応じた基準遅延値からの遅延変動を算出するステップと、を含む。

このように、本発明によれば、トランジスタ特性の周辺パターン依存性に関連する「周辺パラメータ」が考慮される。具体的には、セル遅延値の算出段階で、周辺パラメータがレイアウトデータから抽出され、抽出された周辺パラメータに応じてトランジスタのモデルパラメータが変調される。更に、統計ＳＴＡ遅延ライブラリとモデルパラメータの変調量を用いることにより、その変調量に応じた遅延変動が算出される。算出された遅延変動を基準遅延値に足し合わせることにより、周辺パターン依存性が十分考慮されたセル遅延値を得ることができる。

従って、遅延検証の精度が向上する。その結果、製造される半導体集積回路の歩留まり及び信頼性も向上する。また、設計・検証段階でＳＰＩＣＥシミュレーションを繰り返し実施する必要はない。よって、設計・検証ＴＡＴの増大が防止される。

更に、各セルの遅延値には、図４で示されたようなマージンは追加されない。算出されるセル遅延値のセンター値は通常のものからずれる可能性はあるが、ばらつき範囲は通常と同じである。結果として、レイアウト設計と遅延検証の繰り返し回数の増大が防止され、設計・検証ＴＡＴの増大が防止される。更に、トランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がないので、チップ面積や消費電力の増大も防止される。

本発明の第２の観点において、上述の半導体集積回路の設計方法をコンピュータに実行させる設計プログラムが提供される。

本発明の第３の観点において、半導体集積回路中のセルの遅延値を計算する遅延計算処理をコンピュータに実行させる遅延計算プログラムが提供される。その遅延計算処理は、（ａ）半導体集積回路のレイアウトを示すレイアウトデータを記憶装置から読み込むステップと、（ｂ）統計ＳＴＡ用の遅延ライブラリを記憶装置から読み込むステップと、（ｃ）遅延ライブラリとレイアウトデータに基づいて、半導体集積回路に含まれる対象セルの遅延値を算出するステップと、を有する。上記（ｃ）ステップは、（ｃ１）レイアウトデータを参照して、対象セルに含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、（ｃ２）抽出されたパラメータに応じた対象トランジスタの特性が回路シミュレーションで実現されるように、対象トランジスタのモデルパラメータを変調するステップと、（ｃ３）遅延関数を用いて、対象セルの遅延値の基準値である基準遅延値を算出するステップと、（ｃ４）上記（ｃ２）ステップでのモデルパラメータの変調量と遅延関数を用いることにより、その変調量に応じた基準遅延値からの遅延変動を算出するステップと、を含む。

本発明によれば、トランジスタ特性の周辺パターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止することが可能となる。

１．概要
本発明の実施の形態では、トランジスタ特性の周辺パターン依存性が考慮される。あるトランジスタ周辺のレイアウトパターン（以下、「周辺パターン」と参照される）は、様々なパラメータ（以下、「周辺パラメータ」と参照される）で規定され得る。

例えば、本実施の形態では、周辺パターン依存性に関連する周辺パラメータとして、「ゲートピッチ」と「ＳＴＩ幅（拡散領域間距離）」が考慮される。ゲートピッチは、あるトランジスタのゲートと、そのトランジスタの隣りに配置される周辺トランジスタのゲートとの間隔である。ＳＴＩ幅は、トランジスタ周辺に形成される素子分離構造としてのＳＴＩの幅である。より詳細には、ＳＴＩ幅は、あるトランジスタとそのトランジスタの隣りに配置される周辺トランジスタとの間のＳＴＩの幅であり、それらトランジスタの拡散領域間の距離（拡散領域間距離）と同等である。ゲートピッチとＳＴＩ幅の両方ではなく、いずれか一方だけが考慮されてもよい。

図５は、周辺パラメータを説明するための平面図である。特に、図５は、セルのキャラクタライズ段階では不明な周辺パラメータを示している。例として、ＮＡＮＤゲートやインバータ等の基本セルを考える。

図５において、セルは、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ４を有している。それらトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ４は、電源線ＶＤＤとグランド線ＧＮＤで挟まれる領域に配置されている。また、当該セルの隣接セルとの境界（セル境界）は、符号ＣＢＲで表されている。ＰＭＯＳトランジスタＰ１、Ｐ３、ＮＭＯＳトランジスタＮ１及びＮ４は、当該セル内の最外部に配置されているトランジスタであり、セル境界ＣＢＲ近傍に配置されている。一方、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２及びＮ３は、最外部のトランジスタよりもセルの内方に配置されている。言い換えれば、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２及びＮ３の各々は、セル内部で、他の２つのトランジスタに挟まれている。

トランジスタＰ２、Ｎ２及びＮ３に関しては、セルのレイアウトデータからゲートピッチとＳＴＩ幅を抽出することが可能である。一方、セルの最外部に配置されているトランジスタＰ１、Ｐ３、Ｎ１及びＮ４に関しては、セルのレイアウトデータだけから、ゲートピッチとＳＴＩ幅の全てを抽出することはできない。それは、セルのレイアウトデータには、当該セルの周辺パターンが含まれていないからである。

ここで、当該セルの周辺パターンを想定する。例えば図５に示されるように、当該セル周辺にＰＭＯＳトランジスタＰＬ、ＰＲ、ＮＭＯＳトランジスタＮＬ及びＮＲが配置された状況を考える。

例として、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰＬを考える。ＰＭＯＳトランジスタＰＬ（周辺トランジスタ）は、セル境界ＣＢＲを挟んでＰＭＯＳトランジスタＰ１と隣り合うように配置されている。ＰＭＯＳトランジスタＰ１は、ゲートＧ１及び拡散領域ＰＤ１、ＰＤ２を有している。拡散領域ＰＤ１、ＰＤ２はＳＴＩに囲まれている。一方、ＰＭＯＳトランジスタＰＬは、ゲートＧＬ１及び拡散領域ＰＬＤ１、ＰＬＤ２を有している。拡散領域ＰＬＤ１、ＰＬＤ２はＳＴＩに囲まれている。

この場合、ゲートピッチＰＧＰ＿Ｌは、ＰＭＯＳトランジスタＰ１のゲートＧ１とＰＭＯＳトランジスタＰＬのゲートＧＬ１との間隔である。また、拡散領域間距離ＰＤＳ＿Ｌは、ＰＭＯＳトランジスタＰ１の拡散領域ＰＤ１とＰＭＯＳトランジスタＰＬの拡散領域ＰＬＤ２との間の距離である。この拡散領域間距離ＰＤＳ＿Ｌは、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰＬとの間のＳＴＩの幅に相等する。これらゲートピッチＰＧＰ＿Ｌ及び拡散領域間距離ＰＤＳ＿Ｌは、ＰＭＯＳトランジスタＰ１のレイアウトパターンに対する、ＰＭＯＳトランジスタＰＬのレイアウトパターンの相対位置を規定しているとも言える。ゲートピッチＰＧＰ＿Ｌ及び拡散領域間距離（ＳＴＩ幅）ＰＤＳ＿Ｌは、ＰＭＯＳトランジスタＰ１の特性に影響を与える周辺パラメータであるが、当該セルのキャラクタライズ段階では不明である。

同様に、セル境界ＣＢＲを挟んで隣り合うＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰＲに関して、ゲートピッチＰＧＰ＿Ｒ及びＳＴＩ幅ＰＤＳ＿Ｒが定義され得る。また、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮＬに関して、ゲートピッチＮＧＰ＿Ｌ及びＳＴＩ幅ＮＤＳ＿Ｌが定義され得る。また、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮＲに関して、ゲートピッチＮＧＰ＿Ｒ及びＳＴＩ幅ＮＤＳ＿Ｒが定義され得る。

図５で示された周辺パラメータ（ＰＧＰ＿Ｌ、ＰＤＳ＿Ｌ、ＰＧＰ＿Ｒ、ＰＤＳ＿Ｒ、ＮＧＰ＿Ｌ、ＮＤＳ＿Ｌ、ＮＧＰ＿Ｒ及びＮＤＳ＿Ｒ）は、セル内の最外部のトランジスタの特性に影響を及ぼすが、当該セルのキャラクタライズ段階では不明である。従って、回路設計段階においてそれら周辺パラメータを考慮することは、特に重要である。

また、本実施の形態によれば、「統計ＳＴＡ（SSTA: Statistical Static Timing Analysis）」を念頭においた半導体集積回路の設計技術が提供される。統計ＳＴＡは、ＳＴＡの一種であるが、通常のＳＴＡに比べ製造ばらつきをより正確に扱うことができる。より詳細には、統計ＳＴＡは、製造ばらつきに起因するセル遅延値の変動を統計的（確率的）に扱うことができる。そのため、統計ＳＴＡ用のセル遅延ライブラリ（以下、「統計ＳＴＡ遅延ライブラリ」と参照される）は、製造ばらつきに依存するセル遅延値を表す遅延関数を提供する。

遅延関数は、セルの遅延値ｔを当該セル内のトランジスタのモデルパラメータＸの関数として表す（ｔ＝ｆ（Ｘ））。一般的には、遅延関数は、セル遅延値ｔの設計値（ノミナル値）ｔ０と、そのノミナル値ｔ０からの変動量とで表されることが多い。その変動量は、モデルパラメータＸの設計値からの変動量ΔＸの関数として表され得る。従って、遅延関数は、セルの遅延値ｔをモデルパラメータの変動量ΔＸの関数として表すとも言える（ｔ＝ｆ（ΔＸ））。次の式（１）で示されるように、遅延関数は、例えば１次線形関数で与えられる。

式（１）において、ΔＬ、ΔＷ、Δμは、ＳＰＩＣＥモデルパラメータ（インスタンスパラメータ）であるゲート長Ｌ、ゲート幅Ｗ、移動度μのそれぞれの変動量である。添え字ｉは、セルを構成するトランジスタのそれぞれを示している。また、α_ｉ、β_ｉ、γ_ｉは、感度係数である。それら感度係数は、製造ばらつきに起因するセル遅延値ｔのばらつきを再現するように決定される。式（１）で示されるように、セル遅延値ｔは、モデルパラメータの変動量（ΔＸ＝ΔＬ，ΔＷ，Δμ・・・）の一次線形結合で表されている。このような遅延関数が、セル毎に作成される。

統計ＳＴＡ遅延ライブラリを用いたセル遅延値の計算では、製造ばらつきに応じた変動量ΔＸが与えられる。具体的には、製造ばらつきを反映した、モデルパラメータの変動量ΔＸの確率分布が与えられる。その結果、製造ばらつきを反映したセル遅延値ｔの確率分布が得られる。つまり、製造ばらつきによるセル遅延値ｔのばらつきを確率的に算出することができる。

図６及び図７のそれぞれは、本実施の形態に係る半導体集積回路の設計フローを示すブロック図及びフローチャートである。図６及び図７を参照して、本実施の形態に係る設計処理を説明する。

ステップＳ１０：
本実施の形態によれば、セルのキャラクタライズ時に、統計ＳＴＡ遅延ライブラリＬＩＢが作成される（ステップＳ１１）。統計ＳＴＡ遅延ライブラリＬＩＢは、例えば上記式（１）で表される遅延関数を提供する。セルのキャラクタライズ段階では、周辺パターン依存性は考慮されなくてもよい。あるいは、セルのキャラクタライズの段階で、当該セルの内方に配置されているトランジスタ（例：図５中のＰ２、Ｎ２及びＮ３）に関しては、周辺パターン依存性が考慮されてもよい（図１及び図２参照）。

ステップＳ２０：
回路設計段階において、配置配線ツール２０は、セルベース設計手法に基づいて配置配線を行い、設計回路のレイアウトを示すレイアウトデータＬＡＹを作成する。この段階で、セル周辺の実際のレイアウトパターンが決まる。

ステップＳ３０：
次に、作成されたレイアウトデータＬＡＹと上述の統計ＳＴＡ遅延ライブラリＬＩＢに基づいて、タイミング検証（遅延検証）で用いられる遅延ファイルＳＤＦが作成される。

まず、パターン依存性考慮ツール１０は、設計回路に含まれるセル毎にモデルパラメータＸの変調を行う。例えば、あるセル（対象セル）に関してモデルパラメータＸの変調を行う場合を考える。パターン依存性考慮ツール１０は、レイアウトデータＬＡＹを参照して、対象セルに含まれる対象トランジスタに関する周辺パラメータ（ゲートピッチ、ＳＴＩ幅）を抽出する（ステップＳ３１）。このとき、当該セルの最外部に配置されているトランジスタ（例：図５中のＰ１、Ｐ３、Ｎ１及びＮ４）に関しても、実際の周辺パラメータを抽出することができる。

続いて、パターン依存性考慮ツール１０は、抽出された周辺パラメータに基づいて、対象トランジスタのモデルパラメータＸを変調する（ステップＳ３２）。その変調方法は、図１で説明された手法と同じである。パラメータ依存性考慮ツール１０によるモデルパラメータＸの変調量は、ΔＸ’であるとする。その変調量ΔＸ’は、周辺パターン依存性が考慮された量である。従って、変調後のモデルパラメータを用いたＳＰＩＣＥシミュレーションでは、抽出された周辺パラメータに応じたトランジスタ特性が実現される。

このようにして、パターン依存性考慮ツール１０は、セル毎に、モデルパラメータＸの変調を行う。セルのキャラクタライズの段階で周辺パターン依存性が考慮されなかった場合には、ステップＳ３１、Ｓ３２における変調対象である対象トランジスタは、対象セルに含まれる全トランジスタである。一方、キャラクタライズの段階で周辺パターン依存性が一度考慮された場合には、対象トランジスタは、対象セルの最外部に配置されているトランジスタ（例：図５中のＰ１、Ｐ３、Ｎ１及びＮ４）だけでよい。

一方、遅延計算ツール３０は、レイアウトデータＬＡＹ及び統計ＳＴＡ遅延ライブラリＬＩＢを読み込み、それらに基づいてパス遅延値やセル遅延値を算出する。設計回路に含まれる各セルの遅延値は、統計ＳＴＡ遅延ライブラリＬＩＢに基づいて算出され得る。具体的には、製造ばらつきに応じたモデルパラメータの変動量ΔＸの確率分布が与えられる。そして、その変動量ΔＸと上述の遅延関数を用いることにより、製造ばらつきを反映したセル遅延値ｔの確率分布が算出される（ｔ＝ｆ（ΔＸ））。ここで算出されるセル遅延値ｔは、基準状態でのセル遅延値であり、以下「基準遅延値ｔ」と参照される。つまり、遅延計算ツール３０は、統計ＳＴＡ遅延ライブラリＬＩＢを参照して、各セルの基準遅延値ｔを算出する（ステップＳ３３）。

更に、遅延計算ツール３０は、周辺パターン依存性を考慮して、各セルの遅延値を基準遅延値ｔから変調（補正）する。具体的には、遅延計算ツール３０は、上記ステップＳ３２で算出されたモデルパラメータＸの変調量ΔＸ’を受け取る。この変調量ΔＸ’は、周辺パターン依存性が考慮された量である。従って、遅延計算ツール３０は、この変調量ΔＸ’と遅延関数を用いることにより、周辺パターン依存性に起因するセル遅延値の変動Δｔを算出することができる。すなわち、遅延計算ツール３０は、モデルパラメータの変調量ΔＸ’に応じた、基準遅延値ｔからの遅延変動値Δｔを算出することができる。その遅延変動値Δｔ（＝ｆ（ΔＸ＋ΔＸ’）−ｆ（ΔＸ））は、次の式（２）で与えられる。

式（２）において、ΔＬ’、ΔＷ’、Δμ’は、パターン依存性考慮ルール１０によるモデルパラメータの変調量ΔＸ’である。添え字ｉは、セルを構成するトランジスタのそれぞれを示している。遅延計算ツール３０は、算出された遅延変動値Δｔを基準遅延値ｔに足し合わせることにより、周辺パターン依存性が考慮されたセル遅延値ｔ’（＝ｔ＋Δｔ）を得る。このようにして、遅延計算ツール３０は、セル遅延値ｔをセル遅延値ｔ’に変調することができる（ステップＳ３４）。

遅延計算ツール３０は、設計回路に含まれる各セルの遅延値を変調する。また、遅延計算ツール３０は、レイアウトデータＬＡＹ等を参照して、パス遅延値を算出する。このようにして、セル遅延値やパス遅延値などを示す遅延ファイルＳＤＦが作成される。遅延ファイルＳＤＦのフォーマットは、例えばＳＤＦ（Standard Delay Format）である。本実施の形態では、パターン依存性考慮ツール１０と遅延計算ツール３０が、遅延計算処理を行い遅延ファイルＳＤＦを作成する遅延計算プログラムの役割を果たしている。

ステップＳ４０：
次に、ＳＳＴＡツール４０は、作成された遅延ファイルＳＤＦを参照して、統計ＳＴＡを実施し、タイミング検証を行う。遅延ファイルＳＤＦは、周辺パターン依存性を考慮して作成されているため、高い検証精度が実現される。統計ＳＴＡでは、セル遅延値の確率分布に基づいてタイミング解析が統計的に行われるため、設計回路がタイミング制約を満たす確率（以下、「タイミング歩留まり確率」と参照される）が算出され得る。算出されたタイミング歩留まり確率が所定の目標値より低い場合、検証結果はフェイルである（ステップＳ４１；Ｎｏ）。その場合、上述の配置配線工程（ステップ２０）が再度行われ、レイアウトデータＬＡＹが修正される。検証結果がパスとなるまで、同じ処理が繰り返される。

以上に説明されたように、本実施の形態によれば、トランジスタ特性の周辺パターン依存性に関連する周辺パラメータが考慮される。具体的には、セル遅延値の算出段階で、周辺パラメータがレイアウトデータＬＡＹから抽出され、抽出された周辺パラメータＬＡＹに応じてトランジスタのモデルパラメータＸが変調される。更に、統計ＳＴＡ遅延ライブラリＬＩＢとモデルパラメータの変調量ΔＸ’を用いることにより、その変調量ΔＸ’に応じた遅延変動値Δｔが算出される。算出された遅延変動値Δｔを基準遅延値ｔに足し合わせることにより、周辺パターン依存性が十分考慮されたセル遅延値ｔ’を得ることができる。

従って、遅延検証の精度が向上する。その結果、製造される半導体集積回路の歩留まり及び信頼性も向上する。また、設計・検証段階でＳＰＩＣＥシミュレーションを繰り返し実施する必要はない。よって、設計・検証ＴＡＴの増大が防止される。

更に、遅延ファイルＳＤＦが示す各セルの遅延値には、図４で示されたようなマージンは追加されない。算出されるセル遅延値のセンター値は通常のものからずれる可能性はあるが、ばらつき範囲は通常と同じである。結果として、レイアウト設計と遅延検証の繰り返し回数の増大が防止され、設計・検証ＴＡＴの増大が防止される。更に、トランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がないので、チップ面積や消費電力の増大も防止される。

以下、本実施の形態に係る処理の様々な例を説明する。第２節では、セルのキャラクタライズ（ステップＳ１０）の例が説明される。第３節では、配置配線工程（ステップＳ２０）の例が説明される。第４節では、遅延ファイルの作成（ステップＳ３０）の例が説明される。

２．キャラクタライズ（ステップＳ１０）
図８は、セルのキャラクタライズの一例を説明するためのブロック図である。本例では、セルのキャラクタライズ段階で、当該セルの内方に配置されているトランジスタ（例：図５中のＰ２、Ｎ２及びＮ３）に関しては、周辺パターン依存性が考慮される。そのために、パターン依存性考慮ツール１０が利用される。パターン依存性考慮ツール１０は、図１で示された従来のパターン依存性考慮ツールと同様の機能を有している。

パターン依存性考慮ツール１０は、セルレイアウトデータＤ１０及び変調前セルネットリストＤ１１を読み込む。セルレイアウトデータＤ１０は、セルのレイアウトを示すデータであり、そのフォーマットは例えばＧＤＳ（Graphic Design System）−ＩＩである。変調前セルネットリストＤ１１は、当該セルのＳＰＩＣＥネットリストである。当該セルの周辺のレイアウトパターンは、仮定されてもよいし、仮定されなくてもよい。

続いて、パターン依存性考慮ツール１０は、セルレイアウトデータＤ１０に基づいて、変調前セルネットリストＤ１１の変調を行う。その変調方法は、図１で説明された手法と同様である。具体的には、パターン依存性考慮ツール１０は、セルレイアウトデータＤ１０から周辺パラメータ（ゲートピッチ及びＳＴＩ幅）を抽出する。更に、パターン依存性考慮ツール１０は、抽出された周辺パラメータに応じて、変調前セルネットリストＤ１１に含まれるＳＰＩＣＥモデルパラメータを変調する。その結果、変調後のＳＰＩＣＥネットリストである変調後セルネットリストＤ１２が作成される。

作成された変調後セルネットリストＤ１２は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）１１に入力される。ＳＰＩＣＥ１１は、変調後セルネットリストＤ１２を用いてＳＰＩＣＥシミュレーションを行い、セル遅延値を算出する。この時、製造ばらつきを考慮してＳＰＩＣＥモデルパラメータが変調され、その変調量に応じたセル遅延値の変動量も算出される。その結果、製造ばらつきに応じたセル遅延値が算出される。

その後、ＳＰＩＣＥシミュレーションの結果に基づいて、統計ＳＴＡ遅延ライブラリＬＩＢが作成される。具体的には、ＳＰＩＣＥシミュレーションの結果に基づいて、上記式（１）中の感度係数（α_ｉ、β_ｉ、γ_ｉ・・・）が算出され、セル遅延値がモデル化される。このようにして、上記式（１）で表される遅延関数が作成される。遅延関数は、セル毎に作成される。そして、セル毎の遅延関数を提供する統計ＳＴＡ遅延ライブラリＬＩＢが作成される。

３．配置配線工程（ステップＳ２０）
図９は、配置配線工程の一例を説明するためのブロック図である。配置配線ツール（レイアウトツール）２０は、ネットリストＤ２０及びセルライブラリＤ２１を読み込む。ネットリストＤ２０は、設計回路のセル間の接続情報などを示す設計データである。セルライブラリＤ２１は、多種のセルデータを含むライブラリである。配置配線ツール２０は、ネットリストＤ２０を参照し、セルライブラリＤ２１から必要なセルデータを読み出し、セル配置（cell placement）を行う。更に、配置配線ツール２０は、ネットリストＤ２０を参照し、配置されたセル間の配線（routing）を行う。

配置配線の結果、設計回路の配置配線情報であるＬＥＦデータ（あるいはＤＥＦデータ）Ｄ２２が作成される。ＬＥＦデータのフォーマットはＬＥＦ（Layout Exchange Format）であり、ＤＥＦデータのフォーマットはＤＥＦ（Design Exchange Format）である。これらＬＥＦ／ＤＥＦは、端子や配線の曲がり角が見える一方、セルの中身が見えないフォーマットである。ＬＥＦデータＤ２２と既出のセルレイアウトデータＤ１０を組み合わせることにより、ＧＤＳ−ＩＩフォーマットのＧＤＳデータＤ２３が作成される。

次のステップＳ３０での遅延計算に際して、ＬＥＦデータＤ２２あるいはＧＤＳデータＤ２３が、上述のレイアウトデータＬＡＹとして用いられる。尚、その遅延計算に際しては、ゲートピッチやＳＴＩ幅（拡散領域間距離）を抽出する必要がある。そのため、ＬＥＦデータＤ２２が用いられる場合は、そのＬＥＦデータＤ２２に必要な情報を予め付加しておく必要がある。付加される情報は、例えば、ゲートや拡散領域からセル境界までの距離である。

４．遅延ファイルの作成（ステップＳ３０）
４−１．第１の例
図１０は、遅延ファイルＳＤＦの作成方法の第１の例を示すブロック図である。パターン依存性考慮ツール１０は、対象セルの変調前セルネットリストＤ１１及びステップＳ２０で作成されたレイアウトデータＬＡＹを読み込む。そして、パターン依存性考慮ツール１０は、レイアウトデータＬＡＹに基づいて、変調前セルネットリストＤ１１の変調を行う。

具体的には、パターン依存性考慮ツール１０は、対象セルに含まれる対象トランジスタに関する周辺パラメータ（ゲートピッチ、ＳＴＩ幅）を、レイアウトデータＬＡＹから抽出する（ステップＳ３１）。特に、パターン依存性考慮ツール１０は、対象セルの最外部に配置されている対象トランジスタ（例：図５中のＰ１、Ｐ３、Ｎ１及びＮ４）に関する周辺パラメータ（ＰＧＰ＿Ｌ、ＰＤＳ＿Ｌ、ＰＧＰ＿Ｒ、ＰＤＳ＿Ｒ、ＮＧＰ＿Ｌ、ＮＤＳ＿Ｌ、ＮＧＰ＿Ｒ、ＮＤＳ＿Ｒ）を抽出する。

続いて、パターン依存性考慮ツール１０は、抽出された周辺パラメータに応じて、変調前セルネットリストＤ１１に含まれるＳＰＩＣＥモデルパラメータを変調する。その変調方法は、図１で説明された手法と同じである。その結果、変調後のＳＰＩＣＥネットリストである変調後セルネットリストＤ３０が作成される（ステップＳ３２）。変調後セルネットリストＤ３０には、抽出された周辺パラメータに応じたモデルパラメータの変調量ΔＸ’が反映されている。従って、変調後セルネットリストＤ３０を用いたＳＰＩＣＥシミュレーションでは、周辺パターン依存性に応じたトランジスタ特性が実現される。

遅延計算ツール３０は、レイアウトデータＬＡＹ、統計ＳＴＡ遅延ライブラリＬＩＢ、及び変調後セルネットリストＤ３０（あるいは変調量ΔＸ’）を読み込む。そして、遅延計算ツール３０は、統計ＳＴＡ遅延ライブラリＬＩＢを参照して、基準遅延値ｔを算出する（ステップＳ３３）。

また、遅延計算ツール３０は、変調後セルネットリストＤ３０から、ステップＳ３２での変調量ΔＸ’を抽出する。そして、遅延計算ツール３０は、上記式（２）に従って、変調量ΔＸ’に応じた基準遅延値ｔからの遅延変動値Δｔを算出する。更に、遅延計算ツール３０は、算出された遅延変動値Δｔを基準遅延値ｔに足し合わせることにより、周辺パターン依存性が考慮されたセル遅延値ｔ’（＝ｔ＋Δｔ）を算出する。このように、遅延計算ツール３０は、モデルパラメータの変調量ΔＸ’を用いて、セル遅延値ｔの変調を行う（ステップＳ３４）。結果として、周辺パターン依存性が考慮された遅延ファイルＳＤＦが作成される。

４−２．第２の例
図１１は、遅延ファイルＳＤＦの作成方法の第２の例を示すブロック図である。本例において、遅延計算ツール３０は、従来の遅延計算ツール３０−０と変動量計算ツール３１から構成されている。遅延計算ツール３０−０は、レイアウトデータＬＡＹと統計ＳＴＡ遅延ライブラリＬＩＢに基づいて、従来どおりに遅延ファイルＳＤＦ−０を作成する。つまり、遅延計算ツール３０−０は、遅延変動値Δｔを算出することなく、遅延ファイルＳＤＦ−０を作成する。その遅延ファイルＳＤＦ−０は、セルの基準遅延値ｔやパス遅延値を示している。

一方で、変動量計算ツール３１は、統計ＳＴＡ遅延ライブラリＬＩＢと変調後セルネットリストＤ３０に基づいて、上述の遅延変動値Δｔを算出する。更に、変動量計算ツール３１は、遅延ファイルＳＤＦ−０を読み込み、遅延変動値Δｔを用いて遅延ファイルＳＤＦ−０を修正する。言い換えれば、変動量計算ツール３１は、算出した遅延変動値Δｔを遅延ファイルＳＤＦ−０に反映させる（ｔ’＝ｔ＋Δｔ）。その結果、周辺パターン依存性が考慮された遅延ファイルＳＤＦが作成される。本例は、本発明の処理を従来フローに組み込みやすいという点で好ましい。

４−３．第３の例
第３の例では、パターン依存性考慮ツール１０により変調されるモデルパラメータが、統計ＳＴＡ遅延ライブラリＬＩＢが扱うモデルパラメータと一致していない。その場合、パターン依存性考慮ツール１０から出力されるモデルパラメータの変調量を、適切なモデルパラメータの変調量に変換する必要がある。

例えば、統計ＳＴＡ遅延ライブラリＬＩＢにおいて、ＳＰＩＣＥモデルパラメータのうちゲート長Ｌとゲート幅Ｗのばらつきだけが考慮されている場合を考える。この場合、遅延関数は、セル遅延値をゲート長変動量ΔＬとゲート幅変動量ΔＷの関数として表す（ｔ＝ｆ（ΔＬ、ΔＷ））。一方、パターン依存性考慮ツール１０での変調対象パラメータは、ＳＰＩＣＥモデルパラメータのうち移動度μ０と閾値電圧ＶＴ０であるとする。それらモデルパラメータμ０、ＶＴ０の変調量は、それぞれΔμ０、ΔＶＴ０で表される。この場合、変調量（Δμ０、ΔＶＴ０）を、ゲート長とゲート幅の変調量（ΔＬ、ΔＷ）に変換する必要がある。そのような変調量（Δμ０、ΔＶＴ０）と等価な変調量（ΔＬ、ΔＷ）は、以下「ＬＷ変調量」と参照される。

図１２は、モデルパラメータの変調量（Δμ０、ΔＶＴ０）をＬＷ変調量（ΔＬ、ΔＷ）に変換する方法を示すブロック図である。パターン依存性考慮ツール１０は、レイアウトデータＬＡＹに基づいて、移動度μ０と閾値電圧ＶＴ０を変調する。そして、パターン依存性考慮ツール１０は、変調量（Δμ０、ΔＶＴ０）が反映された変調後セルネットリストＤ３０を出力する。あるいは、パターン依存性考慮ツール１０は、変調量（Δμ０、ΔＶＴ０）をそのまま出力してもよい。

次に、パラメータ変換ツール５０は、パターン依存性考慮ツール１０の出力から、モデルパラメータの変調量（Δμ０、ΔＶＴ０）を取得する。そして、パラメータ変換ツール５０は、そのモデルパラメータの変調量（Δμ０、ΔＶＴ０）をＬＷ変調量（ΔＬ、ΔＷ）に変換する。この時、パラメータ変換ツール５０は、変換関数データＤＣＦが提供する「変換関数」を利用してパラメータ変換を行う。その変換関数は、次の式で与えられる。

この変換関数は、例えば、トランジスタ特性のＳＰＩＣＥシミュレーションを通して作成することができる。具体的には、ＳＰＩＣＥモデルパラメータの変調量Δμ０及びΔＶＴ０に応じたトランジスタ特性（例：Ｉｏｎ，Ｖｔ）の変動量が、ＳＰＩＣＥシミュレーションを通して算出される。尚、Ｖｔは電気特性であり、ＶＴ０はＳＰＩＣＥモデルパラメータである。次に、算出されたトランジスタ特性の変動量を実現することができるＬＷ変調量ΔＬ、ΔＷが、同じくＳＰＩＣＥシミュレーションを通して算出される。上記手法により、様々な変調量（Δμ０、ΔＶＴ０）のそれぞれに対して、等価なＬＷ変調量（ΔＬ、ΔＷ）が算出される。その後、ＬＷ変調量のモデリングが実施される。結果として、ＬＷ変調量（ΔＬ、ΔＷ）をモデルパラメータの変調量（Δμ０、ΔＶＴ０）の関数として表す変換関数が作成される。

パラメータ変換ツール５０は、この変換関数を用いて、パターン依存性考慮ツール１０の出力をＬＷ変調量（ΔＬ、ΔＷ）に変換する。同様の処理が繰り返され、全ての対象トランジスタに対して、ＬＷ変調量（ΔＬ、ΔＷ）が算出される。結果として、各対象トランジスタとＬＷ変調量（ΔＬ、ΔＷ）との対応関係を示すＬＷ変調データＤＬＷが作成される。

このように、パラメータ変換ツール５０は、パターン依存性考慮ツール１０による変調対象パラメータを、統計ＳＴＡ遅延ライブラリＬＩＢが扱うモデルパラメータに変換する機能を提供する。このパラメータ変換ツール５０による機能は、パターン依存性考慮ツール１０に付与されてもよい。その場合、パターン依存性考慮ツール１０は、変調対象パラメータを統計ＳＴＡ遅延ライブラリＬＩＢ側のモデルパラメータに変換して、出力する。この処理は、周辺パターン依存性の影響を、統計ＳＴＡ遅延ライブラリＬＩＢ側のモデルパラメータの変動量に置き換える（焼き直す）ことを意味する。

図１３は、図１２で説明された手法が適用された、遅延ファイルＳＤＦの作成方法を示している。既出の説明と重複する説明は、適宜省略される。パターン依存性考慮ツール１０は、レイアウトデータＬＡＹに基づいて、モデルパラメータである移動度μ０と閾値電圧ＶＴ０を変調する。そして、パラメータ変換ツール５０は、モデルパラメータの変調量（Δμ０、ΔＶＴ０）をＬＷ変調量（ΔＬ、ΔＷ）に変換し、ＬＷ変調データＤＬＷを作成する。に、遅延計算ツール３０は、統計ＳＴＡ遅延ライブラリＬＩＢとＬＷ変調データＤＬＷを読み込む。遅延計算ツール３０は、ＬＷ変調データＤＬＷが示すＬＷ変調量（ΔＬ、ΔＷ）と遅延関数（ｔ＝ｆ（ΔＬ、ΔＷ））を用いることにより、上述の遅延変動値Δｔを算出することができる。結果として、周辺パターン依存性が考慮された遅延ファイルＳＤＦが作成される。

５．設計システム
本実施の形態に係る半導体集積回路の設計方法は、コンピュータシステムにより実現される。図１４は、本実施の形態に係る設計システム１００の構成例を示すブロック図である。設計システム１００は、演算処理装置１１０、記憶装置１２０、入力装置１３０、出力装置１４０、及び設計プログラム１５０を備えている。記憶装置１２０としては、ＲＡＭはＨＤＤが例示される。入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、ディスプレイが例示される。

記憶装置１２０には、統計ＳＴＡ遅延ライブラリＬＩＢ、レイアウトデータＬＡＹ、遅延ファイルＳＤＦ、変換関数データＤＣＦ、ＬＷ変調データＤＬＷ、セルレイアウトデータＤ１０、変調前セルネットリストＤ１１、変調後セルネットリストＤ１２、ネットリストＤ２０、セルライブラリＤ２１、変調後セルネットリストＤ３０等が格納される。

設計プログラム１５０は、演算処理装置１１０によって実行されるソフトウェアプログラムである。設計プログラム１５０は、コンピュータ読み取り可能な記録媒体に記録されていてもよいし、記憶装置１２０に格納されていてもよい。設計プログラム１５０は、パターン依存性考慮ツール１０、ＳＰＩＣＥ１１、配置配線ツール２０、遅延計算ツール３０、変動量計算ツール３１、ＳＳＴＡツール４０、パラメータ変換ツール５０等を含んでいる。

演算処理装置１１０は、設計プログラム１５０のそれぞれのツールを実行することにより、それぞれのデータ処理を実現する。各ツールは、必要なデータやファイルを記憶装置１２０から読み出し、また、作成したデータやファイルを記憶装置１２０に書き込む。これにより、上述の本実施の形態に係る処理が実現される。

図１は、パターン依存性考慮ツールの機能を説明するための概念図である。 図２は、パターン依存性考慮ツールを利用した半導体集積回路の設計・検証方法を示す概念図である。 図３は、セルレイアウトの一例を概略的に示す平面図である。 図４は、セル遅延ライブラリが提供するコーナー遅延値（コーナー条件）を示す概念図である。 図５は、本発明の実施の形態で考慮される周辺パラメータを説明するための平面図である。 図６は、本発明の実施の形態に係る半導体集積回路の設計フローを示すブロック図である。 図７は、本発明の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。 図８は、本発明の実施の形態におけるキャラクタライズの一例を説明するためのブロック図である。 図９は、本発明の実施の形態における配置配線工程の一例を説明するためのブロック図である。 図１０は、本発明の実施の形態における遅延ファイルの作成方法の一例を示すブロック図である。 図１１は、本発明の実施の形態における遅延ファイルの作成方法の他の例を示すブロック図である。 図１２は、モデルパラメータの変換方法を示すブロック図である。 図１３は、本発明の実施の形態における遅延ファイルの作成方法の更に他の例を示すブロック図である。 図１４は、本発明の実施の形態に係る設計システムの構成例を示すブロック図である。

符号の説明

１０ パターン依存性考慮ツール
１１ ＳＰＩＣＥ
２０ 配置配線ツール
３０ 遅延計算ツール
３０−０ 遅延計算ツール
３１ 変動量計算ツール
４０ ＳＳＴＡツール
５０ パラメータ変換ツール
１００ 設計システム
１１０ 演算処理装置
１２０ 記憶装置
１３０ 入力装置
１４０ 出力装置
１５０ 設計プログラム
ＬＩＢ 統計ＳＴＡセル遅延ライブラリ
ＬＡＹ レイアウトデータ
ＳＤＦ 遅延ファイル
ＳＤＦ−０ 遅延ファイル
ＤＣＦ 変換関数データ
ＤＬＷ ＬＷ変調データ
Ｄ１０ セルレイアウトデータ
Ｄ１１ 変調前セルネットリスト
Ｄ１２ 変調後セルネットリスト
Ｄ２０ ネットリスト
Ｄ２１ セルライブラリ
Ｄ２２ ＬＥＦ／ＤＥＦデータ
Ｄ２３ ＧＤＳデータ
Ｄ３０ 変調後セルネットリスト

Claims (8)

1. 半導体集積回路の設計方法であって、
   （Ａ）統計ＳＴＡ用の遅延ライブラリを作成するステップと、
   ここで、前記遅延ライブラリは、セルの遅延値を前記セル内のトランジスタのモデルパラメータの関数として表す遅延関数を提供し、
   （Ｂ）前記半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、
   （Ｃ）前記遅延ライブラリと前記レイアウトデータに基づいて、前記半導体集積回路に含まれる対象セルの遅延値を算出するステップと
   を有し、
   前記（Ｃ）ステップは、
   （Ｃ１）前記レイアウトデータを参照して、前記対象セルに含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、
   （Ｃ２）前記抽出されたパラメータに応じた前記対象トランジスタの特性が回路シミュレーションで実現されるように、前記対象トランジスタのモデルパラメータを変調するステップと、
   （Ｃ３）前記遅延関数を用いて、前記対象セルの遅延値の基準値である基準遅延値を算出するステップと、
   （Ｃ４）前記（Ｃ２）ステップでの前記モデルパラメータの変調量と前記遅延関数を用いることにより、前記変調量に応じた前記遅延値の前記基準遅延値からの変動である遅延変動値を算出するステップと
   を含む
   半導体集積回路の設計方法。
2. 請求項１に記載の半導体集積回路の設計方法であって、
   前記パラメータは、前記対象トランジスタのゲートと前記対象トランジスタの隣りに配置された周辺トランジスタのゲートとの間隔を含む
   半導体集積回路の設計方法。
3. 請求項１又は２に記載の半導体集積回路の設計方法であって、
   前記パラメータは、前記対象トランジスタと前記対象トランジスタの隣りに配置された周辺トランジスタとの間の素子分離構造の幅を含む
   半導体集積回路の設計方法。
4. 請求項１乃至３のいずれかに記載の半導体集積回路の設計方法であって、
   前記対象トランジスタは、前記対象セルの境界の近傍に配置されたトランジスタである
   半導体集積回路の設計方法。
5. 請求項１乃至４のいずれかに記載の半導体集積回路の設計方法であって、
   前記遅延関数は、トランジスタのモデルパラメータのうち第１モデルパラメータの関数であり、
   前記（Ｃ２）ステップで変調されるモデルパラメータは、トランジスタのモデルパラメータのうち第２モデルパラメータであり、
   前記（Ｃ４）ステップは、
   （Ｃ４１）前記第２モデルパラメータの変調量を前記第１モデルパラメータの変調量に変換するステップと、
   （Ｃ４２）前記第１モデルパラメータの前記変調量と前記遅延関数を用いることにより、前記遅延変動値を算出するステップと
   を含む
   半導体集積回路の設計方法。
6. 請求項５に記載の半導体集積回路の設計方法であって、
   （Ｙ）トランジスタ特性の回路シミュレーションを通して、前記第２モデルパラメータの変調に応じた前記トランジスタ特性の変動を実現する前記第１モデルパラメータの変調量を算出するステップと、
   （Ｚ）前記第１モデルパラメータの前記変調量を前記第２モデルパラメータの前記変調量の関数として表す変換関数を作成するステップと
   を更に有し、
   前記（Ｃ４１）ステップにおいて、前記変換関数が利用される
   半導体集積回路の設計方法。
7. 請求項１乃至６のいずれかに記載の半導体集積回路の設計方法をコンピュータに実行させる設計プログラム。
8. 半導体集積回路中のセルの遅延値を計算する遅延計算処理をコンピュータに実行させる遅延計算プログラムであって、
   前記遅延計算処理は、
   （ａ）前記半導体集積回路のレイアウトを示すレイアウトデータを、記憶装置から読み込むステップと、
   （ｂ）統計ＳＴＡ用の遅延ライブラリを前記記憶装置から読み込むステップと、
   ここで、前記遅延ライブラリは、セルの遅延値を前記セル内のトランジスタのモデルパラメータの関数として表す遅延関数を提供し、
   （ｃ）前記遅延ライブラリと前記レイアウトデータに基づいて、前記半導体集積回路に含まれる対象セルの遅延値を算出するステップと
   を有し、
   前記（ｃ）ステップは、
   （ｃ１）前記レイアウトデータを参照して、前記対象セルに含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、
   （ｃ２）前記抽出されたパラメータに応じた前記対象トランジスタの特性が回路シミュレーションで実現されるように、前記対象トランジスタのモデルパラメータを変調するステップと、
   （ｃ３）前記遅延関数を用いて、前記対象セルの遅延値の基準値である基準遅延値を算出するステップと、
   （ｃ４）前記（ｃ２）ステップでの前記モデルパラメータの変調量と前記遅延関数を用いることにより、前記変調量に応じた前記遅延値の前記基準遅延値からの変動である遅延変動値を算出するステップと
   を含む
   遅延計算プログラム。

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