JP2002055431A

JP2002055431A - マスクデータパターン生成方法

Info

Publication number: JP2002055431A
Application number: JP2000239263A
Authority: JP
Inventors: Yasuhiro Fujimura; 康弘藤村; Masaaki Okawa; 正明大河; Kenji Hirao; 謙次平尾; Toshiro Takahashi; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-08-08
Filing date: 2000-08-08
Publication date: 2002-02-20

Abstract

(57)【要約】【課題】製品のマスク払い出しまでのＴＡＴを大幅に
短縮することができるマスクデータパターン生成方法を
提供する。【解決手段】ゲートアレイなどのＡＳＩＣ製品のよう
に段階的にレイアウトパターンを生成する半導体製品に
適用され、ステップＳ１０１〜Ｓ１０８に従い、製品論
理毎にパターンが変化しないセルパターンに対して配置
配線前にＯＰＣ処理を予め行い、このＯＰＣ処理済みセ
ルパターンをデータベースに登録しておく。それとは別
に、製品論理の配置情報に従って生成された配線パター
ンに対してＯＰＣ処理を行い、このＯＰＣ処理済み配線
パターンと前記データベースに登録したＯＰＣ処理済み
セルパターンを配置した配置パターンとを合成してＯＰ
Ｃ処理済みチップパターンを生成し、このＯＰＣ処理済
みチップパターンをマスクデータパターンとしてマスク
を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスクデータパタ
ーン生成技術に関し、特にＡＳＩＣなどの半導体製品の
マスク払い出しまでのＴＡＴを大幅に短縮することが可
能なマスクデータパターン生成方法に適用して有効な技
術に関する。

【０００２】

【従来の技術】近年、半導体製品の配線の微細化が進行
するに従い、マスクパターン転写の際の光近接効果を補
正するため、レイアウト設計パターン（出来上がり期待
パターン）に対して、マスクパターンは光近接効果を考
慮したＯＰＣ（光近接効果補正）処理を施したパターン
で構成する方法が用いられている。

【０００３】なお、このようなＯＰＣ処理を施したマス
クデータパターン生成方法に関する技術としては、たと
えば１９９７年６月１０日、株式会社培風館発行の「ア
ドバンストエレクトロニクスＩ−１７ＵＬＳＩプ
ロセス技術」Ｐ１５〜Ｐ１６に記載される技術などが挙
げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＯＰＣ処理を施したマスクデータパターン生成技術に
ついて、本発明者が検討した結果、以下のようなことが
明らかとなった。この検討内容を、図１０のＯＰＣ処理
の説明図、図１１のチップ一括ＯＰＣ処理によるマスク
データパターン生成方法のフロー図を用いて説明する。

【０００５】半導体素子などのパターン描画において、
製品加工時に目標に近いパターンを得るために、図１０
に示すように設計パターンを基にしてＯＰＣ処理を施
し、設計パターンと異なるパターンにてマスク・レチク
ル描画を行う場合がある。たとえば、図１０（ａ）のよ
うに設計パターン３１をそのままマスクパターン３２と
すると、配線先端部の短縮３３やコーナー部のダレ３４
で出来上がり形状が設計パターン３１と大きく異なるた
め、図１０（ｂ）のように予め配線先端部の短縮３３を
抑えるドッグボーン３５や、コーナー部のダレ３４を防
ぐセリフ３６などのＯＰＣパターンを付加してＯＰＣ処
理済みパターン３７とすることで、出来上がり形状を設
計パターン３１に近づける方法が採られている。

【０００６】このようなＯＰＣ処理済みパターンの生成
は、通常、図１１に示すようなステップＳ２０１〜Ｓ２
０６に従い、製品論理より配置配線後のマスクパターン
を生成する直前のチップパターンに対してＯＰＣ処理が
行われるが（ステップＳ２０４）、１チップに集積され
る素子数が増大してくると、マスク作成の都度、チップ
全体のＯＰＣ処理を行うことによるオーバーヘッドが大
きくなるため、マスク作成のＴＡＴが長くなってしま
う。すなわち、短ＴＡＴが要求される半導体製品におい
ては、ＯＰＣ処理にかかる時間がマスク払い出しまでの
ＴＡＴに対して大きな割合を占めることになる。

【０００７】そこで、本発明者は、たとえばＡＳＩＣな
どのように段階的にレイアウトパターンを生成する半導
体製品において、拡散層パターンに接続するコンタクト
パターンや、回路セルを構成する下層の配線パターンの
ほとんどをセルパターンが占めるため、セルパターンの
ＯＰＣ処理の高速化が可能になれば、製品のマスク払い
出しまでのＴＡＴを大幅に短縮することが可能となるこ
とを考えついた。

【０００８】なお、段階的にレイアウトパターンを生成
する半導体製品とは、ＡＳＩＣなどの拡散層のレイアウ
トパターン１種に対して配線層のレイアウトパターンが
複数種該当し、配線層のレイアウトパターンを、予め全
ての製品に対して共通に用意された拡散層パターンを組
み合わせて回路要素を構成しているセルパターンの配置
を行い、配置したセル間に接続する配線パターンを生成
して製品のレイアウトパターンを生成するなどして、段
階的にレイアウトパターンを生成する製品である。

【０００９】そこで、本発明の目的は、ＡＳＩＣなどの
ように段階的にレイアウトパターンを生成する半導体製
品において、セルパターンのＯＰＣ処理を高速化するた
めに、予め製品共通に用意されたセルパターンに対して
ＯＰＣ処理を施して登録しておくことにより、製品のマ
スク払い出しまでのＴＡＴを大幅に短縮することができ
るマスクデータパターン生成方法を提供するものであ
る。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】本発明は、ＡＳＩＣなどの拡散層のレイア
ウトパターン１種に対して配線層のレイアウトパターン
が複数種該当し、配線層のレイアウトパターンを、予め
全ての製品に対して共通に用意された拡散層パターンを
組み合わせて回路要素を構成しているセルパターンの配
置を行い、配置したセル間に接続する配線パターンを生
成して製品のレイアウトパターンを生成するなどして段
階的にレイアウトパターンを生成する製品において、予
め製品共通に用意されたセルパターンに対してＯＰＣパ
ターンを付加しておくことにより、製品マスクのＯＰＣ
処理ではセル間を接続する配線パターンのＯＰＣ処理の
みを行うことを可能とするものである。また、セル間を
接続する配線パターンは、セルパターンに比べて単純な
要素パターンの組み合わせである場合が多いため、ＯＰ
Ｃ処理セルパターンの処理に比べて簡略化可能である場
合もあるため、さらに高速化が図れるようにしたもので
ある。

【００１３】すなわち、本発明によるマスクデータパタ
ーン生成方法は、以下のような特徴を有するものであ
る。

【００１４】（１）ＯＰＣ処理済みパターンまたはＯＰ
Ｃ処理演算用パターンを、マスク生成時の一過性パター
ンとしてではなく、設計レイアウトデータ中に保持す
る。設計レイアウトデータとは、製品共通で使えるセ
ルライブラリパターンである。設計レイアウトデータ
とは、チップシリーズ（種）依存のチップ固定のパター
ンである。ＯＰＣ処理を行う領域と行わない領域を区
別するデータを、データ中に保持する。セルパターン
と配線パターンでは、同一マスク層であってもレイアウ
トデータ中では別の層として保持する。

【００１５】（２）セルパターンと配線パターンを完全
に分離して独立にＯＰＣ処理ができるようにしたレイア
ウトデザインである。分離の方法は、セルパターンと
同層パターンで、セルパターン間を接続しないことにす
る。分離の方法は、セルの配線パターン接続部を特別
な形状として、配線層パターンが独立にＯＰＣ処理をし
ても非整合にならないようにする。

【００１６】（３）セルパターンと配線パターンが干渉
する場合には、その部分が整合するように加減算パター
ンを配置する。セルの配線パターン接続部形状をパタ
ーン分けしておき、予め用意した加減算パターンにより
補正する。上記の加減算パターンを自動的に作成する
ソフトウェアを使用して加減算パターンを生成する。

【００１７】（４）セルパターンには詳細なＯＰＣ処理
を行い、配線パターンには簡易なＯＰＣ処理を行う、製
品内で不均一なＯＰＣ処理レベルを設定する。セルパ
ターンはシミュレーションによる詳細な補正を行い、配
線パターンはレイアウトルールを詳細な補正が必要ない
ルールにすることによりＯＰＣ処理を簡略化する。配
線パターンはセルパターンのようなレイアウトの自由度
を与えず、配線幅の種類を限定、配線パターンの屈曲禁
止、交差禁止などの制限を与えることにより、ＯＰＣ補
正パターンのカテゴリ分類を簡略化して高速化を行う。

【００１８】（５）セルパターンを配置した場合、配置
された位置の隣接セルの種類によりセルパターンのＯＰ
Ｃ補正パターンを異なるものとする。隣接セル種によ
る補正を、隣接セルにかかわらない主パターンと、隣接
セルに依存する副パターンの組み合わせで処理する。
隣接セルの場合分けは、全てのセルの組み合わせではな
く、同種のジオメトリを持つセル同士のカテゴリの組み
合わせとする。上記隣接セル補正パターンを生成する
プログラムを用意する。隣接セルのカテゴリ分類が少
なくなるように補正パターンを持つセルパターンとす
る。隣接セルがない場合、ダミーの隣接セルを配置す
る。

【００１９】（６）配線材料、配線膜厚、露光装置など
のプロセス別にセルパターンを用意しておき、配線材
料、配線膜厚、露光装置などのプロセス変更時や、生産
ラインの変更時に使用セルパターンライブラリの差し替
えにより、新たなセルパターンのＯＰＣ処理を必要とせ
ずに新しいプロセス仕様に対応する。

【００２０】よって、前記マスクデータパターン生成方
法によれば、マスクデータ全パターンに対して新たにＯ
ＰＣ処理を行う場合に比べて製品作成ＴＡＴを大幅に短
縮することができる。この結果、予め共通パターンであ
るセルパターンに対してＴＡＴを気にせず、最適化した
ＯＰＣ処理が行えるため、プロセス余裕が増大して、歩
留まりの向上による原価の低減や製品性能の向上による
売価の向上を図ることができる。また、微細化した半導
体製品においても短ＴＡＴで製品が生産可能となり、短
期納入を実現することができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態のマスクデータパターン生成方法（階層化ＯＰＣ処
理）を示すフロー図、図２〜図９は本実施の形態におい
て、マスクデータパターン生成方法におけるＯＰＣ処理
を詳細に示す説明図である。

【００２２】まず、図１により、本実施の形態の階層化
ＯＰＣ処理によるマスクデータパターン生成方法の一例
の手順を説明する。本実施の形態においては、たとえば
ゲートアレイなどのＡＳＩＣ製品のように段階的にレイ
アウトパターンを生成する半導体製品に適用され、ＯＰ
Ｃ処理済みパターンまたはＯＰＣ処理演算用パターン
が、マスク生成時の一過性パターンとしてではなく、設
計レイアウトデータ中に保持されている。この設計レイ
アウトデータとは、製品共通で使えるセルライブラリパ
ターンであり、またチップシリーズ（種：たとえば消費
電力モデルの違いや同じサイズでもＲＡＭの有無など）
依存のチップ固定のパターンである。

【００２３】本実施の形態のマスクデータパターン生成
方法は、図１に基づき、まず製品論理の回路要素を構成
しているセルパターンを作成し（ステップＳ１０１）、
この製品論理毎にパターンが変化しないセルパターン
（チップ固定パターンを含む）に対して配置配線前にＯ
ＰＣ処理を予め行う（ステップＳ１０２）。このＯＰＣ
処理により生成されたセルパターンはデータベースに登
録しておく。

【００２４】さらに、データベースに登録されたセルパ
ターンを用い、チップ論理ファイルに保存されている製
品論理の配置情報に従ってセルパターンを配置する（ス
テップＳ１０３）。この際のセルパターンはＯＰＣ処理
済みセルパターンである（ステップＳ１０４）。

【００２５】それとは別に、チップ論理ファイルに保存
されている製品論理の配置情報に従って配線パターンを
生成し（ステップＳ１０５）、この配線パターンに対し
てＯＰＣ処理を行う（ステップＳ１０６）。このＯＰＣ
処理により生成された配線パターンはＯＰＣ処理済み配
線パターンとなる（ステップＳ１０７）。

【００２６】その後、ＯＰＣ処理済みセルパターンの配
置パターンとＯＰＣ処理済み配線パターンとを合成して
ＯＰＣ処理済みチップパターンを生成する（ステップＳ
１０８）。このＯＰＣ処理済みチップパターンをマスク
データパターンとすることにより、マスクを生成するこ
とができる。

【００２７】次に、本実施の形態の作用について、図２
〜図９により、前記マスクデータパターン生成方法にお
けるＯＰＣ処理の具体例を詳細に説明する。

【００２８】図２は、階層の異なるＯＰＣパターン同士
の干渉を示す説明図であり、（ａ）〜（ｃ）がセルパタ
ーンと配線パターンが干渉しない場合、（ｄ）〜（ｉ）
が干渉する場合の平面パターンをそれぞれ示す。

【００２９】前記図１のようにセルパターンのＯＰＣ処
理と配線パターンのＯＰＣ処理を独立に行うためには、
図２（ｃ）のように両者が干渉しないようにしなくては
ならない。図２（ｆ）のように両者が干渉してしまう
と、図２（ｈ）のように独立に処理したＯＰＣパターン
を合成した場合との間に食い違いが生じる。すなわち、
セルパターンと配線パターンが干渉しない場合には、図
２（ａ）〜（ｃ）のように配線パターン１にＯＰＣ処理
を行い、このＯＰＣ処理済みセルパターン２と配線パタ
ーン３のＯＰＣ処理後のＯＰＣ処理済み配線パターン４
を合成すればよい。この場合、マスクパターン５はＯＫ
となる。しかし、セルパターンと配線パターンが干渉す
る場合には、図２（ｄ）〜（ｆ）のように配線パターン
３ａのＯＰＣ処理を行ったＯＰＣ処理済み配線パターン
４ａを合成すると、マスクパターン５ａはＮＧとなり、
図２（ｇ）〜（ｈ）のような単一パターン６の本来期待
したＯＰＣ処理済み単一パターン７と異なる。また、図
２（ｉ）のように、独立にＯＰＣ処理するとパターンが
干渉する干渉部分８で差が生じる。

【００３０】図３は、ＯＰＣパターンの独立性を確保す
る方法（層による分離）を示す説明図であり、（ａ）が
ＯＰＣパターンの斜視構造、（ｂ）〜（ｄ）がＯＰＣパ
ターンの平面パターンをそれぞれ示す。

【００３１】前記図２のような期待したパターンとの食
い違いを起こさないためには、図３（ａ）のようにセル
の端子にセルと同じ層の配線で接続せず、必ずビアを介
して接続することにより、セルパターンと配線パターン
が同一層内で独立して干渉しないようにすることが可能
となる。すなわち、図３（ａ）のように、セルパターン
１ｂはＭ１層、配線パターン３ｂはＭ２層に配置し、こ
の間をビア層のビアパターン９で接続する。これによ
り、図３（ｂ），（ｃ）のようにセルパターン１ｂのＯ
ＰＣ処理済みセルパターン２ｂと配線パターン３ｂのＯ
ＰＣ処理済み配線パターン４ｂとは平面上は干渉してい
るように見えるが、実際には（ｄ）のようにマスクパタ
ーン５ｂはＭ１層パターンとＭ２層パターンで層が異な
るので干渉することがない。

【００３２】さらに、本実施の形態のマスクデータパタ
ーン生成方法では、前述した図１の処理において、ＯＰ
Ｃ処理を行うデータと、行わないデータの区別をつける
ために、データへリンク情報、チップ上での座標位置、
データ層名（層番）、プロパティなどの付加情報により
区別して領域別や層別に処理を区分けすることにより、
たとえば一度に処理するデータ量を減少させることがで
きる。また、ＯＰＣ処理後に区別されていたデータを合
成して１つのマスクデータとして統合することも可能で
ある。

【００３３】前記のようにＯＰＣ処理を複数の段階に分
けることにより、セルパターンのＯＰＣ処理に時間をか
けても製品ＴＡＴには影響が出ない。このため、セルパ
ターンに対しては、より時間のかかるシミュレーション
ベースのＯＰＣ処理などにより綿密な処理を行い、配線
パターンには通常、チップ全体の処理を行う方式でＯＰ
Ｃ処理を行うなどの製品内非均一なＯＰＣ処理が可能と
なる。特に、パターン形状が複雑になるセル内で綿密な
ＯＰＣ処理を行えることは、配線部のレイアウトツール
より微細な形状の記述が可能となり、プロセスマージン
の拡大または集積度の拡大を生じる。

【００３４】また、配線部分の処理をより高速化するた
め、配線部分のパターン形状に対してセル内とは別個の
制限を加えることにより、ＯＰＣルールを簡易化した
り、より高速なＯＰＣ処理アルゴリズムを使用すること
が可能となる。ここでの形状制限は、たとえば使用配線
幅種の限定、配線パターンの屈曲（ベンド）禁止、配線
パターン同士の同層交差禁止、配線端でのビアの禁止、
セル端子位置の制限などである。

【００３５】図４は、階層化により不具合を生じないよ
うにセルパターンを工夫する場合を示す説明図であり、
（ａ）〜（ｃ）がセルパターンの一部に配線パターン接
続のためのパターンを付加し、接続部にはＯＰＣ処理抑
制エリアを設ける場合、特に（ｄ）〜（ｆ）が接続部に
配線が接続された場合、（ｇ）〜（ｈ）が接続部に配線
が接続されない場合の平面パターンをそれぞれ示す。

【００３６】たとえば、セルパターンと配線パターンの
接続部の形状を工夫することにより、両者が干渉しても
製品として問題がないパターンとなるようにすることが
可能である。例として、セルの端子を図４（ａ）に示す
ようなパターンとしておき、端子廻りのＯＰＣ処理を行
わないようにすればよい。すなわち、図４（ａ）のよう
に、セルパターン１ｃの一部に配線接続部接続パターン
１０を付加し、この配線パターン接続部１１をＯＰＣ処
理抑制エリア１２にすることで、図４（ｂ）のようにＯ
ＰＣ処理済みセルパターン２ｃに通常ＯＰＣパターンが
生じるところにパターンなし部分１３が作成される。な
お、図４（ｃ）のようにＯＰＣ処理抑制エリア１２がな
いときにはパターンあり部分１４が作成される。さら
に、図４（ｄ）のように配線パターン３ｃの接続方向を
制限し、接続部のパターンなし部分１３に配線パターン
３ｃが接続された場合には、図４（ｅ）のようにＯＰＣ
処理済み配線パターン４ｃへの接続部のＯＰＣパターン
の生成は抑制され、図４（ｆ）のマスクパターン５ｃの
ように一体となったＯＫパターンが生成される。一方、
接続部に配線パターンが接続されない場合には、図４
（ｇ）のように図４（ｂ）のままで、図４（ｈ）のよう
にその部分でパターン長が短くなるが、最初から接続用
パターンなので、マスクパターン５ｄとしては製品に影
響が出ることはない。

【００３７】図５は、差分パターンの合成による干渉部
分の補正を示す説明図であり、（ａ）〜（ｈ）が接続部
に配線パターンが接続されたときに減算するための差分
パターンを用意しておき、接続があれば差分パターンで
干渉パターンを除去する場合の平面パターンを示す。

【００３８】前記図４の変形例として、図５のようにセ
ルと配線のパターンが重なった場合、ＯＰＣ処理をキャ
ンセルするようなパターンを合成する処理を追加すれ
ば、ＤＲＬでのエラーなども回避できる。すなわち、図
５において、（ａ）のようにセルパターン１ｅの配線接
続部接続パターン１０ｅに配線パターン接続部１１ｅが
あり、（ｂ）のようにＯＰＣ処理済みセルパターン２ｅ
にパターンあり部分１４ｅが普通に生成されても、
（ｃ）のように減算処理用の差分パターン１５を生成し
ておき、（ｄ）のように配線パターン３ｅの接続方向を
制限し、（ｅ）のようにＯＰＣ処理済み配線パターン４
ｅが生成されて、（ｆ）のような合成パターン１６とな
っても、（ｇ）のように減算処理用差分パターン１５を
減算処理することにより、（ｈ）のようにマスクパター
ン５ｅとして干渉部分を補正してＯＫパターンとするこ
とができる。

【００３９】図６は、干渉領域補正パターンのカテゴリ
分けを示す説明図であり、（ａ）〜（ｇ）は配線にベン
ド不許可の場合の端子形状によるＯＰＣ補正パターン、
（ｈ）〜（ｍ）は配線にベンド許可の場合の端子形状に
よるＯＰＣ補正パターンの平面パターンをそれぞれ示
す。

【００４０】たとえば、使用可能な配線層数が少なく、
セルパターンと配線パターンが完全に分離不可能な場合
には、図６のように干渉部分に補正パターンを合成する
ことにより、段階的なＯＰＣ処理が可能となる。補正パ
ターンは、全ての端子形状のＯＰＣ補正のためには５種
類の補正パターンの使い分けを行い、Ｍ１ベンドなしで
７通り、有りで１３通りというように、予め干渉ケース
をカテゴリ分けしておき、パターンを用意しておいても
よいし、干渉部分に対してウィンドウ設定を行い、新た
にＯＰＣ処理を行ってもよい。

【００４１】すなわち、図６において、配線にベンド不
許可の際は、（ａ）のように端子が配線端点でＸ方向に
出ている場合、（ｂ）のように端子が配線端点でＹ方向
に出ている場合、（ｃ）のように（ｂ）の上下ミラーの
場合、（ｄ）のように端子が屈曲点上にある場合、
（ｅ）のように（ｄ）の上下ミラーの場合、（ｆ）のよ
うに端子がＹ方向に突き抜けている配線上にある場合、
（ｇ）のように端子がＴ字状の配線交差点上にある場合
の例である。一方、配線にベンド許可の際は、（ｈ）の
ように（ｂ）の−９０度回転の場合、（ｉ）のように
（ｂ）の上下ミラー＋９０度回転の場合、（ｊ）のよう
に（ａ）の９０度回転の場合、（ｋ）のように（ａ）の
−９０度回転の場合、（ｌ）のように（ｄ）の上下ミラ
ー＋９０度回転の場合、（ｍ）のように（ｄ）の−９０
度回転の場合の例がある。

【００４２】この処理を行う場合、通常のＡＮＤ、ＯＲ
処理だけではなく、減算処理を行うパターンとしてデー
タを保持することにより、マスク演算時の処理が簡素化
される。また、このような演算に特化して処理を行う演
算ハードウェアなどのサポートを行うことにより高速化
が図れる。

【００４３】図７は、隣接セルによる影響を示す説明図
であり、（ａ），（ｂ）はＯＰＣ補正の形状が変わらな
い場合、（ｃ），（ｄ）はＯＰＣ補正の形状が変わる場
合の平面パターンをそれぞれ示す。

【００４４】予めＯＰＣ処理が行われたパターン同士を
配置する場合、隣接するセル形状によりパターンの粗密
が変わり、ＯＰＣ補正の形状が変わる場合、セルパター
ンを補正する必要がある。すなわち、図７に示すよう
に、セル（Ａ）１７の右隣（左隣）に、（ａ）のように
セル（Ｂ）１８、または（ｃ）のようにセル（Ｃ）１９
が隣接して配置される場合、セル（Ａ）１７のセル
（Ｂ）１８またはセル（Ｃ）１９に隣接する部分の形状
が、（ｂ）のＯＰＣ処理済みセル（Ａ１Ｒ（Ｌ））パタ
ーン２０と（ｄ）のＯＰＣ処理済みセル（Ａ２Ｒ
（Ｌ））パターン２１のように食い違っており、その差
が製品に対して影響を与えるほど大きい場合、セル
（Ａ）１７に隣接するセルがセル（Ｂ）１８なのかセル
（Ｃ）１９なのかに対して、ＯＰＣ処理済みセル（Ａ１
Ｒ（Ｌ））パターン２０およびＯＰＣ処理済みセル（Ａ
２Ｒ（Ｌ））パターン２１を分別して配置する。セルパ
ターンは隣接セルの全てについて作成してもよいし、隣
接セルパターンを分類して分類グループ別にセルパター
ンを纏めてもよい。セル配置後、配線処理（ルーティン
グ）を行うのと並行して、プログラムによって新たに生
成してもよい。

【００４５】図８は、隣接セル補正用副パターンを示す
説明図であり、（ａ）〜（ｄ）はセル（Ａ）主パターン
とセル（Ａ１Ｒ（Ｌ））副パターンを加減算処理してＯ
ＰＣ処理済みセル（Ａ１Ｒ（Ｌ））パターンを生成する
場合、（ｅ）〜（ｈ）はセル（Ａ）主パターンとセル
（Ａ２Ｒ（Ｌ））副パターンを加減算処理してＯＰＣ処
理済みセル（Ａ２Ｒ（Ｌ））パターンを生成する場合の
平面パターンをそれぞれ示す。

【００４６】図８に示すように、ＯＰＣ処理済みセル
（Ａ１Ｒ（Ｌ））パターン、ＯＰＣ処理済みセル（Ａ２
Ｒ（Ｌ））パターンは、主パターンをそのまま置き換え
るパターンとはせず、主パターンからの差分の副パター
ンとしてデータ保持してマスク生成の演算により処理す
ることも可能である。すなわち、図８において、（ａ）
のようにセル（Ａ）１７ａの右隣（左隣）にセル（Ｂ）
１８ａが隣接して配置される場合は、（ｂ）のようなセ
ル（Ａ）主パターン２２に対して、（ｃ）のようなセル
（Ａ１Ｒ（Ｌ））副パターン（パターンなし）２３を用
意し、加減算処理して（ｄ）のようなＯＰＣ処理済みセ
ル（Ａ１Ｒ（Ｌ））パターン２０ａを生成することがで
きる。一方、（ｅ）のようにセル（Ａ）１７ａの右隣
（左隣）にセル（Ｃ）１９ａが隣接して配置される場合
は、（ｆ）のようなセル（Ａ）主パターン２２に対し
て、（ｇ）のようなセル（Ａ２Ｒ（Ｌ））副パターン２
４を用意し、加減算処理して（ｈ）のようなＯＰＣ処理
済みセル（Ａ２Ｒ（Ｌ））パターン２１ａを生成するこ
とができる。

【００４７】図９は、隣接セル補正カテゴリ分け減少の
ためのダミーパターン付加を示す説明図であり、
（ａ），（ｂ）はダミーパターン付加が必要ない場合、
（ｃ），（ｄ）はダミーパターンを付加する場合の平面
パターンをそれぞれ示す。

【００４８】前記図８の例に対して、たとえば図９に示
すように、セルの元データに隣接時の影響を小さくする
ようなパターンを付加することにより、隣接セルパター
ンの粗密の差を減少させ、これらのカテゴリ分けを減ら
すことも可能である。すなわち、図９（ａ）のセル
（Ａ）１７ｂとセル（Ｂ）１８ｂのように隣接部分は全
て同一のパターンとして、図９（ｂ）のＯＰＣ処理済み
セル（Ａ１Ｒ（Ｌ））パターン２０ｂのようにどのセル
と隣接してもパターン変化が生じないようにしたり、図
９（ｃ）のセル（Ａ）１７ｂとセル（Ｃ）１９ｂのよう
に隣接部分にパターン空きがある場合にはダミーパター
ン２５を配置して、図９（ｄ）のＯＰＣ処理済みセル
（Ａ１Ｒ（Ｌ））パターン２０ｂのように隣接パターン
に粗密の影響が及ばないようにする。これにより、セル
（Ａ）１７ｂの右隣（左隣）にセル（Ｃ）１９ｂが隣接
して配置される場合でも、セル（Ｂ）１８ｂが隣接して
配置される場合と同様にＯＰＣ処理済みセル（Ａ１Ｒ
（Ｌ））パターン２０ｂを生成することができる。

【００４９】また、セルの電源パターンのように隣接す
るセルで共有されるパターンがある場合、隣接セルとの
領域にマスクをしてＯＰＣ処理を行い、隣接セルと接続
された場合に影響が出ないようにする。また、前記図
４、図５で述べたように、未接続端点部のダレの許容
や、差分パターンによる演算により補正することも可能
である。

【００５０】このように、プロセスマージンが厳しくな
るセルパターンの部分のＯＰＣ処理を分離することによ
り、製造ラインの変更により処理装置が変更になった場
合においても、製品全てのマスク処理をチップ全体ＯＰ
Ｃ処理から行うことなく、セルのＯＰＣ処理パターンの
み生成して差し替えることにより、装置変更に対応する
ことも可能である。

【００５１】従って、本実施の形態の階層化ＯＰＣ処理
によるマスクデータパターン生成方法によれば、マスク
データ全パターンに対して新たにＯＰＣ処理を行う場合
に比べて製品作成ＴＡＴが大きく短縮される。この結
果、予め共通パターンであるセルパターンに対してＴＡ
Ｔを気にせず、最適化したＯＰＣ処理が行えるため、プ
ロセス余裕が増大して、歩留まりの向上による原価の低
減や製品性能の向上による売価の向上が見込める。ま
た、微細化した半導体製品においても短ＴＡＴで製品が
生産可能となり、短期納入が可能となる。

【００５２】すなわち、製品製作の初期段階マスクであ
る拡散層コンタクトパターンや下層配線パターンの主な
構成要素はセルパターンであるため、セルパターンに予
めＯＰＣ処理済みパターンを登録することにより、ＯＰ
Ｃ処理に要する時間が大幅に短縮される。また、予め用
意できるセルパターンには精密なＯＰＣ演算処理が可能
となるため、最適化したセルパターンが用意可能であ
る。このため、露光時のクリティカルなパターンの組み
合わせの回避余裕が大きくなるため、プロセスマージン
が大きく取れ、歩留まり向上の要素となる。また、設計
時のレイアウトパターンに近いパターンが生成できるよ
うになるため、シミュレーションにおける性能と実際の
製品の性能を近くすることができるため、マージンを減
らすことが可能となり、性能限界までの設計が可能とな
る。

【００５３】さらに、配線材料、配線膜厚、露光装置な
どのプロセス別にセルパターンを用意しておき、配線材
料、配線膜厚、露光装置などのプロセス変更時や、生産
ラインの変更時に使用セルパターンライブラリの差し替
えにより、新たなセルパターンのＯＰＣ処理を必要とせ
ずに新しいプロセス仕様に対応することができる。

【００５４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、前記実施の形態においては、ゲートアレ
イなどのＡＳＩＣ製品に適用した場合について説明した
が、さらに微細化した半導体製品全般に広く適用するこ
とができる。

【００５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５６】（１）製品に対して共通に用意されたセル
パターンのＯＰＣ処理済みパターン、またはＯＰＣ処理
演算用パターンを予め設計レイアウトデータ中に保持し
ておくことで、マスクデータ全パターンに対して新たに
ＯＰＣ処理を行う場合に比べて製品作成ＴＡＴを大幅に
短縮することが可能となる。

【００５７】（２）前記（１）により、予め共通パター
ンであるセルパターンに対してＴＡＴを気にせず、最適
化したＯＰＣ処理が行えるため、プロセス余裕が増大し
て、歩留まりの向上による原価の低減や製品性能の向上
による売価の向上を図ることが可能となる。

【００５８】（３）前記（１）により、微細化した半導
体製品においても、短ＴＡＴで製品が生産可能となり、
短期納入を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のマスクデータパターン
生成方法（階層化ＯＰＣ処理）を示すフロー図である。

【図２】（ａ）〜（ｉ）は本発明の一実施の形態におい
て、階層の異なるＯＰＣパターン同士の干渉を示す説明
図である。

【図３】（ａ）〜（ｄ）は本発明の一実施の形態におい
て、ＯＰＣパターンの独立性を確保する方法（層による
分離）を示す説明図である。

【図４】（ａ）〜（ｈ）は本発明の一実施の形態におい
て、階層化により不具合を生じないようにセルパターン
を工夫する場合を示す説明図である。

【図５】（ａ）〜（ｈ）は本発明の一実施の形態におい
て、差分パターンの合成による干渉部分の補正を示す説
明図である。

【図６】（ａ）〜（ｍ）は本発明の一実施の形態におい
て、干渉領域補正パターンのカテゴリ分けを示す説明図
である。

【図７】（ａ）〜（ｄ）は本発明の一実施の形態におい
て、隣接セルによる影響を示す説明図である。

【図８】（ａ）〜（ｈ）は本発明の一実施の形態におい
て、隣接セル補正用副パターンを示す説明図である。

【図９】（ａ）〜（ｄ）は本発明の一実施の形態におい
て、隣接セル補正カテゴリ分け減少のためのダミーパタ
ーン付加を示す説明図である。

【図１０】（ａ），（ｂ）は本発明の前提として、ＯＰ
Ｃ処理を示す説明図である。

【図１１】本発明の前提として、チップ一括ＯＰＣ処理
によるマスクデータパターン生成方法を示すフロー図で
ある。

【符号の説明】

１，１ｂ，１ｃ，１ｅセルパターン２，２ｂ，２ｃ，２ｅＯＰＣ処理済みセルパターン３，３ａ，３ｂ，３ｃ，３ｅ配線パターン４，４ａ，４ｂ，４ｃ，４ｅＯＰＣ処理済み配線パタ
ーン５，５ａ，５ｂ，５ｃ，５ｄ，５ｅマスクパターン６単一パターン７ＯＰＣ処理済み単一パターン８干渉部分９ビアパターン１０，１０ｅ配線接続部接続パターン１１，１１ｅ配線パターン接続部１２ＯＰＣ処理抑制エリア１３パターンなし部分１４，１４ｅパターンあり部分１５差分パターン１６合成パターン１７，１７ａ，１７ｂセル（Ａ）１８，１８ａ，１８ｂセル（Ｂ）１９，１９ａ，１９ｂセル（Ｃ）２０，２０ａ，２０ｂＯＰＣ処理済みセル（Ａ１Ｒ
（Ｌ））パターン２１，２１ａＯＰＣ処理済みセル（Ａ２Ｒ（Ｌ））パ
ターン２２セル（Ａ）主パターン２３セル（Ａ１Ｒ（Ｌ））副パターン２４セル（Ａ２Ｒ（Ｌ））副パターン２５ダミーパターン３１設計パターン３２マスクパターン３３短縮３４ダレ３５ドッグボーン３６セリフ３７ＯＰＣ処理済みパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者平尾謙次東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者高橋敏郎東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 2H095 BB01 5B046 AA08 BA04 FA04 FA06 FA12 GA06 KA06 5F064 AA03 DD03 DD05 EE03 HH09 HH12

Claims

【特許請求の範囲】

【請求項１】製品の拡散層のレイアウトパターン１種
に対して配線層のレイアウトパターンが複数種該当し、
予め製品に対して共通に用意されたセルパターンの配置
を行い、この配置したセル間に接続する配線パターンを
生成して製品のレイアウトパターンを生成するように、
前記配線層のレイアウトパターンを段階的に生成する製
品のマスクデータパターン生成方法であって、前記製品に対して共通に用意されたセルパターンのＯＰ
Ｃ処理済みパターン、またはＯＰＣ処理演算用パターン
を予め設計レイアウトデータ中に保持しておくことを特
徴とするマスクデータパターン生成方法。
【請求項２】製品毎にパターンが変化しないセルパタ
ーンに対して配置配線前に予めＯＰＣ処理を行い、ＯＰ
Ｃ処理済みセルパターンを生成してデータベースに登録
しておくステップと、前記データベースに登録したＯＰＣ処理済みセルパター
ンを製品の配置情報に従って配置するステップと、前記製品の配置情報に従って作成された配線パターンに
対してＯＰＣ処理を行い、ＯＰＣ処理済み配線パターン
を生成するステップと、前記ＯＰＣ処理済みセルパターンと前記ＯＰＣ処理済み
配線パターンとを合成してＯＰＣ処理済みチップパター
ンを生成するステップとを有し、前記ＯＰＣ処理済みチップパターンをマスクデータパタ
ーンとしてマスク生成を行うことを特徴とするマスクデ
ータパターン生成方法。
【請求項３】請求項２記載のマスクデータパターン生
成方法であって、前記ＯＰＣ処理済みチップパターンを生成するステップ
において、前記ＯＰＣ処理済みセルパターンと前記ＯＰ
Ｃ処理済み配線パターンとが干渉する場合には、この干
渉する部分が整合するように加減算パターンを配置して
補正することを特徴とするマスクデータパターン生成方
法。
【請求項４】請求項２記載のマスクデータパターン生
成方法であって、前記セルパターンに対してＯＰＣ処理を行うステップ
と、前記配線パターンに対してＯＰＣ処理を行うステッ
プにおいて、前記セルパターンにはシミュレーションに
よる詳細なＯＰＣ処理を行い、前記配線パターンには簡
易なＯＰＣ処理を行い、前記製品論理内で不均一なＯＰ
Ｃ処理レベルを設定することを特徴とするマスクデータ
パターン生成方法。
【請求項５】請求項２記載のマスクデータパターン生
成方法であって、前記ＯＰＣ処理済みセルパターンを配置するステップに
おいて、前記ＯＰＣ処理済みセルパターンを配置した場
合、このＯＰＣ処理済みセルパターンの配置された位置
に隣接するセルの種類により前記ＯＰＣ処理済みセルパ
ターンのＯＰＣ処理の補正パターンを異なるものとする
ことを特徴とするマスクデータパターン生成方法。