JP2006201771A - アレイ基板、それを有する液晶表示パネル及び液晶表示装置 - Google Patents

Abstract

【課題】ピクセルのＲＭＳ原因によって発生される画質不良を改善するためのアレイ基板と、それを有する液晶表示パネル及び液晶表示装置を提供する。
【解決手段】スイッチング素子は、互いに隣接するゲート配線と互いに隣接するデータ配線によって画定される単位ピクセル領域に形成される。メインピクセル部は単位ピクセル領域の第１領域に形成される。カップリングキャパシターはスイッチング素子に接続される。サブピクセル部はカップリングキャパシターに接続され、単位ピクセル領域の第２領域に形成される。それにより、ＰＶＡ構造でゲート配線とピクセル電極とが重畳することにより発生する追加的なゲート/ソース間キャパシターの面積をメインピクセルからサブピクセルに移行し、メインピクセルのキックバック電圧を減少してピクセルのＲＭＳ原因によって発生する画質不良を改善することができる。
【選択図】図１

Description

本発明はアレイ基板、それを有する液晶表示パネル及び液晶表示装置に関し、より詳細には発生する画質不良を改善するためのアレイ基板、それを有する液晶表示パネル及び液晶表示装置に関する。

一般的に、液晶表示装置ＬＣＤは各画素をスイッチングする薄膜トランジスタＴＦＴが形成されたアレイ基板（またはＴＦＴ基板）と、共通電極が形成された対向基板（またはカラーフィルター基板）と、２つの間に密封された液晶層とで構成される。このような液晶表示装置では液晶層に電圧を印加して光の透過率を制御することで画像を表示する。
液晶表示装置は、液晶によって遮蔽されない方向のみに光が透過して画像を具現するので、相対的に他の表示装置に比べて視野角が狭いという短所がある。それにより、広視野角を実現するために垂直配向モード（以下、ＶＡモードと称す）の液晶表示装置が開発された。

ＶＡモードの液晶表示装置は、対向する面に対して垂直に配向処理された２つの基板と、２つの基板の間に密封されたネガティブ型の誘電率異方性を有する液晶層とで構成される。液晶層の液晶分子は垂直配向の性質を有する。
動作の際、２つの基板の間に電圧が印加されない時には、液晶分子が基板表面に対して略垂直方向に整列することでブラックを表示する。アレイ基板の制御電極とそれと連係されたカラーフィルター基板の共通電極に所定の電圧が印加される時には、液晶分子が基板表面に略水平方向に整列されホワイトを表示し、ホワイト表示のための電圧より小さい電圧が印加された時には、液晶分子が基板表面に対して斜めの方向に傾くように配向されグレーを表示する。このとき、グレー・スケールは液晶分子の平均配向に依存して変わる。

一方、液晶表示装置、特に中小型液晶表示装置には視野角を増加させるか、階調反転を抑制するためにＰＶＡモード（Patterned Vertical Alignment）を採用するように構成されたＬＣＤ装置が使用される。ＰＶＡモードを採用する液晶表示装置は多重ドメインを画定するためにカラーフィルター基板にパターニングされた共通電極層とアレイ基板にパターニングされた画素電極層を有する。

最近では、視野角の改善のために互いに異なるピクセル電圧を有する分離された２つのピクセル電極領域、即ち、メインピクセルとサブピクセルを１つのピクセル領域内に形成している。このように、１つのピクセル領域にメインピクセルとサブピクセルを形成する技術をスーパーＰＶＡ（ＳＰＶＡ）と称する。
前記したスーパーＰＶＡ技術は、単位ピクセル内に１つのＴＦＴを形成し、メインピクセルには直接的にデータ電圧を印加し、サブピクセルにはカップリングキャパシターを経由して間接的にデータ電圧を印加し、電圧差異を誘導する方法である。即ち、前記したカップリングキャパシタンスを用いてサブピクセルにデータ電圧を印加すると、サブピクセルの電圧は、カップリングキャパシター用配線とサブピクセルのピクセル電極間のカップリングキャパシタンスの形成によって間接的に誘導され、カップリングキャパシタンスとサブピクセル部分のストレージキャパシターによって決定される。

これにより、メインピクセルには相対的に高いキックバック電圧が印加されフリッカーのような画質不良が発生されるという問題点がある。

本発明の技術的な課題は、このような点に鑑み出されたもので、本発明の目的はメインピクセルのキックバック電圧を減少させ、発生する画質不良を改善するために最適化されたＰＶＡピクセル構造を有するアレイ基板を提供することにある。
本発明の他の目的は、前記したアレイ基板を有する液晶表示パネルを提供することにある。

本発明のさらに他の目的は、前記したアレイ基板を有する液晶表示装置を提供することにある。

前記した本発明の目的を実現するために一実施例によるアレイ基板は、スイッチング素子（例えば、ＴＦＴのようなトランジスタスイッチ）、メインピクセル部、カップリングキャパシター及びサブピクセル部を含む。前記スイッチング素子は互いに隣接するゲート配線とデータ配線によって画定される単位ピクセル領域に形成される。例えば、前記ピクセル領域は第１ゲート配線と隣接した第１データ配線によって画定され、また、第１ゲート配線に繋がる第２ゲート配線と、第１データ配線に繋がる第２データ配線によっても画定される。前記ゲート及びデータ配線は絶縁基板上に形成される。前記メインピクセル部は前記単位ピクセル領域の第１領域（例えば、中央領域）に形成される。前記カップリングキャパシターは前記スイッチング素子に接続される。前記サブピクセル部は前記カップリングキャパシターに接続され、前記単位ピクセル領域の第２領域（例えば、周辺領域）に形成される。

前記メインピクセル部には複数の開口パターンが形成されることを特徴とする。
前記サブピクセル部には複数の開口パターンが形成されることを特徴とする。
前記メインピクセル部は前記ゲート配線と平行し前記単位ピクセル領域を２分割する領域に形成されることを特徴とする。
前記メインピクセル部は、前記スイッチング素子に接続されることを特徴とする。前記メインピクセル部は下部に形成された第２カップリングパターンと、上部に形成され前記第２カップリングパターンとコンタクトするメイン電極とを含むことが望ましい。前記サブピクセル部は下部に形成された第１下部ストレージパターン、前記第１下部ストレージパターンとコンタクトする第１サブ電極、下部に形成された第２下部ストレージパターン及び前記第１サブ電極と分離されながら前記第２下部ストレージパターンとコンタクトする第２サブ電極を含むことが望ましい。

このとき、前記メイン電極には単位ピクセル領域の第１ゲート配線と略平行方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成されることを特徴とする。
前記第１サブ電極には前記メイン電極に形成されたＹ字形状の開口パターンの第１ゲート配線と平行でない分岐部のうちの一方と平行な２つの開口パターンが形成されることを特徴とする。

前記第２サブ電極には、前記メイン電極に形成されたＹ字形状の開口パターンの第１ゲート配線と平行でない分岐部のうちの他方と平行であり、前記第１ゲート配線に平行な軸を基準にして前記第１サブ電極に形成された開口パターンと対称である２つの開口パターンが形成されることを特徴とする。
前記した本発明の目的を実現するために他の実施例によるアレイ基板は、メインスイッチング素子、メインピクセル部、サブゲートライン、サブスイッチング素子及びサブピクセル部を含む。前記メインゲートランは単位ピクセル領域に形成される。前記メインスイッチング素子は前記メインゲートラインに接続される。前記メインピクセル部は前記メインスイッチング素子に接続され前記単位ピクセル領域の中央領域に形成される。前記サブゲートラインは前記単位ピクセル領域に形成される。前記サブスイッチング素子は前記サブゲートラインに接続される。前記サブピクセル部は前記単位ピクセル領域の残余領域に形成される。

ここで、他の実施例によるアレイ基板は前記ゲートラインと平行に形成された第１下部ストレージパターンと、単位ピクセル領域を横方向に２分割する第１カップリングパターンとをさらに含み、前記第１カップリングパターンは単位ピクセルの端部領域で前記第１下部ストレージパターンと電気的に接続されることを特徴とする。
前記した本発明の他の目的を実現するために一実施例による液晶表示パネルは、上部基板、液晶層及び下部基板を含む。前記上部基板は共通電極層を具備する。前記下部基板は前記上部基板との結合により前記液晶層を収容するものであり、単位ピクセル領域の第１領域（例えば、中央領域）に形成されたメインピクセル部、スイッチング素子に接続されたカップリングキャパシター及び前記カップリングキャパシターに接続され、前記単位ピクセル領域の第２領域（例えば、周辺領域）に形成されたサブピクセル部を具備する。

前記した本発明のさらにまたの目的を実現するために、一実施例による液晶表示装置はゲートライン、データライン、スイッチング素子、メインピクセル部、第１カップリングキャパシター、第１サブピクセル部、第２カップリングキャパシター及び第２サブピクセル部を含む。前記ゲートラインはゲート信号を伝達する。前記データラインはデータ信号を伝達する。前記スイッチング素子は前記ゲートライン及びデータラインに接続される。前記メインピクセル部は前記スイッチング素子に接続される。前記第１カップリングキャパシターは一端が前記スイッチング素子に接続される。前記第１サブピクセル部は前記第１カップリングキャパシターを経由して前記スイッチング素子に接続される。前記第２カップリングキャパシターは一端が前記スイッチング素子に接続される。前記第２サブピクセル部は前記第２カップリングキャパシターを経由して前記スイッチング素子に接続される。

前記メインピクセル部は一端が前記スイッチング素子に接続され、他端が共通電圧に接続されたメイン液晶キャパシター及び一端が前記スイッチング素子に接続され、他端がストレージ電圧に接続されたメインストレージキャパシターを含むことを特徴とする。
前記第１サブピクセル部は、一端が前記第１カップリングキャパシターに接続され、他端が共通電圧に接続された第１液晶キャパシター及び一端が前記第１カップリングキャパシターに接続され、他端がストレージ電圧に接続された第１ストレージキャパシターを含むことを特徴とする。

前記第２サブピクセル部は、一端が前記第２カップリングキャパシターに接続され、他端が前記共通電圧に接続された第２液晶キャパシター及び一端が前記第２カップリングキャパシターに接続され、他端が前記ストレージ電圧に接続された第２ストレージキャパシターを含むことを特徴とする。
このようなアレイ基板、それを有する液晶表示パネル及び液晶表示装置によると、ＰＶＡ構造でゲート配線とピクセル電極とが重畳され発生する追加的なゲート/ソース間キャパシターの面積をメインピクセルからサブピクセルに移転させることで、メインピクセルのキックバック電圧を減少させフリッカーのようにピクセルのＲＭＳ原因によって発生される画質不良を改善することができる。

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
ここで、紹介される実施例は当業者に本発明の思想が十分に伝達できるようにするために提供されたのである。図面において、多層（または膜）及び領域を明確に表現するために配線の幅や厚さを拡大して示している。全体的に、図面説明の際、観察者観点で説明し、層、膜、領域、板などの部分が他の部分の“上に”にあるとするとき、これは他の部分“すぐ上”にある場合に限らず、その中間にさらに他の部分がある場合も含む。反対に、ある部分が他の部分の“すぐ上”にあるという場合には中間に他の部分がないことを意味する。

（実施例１）
図１は本発明の第１実施例による液晶表示パネルを説明する平面図であり、図２は図１に示された液晶表示パネルをＩ−Ｉ’線に沿って切断した断面図である。特に、透過型アレイ基板を有する液晶表示パネルを図示する。
図１及び図２に示すように、本発明の第１実施例による液晶表示パネルはアレイ基板１００、液晶層１８０及びアレイ基板１００との結合されることにより液晶層１８０を収容するカラーフィルター基板１９０を含む。

アレイ基板１００は、基板１０５の上に図における横方向に伸張されたゲート配線１１０、ゲート配線１１０から延長されたゲート電極１１２、ゲート配線１１０とは離間され単位ピクセル領域内でゲートライン１１０に平行である方向に形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２及び単位ピクセル領域を図横方向に２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板１００は、窒化珪素ＳｉＮｘなどの材質からなり、ゲート配線１１０及びゲート電極１１２をカバーするゲート絶縁層１１３及びゲート電極１１２をカバーするアクティブ層１１４を含む。アクティブ層１１４は、ａ−Ｓｉのような半導体層、及び半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板１００は、縦方向に伸張されたソース配線１２０、ソース配線１２０から延長されたソース電極１２２及びソース電極１２２と一定間隔離間するドレイン電極１２３を含む。ここで、ゲート電極１１２、半導体層と半導体不純物層からなるアクティブ層１１４、ソース電極１２２及びドレイン電極１２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板１００は、ドレイン電極１２３から延長された第１上部ストレージパターン１２４、単位ピクセル領域の図左側に形成され、ドレイン電極１２３から延長された第１延長パターン１２５、第１延長パターン１２５に接続された第２カップリングパターン１２６、単位ピクセル領域の図左側に形成され、第１延長パターン１２５に接続された第２延長パターン１２７及び第２延長パターン１２７に接続された第２上部ストレージパターン１２８を含む。

ゲート配線１１０やソース配線１２０は、単一層または二重層などで形成することができる。単一層で形成する場合には、アルミニウム（Ａｌ）やアルミニウム（Ａｌ）−ネオジウム（Ｎｄ）合金で形成することができ、二重層で形成する場合にはクロム（Ｃｒ）、モリブデン（Ｍｏ）またはモリブデン合金膜などの物理/化学的特性の優れた物質を下部層として形成し、アルミニウム（Ａｌ）またはアルミニウム合金などの非抵抗の低い物質を上部層として形成する。

アレイ基板１００は、薄膜トランジスタＴＦＴを覆いながらドレイン電極１２６の一部を露出するように順に積層したパッシベーション層１３０と有機絶縁層１３２とを含む。パッシベーション層１３０と有機絶縁層１３２は、ソース電極１２２とドレイン電極１２３との間のアクティブ層１１４をカバーして保護する役割、及び薄膜トランジスタＴＦＴとピクセルデータ部１４０を絶縁する役割を果たす。アクティブ層１１４は半導体層と半導体層上に形成された半導体不純物層を含む。

有機絶縁層１３２の高さ調節を通じて液晶層１８０の厚さ（液晶層のセルギャップ）を調節することもできる。他の実施例においては、パッシベーション層１３０を省略することもできる。
アレイ基板１００は薄膜トランジスタ（ＴＦＴ）のドレイン電極１２３にコンタクトホールを通じて電気的に接続され開口されたパターン形状を有するピクセル電極部１４０を含む。

具体的に、ピクセルデータ部１４０は第２カップリングパターン１２６とコンタクトするメイン電極１４４、第１下部ストレージパターンＳＴＬ１とコンタクトする第１サブ電極１４２、第１サブ電極１４２と分離され第２下部ストレージパターンとコンタクトする第２サブ電極１４６を含む。
メイン電極１４４には単位ピクセル領域を図横方向の軸を中心として対称である２つのＹ字形状の開口パターンが形成される。対称に構成されるＹ字形状の分岐部（ゲート配線と平行でない部分）は９０°の角度を有する２つの分岐部で構成される。第１サブ電極１４２には、Ｙ字形状の分岐部の一方と平行である２つの開口パターンが形成される。第２サブ電極１４６には、Ｙ字形状の分岐部の他方と平行であり、図横方向の軸を基準として、第１サブ電極１４２に形成された開口パターンと対称な２つの開口パターンが形成される。メイン電極１４４、第１及び第２サブ電極１４２、１４６に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。

メイン電極１４４、第１及び第２サブ電極１４２、１４６は透明な導電性物質で形成される。このような透明な導電性物質の例としてはインジウム錫酸化（ＩＴＯ）、インジウム亜鉛酸化（ＩＺＯ）、亜鉛酸化（ＺＯ）などを挙げることができる。
一方、カラーフィルター基板１９０は単位ピクセル領域に対応して透明基板１９２上に形成された色画素層１９４と、色画素層１９４上に形成され、アレイ基板１００に形成されたピクセル電極１４０の開口パターンをカバーし一部領域が開口された共通電極部１９６とを含み、アレイ基板１００との結合により液晶層１８０を収容する。液晶層１８０内の液晶分子は垂直配向ＶＡモードに配列される。

平面上で観察するとき、メイン電極１４４、第１及び第２サブ電極１４２、１４６それぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能で、前記配向膜を形成しなくてもよいのである。
図３は図１に示された液晶表示装置の単位ピクセルを説明する等価回路図である。

図３に示すように、本発明の実施例による液晶表示装置はゲートラインＧＬ、データラインＤＬ、スイッチング素子ＴＦＴ、メインピクセル部ＭＰ、第１カップリングキャパシターＣｃｐ１、第１サブピクセル部ＳＰ１、第２カップリングキャパシターＣｃｐ２及び第２サブピクセル部ＳＰ２を含む。
ゲートラインＧＬはスイッチング素子をアクティブにするゲート信号をスイッチング素子ＴＦＴに伝達し、データラインＤＬはスイッチング素子ＴＦＴにデータ信号を伝達する。

メインピクセル部ＭＰは、一端がスイッチング素子ＴＦＴに接続され、他端が共通電圧（Ｖｃｏｍ）に接続されたメイン液晶キャパシター（ＣｌｃＭ）及び一端がスイッチング素子ＴＦＴに接続され、他端がストレージ電圧（Ｖｓｔ）に接続されたメインストレージキャパシター（ＣｓｔＭ）を含む。
第１カップリングキャパシターＣｃｐ１は、一端がスイッチング素子ＴＦＴに接続され、他端が前記第１サブピクセル部ＳＰ１に接続される。

第１サブピクセル部ＳＰ１は、一端が第１カップリングキャパシターＣｃｐ１に接続され、他端が共通電圧に接続された第１液晶キャパシターＣｌｃｓｌ及び一端が第１カップリングキャパシターＣｃｐ１に接続され、他端がストレージ電圧（Ｖｓｔ）に接続された第１ストレージキャパシターＣｓｔｓ１を含む。
第２カップリングキャパシターＣｃｐ２は、一端がスイッチング素子ＴＦＴに接続され、他端が第２サブピクセル部ＳＰ２に接続される。

第２サブピクセル部ＳＰ２は、一端が第２カップリングキャパシターＣｃｐ２に接続され、他端が共通電圧に接続された第２液晶キャパシターＣｌｃｓ２及び一端が第２カップリングキャパシターＣｃｐ２に接続され、他端がストレージ電圧Ｖｓｔに接続された第２ストレージキャパシターＣｓｔｓ２を含む。
図４〜図８は、図１に示されたアレイ基板の製造方法を説明する平面図である。特に、ＴＦＴに近接する位置に配置されたドレイン配線とＴＦＴから離れた位置に配置されるドレイン配線のそれぞれに形成されたコンタクトホールを有するアレイ基板を示す。特に、図４はゲート配線の形成を説明し、図５はアクティブ開口パターンの形成を説明し、図６はソース/ドレイン配線の形成を説明し、図７はコンタクトホールが形成された有機絶縁膜を説明し、図８はＩＴＯのようなピクセル電極を説明する。

図２及び図４に示すように、ガラスやセラミックなどの絶縁物質からなる透明基板１０５上にタンタルＴａ、チタンＴｉ、モリブデンＭｏ、アルミニウムＡｌ、クロムＣｒ、銅Ｃｕ、またはタングステンＷなどのような材質の金属を蒸着して金属層を形成する。
続いて、蒸着された金属層をパターニングして図横方向に縁設され縦方向に配列される複数のゲートライン１１０、薄膜トランジスタを画定するためにゲートライン１１０から延長されたゲート電極１１２、単位ピクセル領域内でゲートライン１１０と平行方向に形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２、及び単位ピクセル領域を横切る方向に設けられ単位ピクセル領域を２分割する第１カップリングパターンＣＰＬを形成する。

続いて、ゲートライン１１０、ゲート電極１１２、第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２及び第１カップリングパターンＣＰＬを含む基板の全面に窒化シリコンなどをプラズマ化学気相蒸着法で積層してゲート絶縁層１１３を形成する。ゲート絶縁層１１３は基板１０５の全面に形成することもでき、ゲートライン１１０、ゲート電極１１２、第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２及び第１カップリングパターンＣＰＬをカバーするようにパターニングすることもできる。

図５に示すように、ゲート絶縁層１１３上にアモルファス−シリコン（ａ−Ｓｉ）膜及びｎ＋アモルファスシリコン（ａ−Ｓｉ）膜を形成し、薄膜トランジスタを画定するために一部領域をパターニングし、ゲート電極１１２が位置する領域にアクティブ層１１４を形成する。
続いて、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）またはタングステン（Ｗ）などのような金属を蒸着する。

図６に示すように、蒸着された金属をパターニングして複数のデータライン１２０、データライン１２０から延長されたソース電極１２２、ソース電極１２２から一定間隔離間して形成されるドレイン電極１２３、ドレイン電極１２３から延長された第１上部ストレージパターン１２４、ドレイン電極１２３から延長された第１延長パターン１２５に接続された第２カップリングパターン１２６と、第１延長パターン１２５に接続された第２延長パターン１２７及び第２延長パターン１２７に接続された第２上部ストレージパターン１２８を形成する。

第１上部ストレージパターン１２４には、第１コンタクトホールＣＮＴＳＴ１が形成される。第２カップリングパターン１２６は、単位ピクセル領域を横切る方向に設けられ単位ピクセルを２分割して第１カップリングパターンＣＰＬをカバーする。第２上部ストレージパターン１２８には第２コンタクトホールＣＮＴＳＴ２が形成される。
図２及び図７に示したように、アクティブ層１１４、データライン１２０、ソース電極１２２、ドレイン電極１２３、第１上部ストレージパターン１２４、第１延長パターン１２５、第２カップリングパターン１２６、第２延長パターン１２７及び第２上部ストレージパターン１２８で構成されたゲート絶縁層１１３上にスピンコーティング方法でレジスタを積層してパッシベーション層１３０と有機絶縁１３２を形成する。本実施例において、ドレインラインはストレージパターン１２４、第１延長パターン１２５、第２カップリングパターン１２６、第２延長パターン１２７及び第２上部ストレージパターン１２８を含む。

連続するゲートライン１１０とデータライン１２０によって画定されるアレイ基板の単位ピクセル領域で、パッシベーション層１３０と有機絶縁１３２の一部を除去して第１コンタクトホールＣＮＴＳＴ１に対応する領域に第３コンタクトホールＣＮＴＳＴ３を形成する。また、第２コンタクトホールＣＮＴＳＴ２に対応する領域に第４コンタクトホールＣＮＴＳＴ４を形成し、第２カップリングパターン１２６に対応する領域に第５コンタクトホールＣＮＴＣＰを形成する。

図２及び図８に示すように、単位ピクセル領域内で、第３コンタクトホールＣＮＴＳＴ３と第１コンタクトホールＣＮＴＳＴ１を通じて第１下部ストレージパターンＳＴＬ１と接続され、第４コンタクトホールＣＮＴＳＴ４と第２コンタクトホールＣＮＴＳＴ２を通じて第２下部ストレージパターンＳＴＬ２と接続され、第５コンタクトホールＣＮＴＣＰを通じて第２カップリングパターン１２６と接続されるピクセル電極部１４０が形成される。

具体的に、ピクセル電極部１４０は第２カップリングパターン１２６とコンタクトするメイン電極１４４、第１下部ストレージパターンＳＴＬ１とコンタクトする第１サブ電極１４２、前記第１サブ電極１４２と分離され第２下部ストレージパターンとコンタクトする第２サブ電極１４６を含む。
メイン電極１４４には、単位ピクセル領域を図横方向の軸を中心として対称である２つのＹ字形状の開口パターンが形成される。対称であるＹ字形状の２つの分岐部（ゲート配線と平行でない部分）は９０°の角度を有する。第１サブ電極１４２には、Ｙ字形状の分岐部の一方と平行である２つの開口パターンが形成される。第２サブ電極１４６には、Ｙ字形状の分岐部の他方と平行であり、図横方向の軸を基準として第１サブ電極に形成された開口パターンと対称である２つの開口パターンが形成される。メイン電極１４４、第１及び第２サブ電極１４２、１４６に複数の開口パターンを形成することは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。

メイン電極１４４、第１サブ電極１４２及び第２サブ電極１４６は透明な導電性物質で形成することができる。このような透明な導電性物質の例としては、インジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。メイン電極１４４、第１サブ電極１４２及び第２サブ電極１４６は全面塗布した後パターニングすることが形成できる。メイン電極１４４、第１サブ電極１４２及び第２サブ電極１４６は部分的に形成されるように塗布することもできる。

図面上では、観察者観点でメイン電極１４４、第１サブ電極１４２及び第２サブ電極１４６がゲートライン１１０のエッジとデータライン１２０のエッジで一定間隔分だけそれぞれ離間した構成を示したが、最小の幅を有しオーバーレイすることもできる。
以上、説明したように、本発明の第１実施例によると、単位ピクセル領域の中央領域にスイッチング素子ＴＦＴと直接的に接続されるメインピクセル部を形成し、単位ピクセル領域の端領域にカップリングキャパシターを通じてスイッチング素子ＴＦＴと間接的に接続されるサブピクセル部を形成することで、メインピクセル部のキックバック電圧を顕著に減少させることができる。

これについては下記する図９を参照してより詳細に説明する。
図９は本発明によるゲート/ソース間キャパシターの移転を説明する平面図である。
図９に示すように、一般的なゲート/ソース間キャパシタンスＣｇｓ１はチャンネル層上でゲート配線とドレイン配線がオーバーレイされる面積によって画定される。本発明による追加的なゲート/ソース間キャパシタンスＣｇｓ２はゲート配線１１０とピクセル電極１４２がオーバーレイされる面積によって画定される。

このように、追加的なゲート/ソース間キャパシタンスの面積をメインピクセルからサブピクセルに移転させることで、メインピクセルのキックバック電圧を顕著に減少させる。即ち、一般的なゲート/ソース間キャパシタンスＣｇｓ１の面積と追加的なゲート/ソース間キャパシタンスＣｇｓ２の面積比は略６０：４０である。
キックバック電圧Ｖｋは下記する数式１によって画定される。

Ｖｋ＝｛Ｃｇｓ ｏｖｅｒ｛Ｃｇｓ＋Ｃｓｔ＋Ｃｌｃ｝｝ｃｄｏｔ（Ｖｏｎ−Ｖｏｆｆ ）・・・（数式１）
ここで、Ｃｇｓはゲート/ソース間キャパシタンスであり、Ｃｓｔはストレージキャパシタンスであり、Ｃｌｃは液晶キャパシタンスであり、Ｖｏｎはゲートオン電圧であり、Ｖｏｆｆはゲートオフ電圧である。

メインピクセルのキックバック電圧が減少されるとフリッカー現象のようなピクセルのＲＭＳ原因による画質不良が減少されるか除去される。
また、本発明によるＰＶＡモードの液晶表示装置は低階調残象を改善する効果がある。それは、サブピクセルのガンマ曲線が中間諧調までブラックを保持するからである。
（実施例２）
図１０は本発明の第２実施例による液晶表示パネルを説明する平面図である。

図１１は図１０に示されたアレイ基板２００の平面図である。特に、スイッチング素子ＴＦＴから離れた位置に配置されるドレイン配線に形成されたコンタクトホールを有するアレイ基板を示す。
図２、図１０及び図１１に示すように、本発明の第２実施例によるアレイ基板２００は基板上に図横方向に延設されるゲート配線２１０、ゲート配線２１０から延長されたゲート電極２１２、ゲート配線２１０から離間して設けられ単位ピクセル領域内でゲートライン２１０に平行に形成された第１及び第２下部ストレージパターンＳＴＬ、ＳＴＬ２及び単位ピクセル領域を横切る方向に設けられ単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板２００は、窒化珪素ＳｉＮｘなどの材質からなり、ゲート配線２１０及びゲート電極２１２をカバーするゲート絶縁層（図示せず）、及びゲート電極２１２をカバーするアクティブ層２１４を含む。アクティブ層２１４はａ−Ｓｉのような半導体層、及び半導体層上に形成されたｎ＋ａ−Ｓｉのような不純物層を含む。
アレイ基板２００は図縦方向に延設されたソース配線２２０、ソース配線２２０から延長されたソース電極２２２、及びソース電極２２２と一定間隔離間して設けられるドレイン電極２２３を含む。ここで、ゲート電極２１２、半導体層２１４、半導体不純物層２１５、ソース電極２２２及びドレイン電極２２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板２００は、ドレイン電極２２３から延長された第１上部ストレージパターン２２４、単位ピクセル領域の図右側に形成されドレイン電極２２３から延長された第１延長パターン２２５、第１延長パターン２２５に接続された第２カップリングパターン２２６、単位ピクセル領域の図右側に形成され第１延長パターン２２５に接続された第２延長パターン２２７及び第２延長パターン２２７に接続された第２上部ストレージパターン２２８を含む。

アレイ基板２００は薄膜トランジスタＴＦＴを覆いながらドレイン電極２２６の一部を露出するように順に積層されたパッシベーション層２３０と有機絶縁層（図示せず）を含む。パッシベーション層２３０と有機絶縁層は、ソース電極２２２とドレイン電極２２３との間のチャンネル層２１４をカバーして保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部２４０を絶縁する役割を実施する。チャンネル層２１４は半導体層２１４と半導体層２１４上に形成された半導体不純物層２１５を含む。

有機絶縁層の高さ調節を通じて液晶層２００の厚さ（液晶層のセルギャップ）を調節することもできる。他の実施例においては、パッシベーション層２３０を省略することもできる。
アレイ基板２００は、コンタクトホールＣＮＴＳＴ１を通じて下部の第２カップリングパターン２２４と接続され開口されたパターン形状を有するピクセル電極部を含む。

具体的に、ピクセル電極部は、単位ピクセル領域の下側と上側にそれぞれ形成され単位ピクセル領域の図右側において、第１円超パターン２２５により電気的に接続されたメイン電極２４４及びサブ電極２４２を含む。メイン電極２４４は、図右側方向に向かうウェッジ形状を画定し、サブ電極２４２はメイン電極２４４が未形成された領域に形成される。

示された実施例において、メイン電極２４４には単位ピクセル領域において図横方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成される。対称なＹ字形状の２つの分岐部（ゲート配線と平行でない部分）は９０°の角度を有する。この開口パターンによって形成されたサブ電極２４２の幅は均一であることが望ましい。
サブ電極２４２の下側には、Ｙ字形状の分岐部の一方と平行な２つの開口パターンが形成され、サブ電極２４２の上側にはＹ字形状の分岐部の他方と平行な２つの開口パターンが形成される。サブ電極２４２の上側に形成された２つの開口パターンはサブ電極２４２の下側に形成された２つの開口パターンと、図横方向の軸を基準として対称に形成される。

メイン及びサブ電極２４４、２４２に複数の開口パターンを形成することは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。
メイン電極２４４及びサブ電極２４２は、透明な導電性物質で形成することができる。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。

以上説明した本発明の第１実施例によると、ゲート配線とピクセル電極がオーバーレイされ発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移行することで、メインピクセルのキックバック電圧を減少させ画質不良を改善することができる。
以上、説明した本発明の第２実施例によると、有機膜コンタクトホールの個数を２つに減少することで、工程及び有機膜材料の不良に対する信頼性を確保することができる。

一般的なスーパーＰＶＡ構造におけるコンタクトホールは、ゲート配線とソース配線間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線間のオーバーレイ部分に２ポイント形成されるが、本発明の第２実施例においては、ゲート配線とソース配線間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線間のオーバーレイ部分に１ポイント形成するだけであり、ゲート/ソース間のショートポイントを減少することができる。ゲート/ソース間ショートポイント不良は三層膜ＭｏＡｌＭｏ上に有機膜を覆う工程でメイン不良中の１つである。

一般的なスーパーＰＶＡ構造では、サブピクセルを２つ形成する場合にはピクセル欠陥による検査が不利であったが、本発明の第２実施例によると、サブピクセルを１つにすることで、ピクセル結合検査に有利にし、アレイ検査の所要時間を減少することができる。
（実施例３）
図１２は本発明の第３実施例による液晶表示パネルを説明する平面図である。図１３は図１２に示されたアレイ基板３００の平面図である。特に、スイッチング素子ＴＦＴに近接してストレージ配線と遠接するストレージ配線それぞれにコンタクトホールを形成し、中央部位のストレージ配線の幅を増加させアレイ基板を示す。

図１２及び図１３に示すように、本発明の第３実施例によるアレイ基板３００は基板上に図横方向に延設されたゲート配線３１０、ゲート配線３１０から延長されたゲート電極３１２、ゲート配線３１０から離間され単位ピクセル領域内でゲートライン３１０に平行に形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２、及び単位ピクセル領域を横切るように形成され単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板３００は、窒化珪素ＳｉＮｘなどの材質からなり、ゲート配線３１０及びゲート電極３１２をカバーするゲート絶縁層（図示せず）及びゲート電極３１２をカバーするアクティブ層３１４を含む。アクティブ層３１４はａ−Ｓｉのような半導体層及び半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板３００は、図縦方向に延設されたソース配線３２０、ソース配線３２０から延長されたソース電極３２２及びソース電極３２２と一定間隔で離間して設けられるドレイン電極３２３を含む。ここで、ゲート電極３１２、半導体層３１４、半導体不純物層３１５、ソース電極３２２及びドレイン電極３２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板３００は、ドレイン電極３２３から延長され第１下部ストレージパターンＳＴＬ１を露出させる第１上部ストレージパターン３２４、単位ピクセル領域の図左側に形成され第１上部ストレージパターン３２４から延長された第１延長パターン３２５、第１延長パターン３２５に接続された第２カップリングパターン３２６、単位ピクセル領域の図左側に形成され第１延長パターン３２５に接続された第２延長パターン３２７及び第２延長パターン３２７に接続され第２下部ストレージパターンＳＴＬ２を露出させる第２上部ストレージパターン３２８を含む。

アレイ基板３００は薄膜トランジスタＴＦＴを覆いながらドレイン電極３２６の一部を露出するように順に積層されたパッシベーション層（図示せず）と、有機絶縁層（図示せず）を含む。パッシベーション層と有機絶縁層は、ソース電極３２２とドレイン電極３２３との間のチャンネル層３１４をカバーして保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部３４０を絶縁する役割を果たす。チャンネル層３１４は半導体層と半導体層上に形成された半導体不純物層を含む。

アレイ基板３００は、コンタクトホールＣＮＴＣＰを通じて下部の第２カップリングパターン３２６と接続され開口された開口パターン形状を有するピクセル電極部を含む。
具体的に、ピクセル電極部は第２カップリングパターン３２６とコンタクトするメイン電極３４４、第１下部ストレージパターンＳＴＬ１とコンタクトする第１サブ電極３４２及び第１サブ電極３４２と分離され第２下部ストレージパターンＳＴＬ２とコンタクトする第２サブ電極３４６を含む。

示された実施例において、メイン電極３４４には単位ピクセル領域において図横方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成される。対称なＹ字形状の２つの分岐部は９０°の角度を有する。第１サブ電極３４２にはＹ字形状の分岐部のうち一方と平行な２つの開口パターンが形成される。第２サブ電極３４６にはＹ字形状の分岐部の他方と平行であり第１サブ電極３４２に形成された開口パターンと図横方向の軸を基準として対称な２つの開口パターンが形成される。メイン電極３４４、第１及び第２サブ電極３４２、３４６に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。

メイン電極３４４、第１及び第２サブ電極３２４、２４６は透明な導電性物質で形成することができる。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。
平面上で観察するとき、メイン電極３４４、第１及び第２サブ電極３４２、３４６それぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能で、配向膜を形成しなくてもよい。

以上、説明した本発明の第３実施例によると、ゲート配線とピクセル電極とがオーバーレイされ発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移転させることで、メインピクセルのキックバック電圧を減少させ画質不良を改善することができる。
（実施例４）
図１４は本発明の第４実施例による液晶表示パネルを説明する平面図である。図１５は図１４に示されたアレイ基板４００の平面図である。特に、スイッチング素子ＴＦＴに近接するドレイン配線、遠接するドレイン配線に形成されたコンタクトホール、及び中央部位のストレージ配線の幅を増加させたアレイ基板を示す。

図１４及び図１５に示すように、本発明の第４実施例によるアレイ基板４００は基板上に図横方向に延設されたゲート配線４１０、ゲート配線４１０から延長されたゲート電極４１２、ゲート配線４１０から離間して設けられ単位ピクセル領域内にゲートライン４１０と平行に形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２、及び単位ピクセル領域を横切って設けられ単位ピクセル領域を２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板４００は窒化珪素ＳｉＮｘなどの材質からなりゲート配線４１０及びゲート電極４１２をカバーするゲート絶縁層（図示せず）、及びゲート電極４１２をカバーするアクティブ層４１４を含む。アクティブ層４１４はａ−Ｓｉのような半導体層、及び半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板４００は、図縦方向に延設されたソース配線４２０、ソース配線４２０から延長されたソース電極４２２及びソース電極４２２と一定間隔離間して設けられたドレイン電極４２３を含む。ここで、ゲート電極４１２、半導体層４１４、半導体不純物層４１５、ソース電極４２２及びドレイン電極４２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板４００は第１上部ストレージパターン４２４、第１延長パターン４２５、第２カップリングパターン４２６、第２延長パターン４２７及び第２上部ストレージパターン４２８を含む。
具体的に、第１上部ストレージパターン４２４は、ドレイン電極４２３から延長され第１下部ストレージパターンＳＴＬ１上に形成される。第１延長パターン４２５は単位ピクセ領域を図縦に分割するようにセンターに形成され、第１上部ストレージパターン４２４から延長される。第２カップリングパターン４２６は、第１延長パターン４２５に接続され第１カップリングパターンＣＰＬをカバーする。第２延長パターン４２７は単位ピクセル領域を図縦に分割するようにセンターに形成され、第１延長パターン４２５に接続される。第２上部ストレージパターン４２８は第２延長パターン４２７に接続され第２下部ストレージパターンＳＴＬ２上に形成される。

アレイ基板４００は薄膜トランジスタＴＦＴを覆いながらドレイン電極４２６の一部を露出するように、順に積層されたパッシベーション層（図示せず）と有機絶縁層（図示せず）を含む。パッシベーション層と有機絶縁層はソース電極４２２とドレイン電極４２３との間のチャンネル層４１４をカバーして保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部４４０とを絶縁する役割を果たす。チャンネル層４１４は、半導体層と、半導体層上に形成された半導体不純物層を含む。

アレイ基板４００はコンタクトホール（ＣＮＴＣＰ）を通じて下部の第２カップリングパターン４２６と接続され開口された開口パターン形状を有するピクセル電極部を含む。
具体的に、ピクセル電極部は第２カップリングパターン４２６とコンタクトするメイン電極４４４、第１下部ストレージパターンＳＴＬ１とコンタクトする第１サブ電極４４２、第１サブ電極４４２と分離され第２下部ストレージパターンＳＴＬ２とコンタクトする第２サブ電極４４６を含む。

示された実施例において、メイン電極４４４には単位ピクセル領域において横方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成される。対称なＹ字形状の２つの分岐部は９０°の角度を有する。
第１サブ電極４４２にはＹ字形状の分岐部の一方と平行な２つの開口パターンが形成される。

第２サブ電極４４６にはＹ字形状の分岐部の他方と平行であり第１サブ電極４４２に形成された開口パターンと図横方向の軸を基準として対称な２つの開口パターンが形成される。メイン電極４４４、第１及び第２サブ電極４４２、４４６に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。

メイン電極４４４、第１及び第２サブ電極４４２、４４６は透明な導電性物質で形成することができる。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。
平面上で観察するとき、メイン電極４４４、第１及び第２サブ電極４４２、４４６それぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能で、配向膜を省略することもできる。

以上で、説明した本発明の第４実施例によると、ゲート配線とピクセル電極がオーバーレイされ発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移行することで、メインピクセルのキックバック電圧を減少させ画質不良を改善することができる。
（実施例５）
図１６は本発明の第５実施例による液晶表示パネルを説明する平面図である。図１７は図１６に示されたアレイ基板５００の平面図である。特に、スイッチング素子ＴＦＴに近接してドレイン配線にコンタクトホールを形成し、中央部位のストレージ配線の幅を増加させたアレイ基板を示す。

図１６及び図１７に示すように、本発明の第５実施例によるアレイ基板５００は基板上に図横方向に延設されたゲート配線５１０、ゲート配線５１０から延長されたゲート電極５１２、ゲート配線５１０から離間して設けられ単位ピクセル領域内でゲートライン５１０と平行に形成された第１下部ストレージパターンＳＴＬ及び単位ピクセル領域を横切って単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板５００は、窒化珪素ＳｉＮｘなどの材質からなり、ゲート配線５１０及びゲート電極５１２をカバーするゲート絶縁層（図示せず）及びゲート電極５１２をカバーするアクティブ層５１４を含む。アクティブ層５１４はａ−Ｓｉのような半導体層及び半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板５００は縦方向に伸長されたソース配線５２０、ソース薄膜５２０から延長されたソース電極５２２及びソース電極５２２と一定間隔離間して形成されるドレイン電極５２３を含む。ここで、ゲート電極５１２、半導体層５１４、半導体不純物層５１５、ソース電極５２２及びドレイン電極５２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板５００は、ドレイン電極５２３から延長され第１下部ストレージパターン（ＳＴＬ）上に形成された第１上部ストレージパターン５２４、単位ピクセル領域の図左側に形成され第１上部ストレージパターン５２４から延長された第１延長パターン５２５及び第１延長パターン５３５に接続され第１カップリングパターンＣＰＬをカバーする第２カップリングパターン５２６を含む。

アレイ基板５００は、薄膜トランジスタＴＦＴを覆うとともにドレイン電極５２６の一部を露出するように順に積層されたパッシベーション層（図示せず）と有機絶縁層（図示せず）を含む。パッシベーション層と有機絶縁層はソース電極５２２とドレイン電極５２３との間のチャンネル層５１４をカバーし保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部５４０を絶縁する役割を果たす。チャンネル層５１４は半導体層と半導体層上に形成された半導体不純物層を含む。

アレイ基板５００は、コンタクトホールＣＮＴＣＰを通じて下部の第２カップリングパターン５２６と接続され開口された開口パターン形状を有するピクセル電極部を含む。
具体的に、ピクセル電極部は、単位ピクセル領域の中央部を介して第２カップリングパターン５２６を経由して電気的に接続されたメイン電極５４４およびサブ電極５４２を含む。メイン電極５４４は図右側方向に尖端を有するくさび形状であり、サブ電極５４２はメイン電極５４２が形成されていない領域に形成される。

示された実施例において、メイン電極５４４には単位ピクセル領域において図横方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成される。対称なＹ字形状の２つの分岐部は９０°の角度を有する。
サブ電極５４２のうちメイン電極５４４の下側に位置する領域には、メイン電極５４４に設けられたＹ字形状の開口パターンのうち一方の分岐部と平行な２つの開口パターンが形成さる。また、サブ電極５４２のうちメイン電極５４４の上側に位置する領域には、メイン電極５４４に設けられたＹ字形状の開口パターンのうちの他方の分岐部と平行な２つの開口パターンが形成される。メイン電極５４４の上側に位置する領域に形成された２つの開口パターンと、メイン電極５４４の下側に位置する領域に形成された２つの開口パターンとは、横方向の軸を基準として対称に形成される。

メイン及びサブ電極５４４、５４２に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。
メイン電極５４４及びサブ電極５４２は透明な導電性物質で形成される。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。

平面上で観察するとき、メイン電極５４４及びサブ電極５４２それぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能であり、配向膜を省略することも可能である。
以上、説明した本発明の第５実施例によると、ゲート配線とピクセル電極とのオーバーレイにより発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移転させることで、メインピクセルのキックバック電圧を減少させ画質不良を改善することができる。

以上、説明した本発明の第５実施例によると、有機膜コンタクトホールの個数を２つに減少することで、工程及び有機膜材料の不良に対する信頼性を確保することができる。
一般的なスーパーＰＶＡ構造におけるコンタクトホールは、ゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線と間のオーバーレイ部分に２ポイントに形成される反面、本発明の第５実施例におけるコンタクトホールは、ゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線と間のオーバーレイ部分に１ポイント形成するだけであり、ゲート/ソース間ショートポイントを減少することができる。ゲート/ソース間ショートポイント不良は、三層膜配線ＭｏＡｌＭｏ上に有機膜を覆う工程でメイン不良中の１つである。

一般的なスーパーＰＶＡ構造ではサブピクセルが２つに形成され、ピクセル欠陥の検査において不利であったが、本発明の第５実施例によると、サブピクセルを１つに形成することで、ピクセル欠陥検査に有利で、アレイ検査の所要時間を減少させることができる。
（実施例６）
図１８は本発明の第６実施例による液晶表示パネルを説明する平面図である。図１９は図１８に示されたアレイ基板６００の平面図である。特に、図１と比較するときスイッチング素子に近接する位置に配置されるドレイン配線とスイッチング素子から遠い位置に配置されたドレイン配線それぞれにコンタクトホールを形成し、スイッチング素子に近接する位置のドレイン配線と素一Tin具素子から遠い位置のドレイン配線とを接続する配線をピクセルの中央部位に移動したアレイ基板を示す。

図１８及び図１９に示すように、本発明の第６実施例によるアレイ基板６００は基板上に図横方向に延設されたゲート配線６１０、ゲート配線６１０から延長されたゲート電極６１２、ゲート配線６１０から離間して設けられ単位ピクセル領域内でゲートライン６１０と平行するように形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２及び単位ピクセル領域を横切って設けられ単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板６００は、窒化珪素（ＳｉＮｘ）などの材質からなり、ゲート配線６１０及びゲート電極６１２をカバーするゲート絶縁層（図示せず）及びゲート電極６１２をカバーするアクティブ層６１４を含む。アクティブ層６１４はａ−Ｓｉのような半導体層及び半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板６００は、図縦方向に延設されたソース配線６２０、ソース配線６２０で延長されたソース電極６２２及びソース電極６２２と一定間隔離間して設けられるドレイン電極６２３を含む。ここで、ゲート電極６１２、半導体層６１４、半導体不純物層６１５、ソース電極６２２及びドレイン電極６２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板６００は、第１上部ストレージパターン６２４、第１延長パターン６２５、第２カップリングパターン６２６、第２延長パターン６２７及び第２上部ストレージパターン６２８を含む。
具体的に、第１上部ストレージパターン６２４は、ドレイン電極６２３から延長され第１下部ストレージパターンＳＴＬ１上に形成される。第１延長パターン６２５は単位ピクセル領域を上下に分割するようにセンターに形成され第１上部ストレージパターン６２４から延長される。第２カップリングパターン６２６は、第１延長パターン６２５に接続され第１カップリングパターンＣＰＬをカバーする。第２延長パターン６２７は単位ピクセル領域を上下に分割するようにセンターに形成され第１延長パターン６２５に接続される。第２上部ストレージパターン６２８は、第２延長パターン６２７に接続され第２下部ストレージパターンＳＴＬ２上に形成される。

アレイ基板６００は、薄膜トランジスタＴＦＴを覆うとともにドレイン電極６２６の一部を露出するように順に積層されたパッシベーション層（図示せず）と有機絶縁層（図示せず）を含む。パッシベーション層と有機絶縁層はソース電極６２２とドレイン電極６２３との間のチャンネル層６１４をカバーして保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部６４０を絶縁する役割を果たす。チャンネル層６１４は半導体層と半導体層上に形成された半導体不純物層を含む。

アレイ基板６００は、所定形状の開口パターンを有し、コンタクトホールＣＮＴＣＰを通じて下部の第２カップリングパターン６２６と接続されるピクセル電極部を含む。
具体的に、ピクセル電極部は第２カップリングパターン６２６とコンタクトするメイン電極６４４、第１下部ストレージパターンＳＴＬ１とコンタクトする第１サブ電極６４２及び第１サブ電極６４２と分離され第２下部ストレージパターンＳＴＬ２とコンタクトする第２サブ電極６４６を含む。

示された実施例において、メイン電極６４４には単位ピクセル領域において横方向の軸を中心として対称な２つのＹ字形状の開口パターンが形成される。この対称なＹ字形状の２つの分岐部は９０°の角度を有する。
第１サブ電極６４２にはメイン電極６４４に形成されたＹ字形状の開口パターンのうち一方の分岐部と平行な２つの開口パターンが形成される。

第２サブ電極６４６にはメイン電極６４４に形成されたＹ字形状の開口パターンのうち他方の分岐部と平行であり第１サブ電極６４２に形成された開口パターンと横方向の軸を基準として対称な２つの開口パターンが形成される。メイン電極６４４、第１及び第２サブ電極６４２、４４６に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。

メイン電極６４４、第１及び第２サブ電極６４２、４４６は透明な導電性物質から形成される。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ，インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。
平面上で観察するとき、メイン電極６４４、第１及び第２サブ電極６４２、４４６はそれぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能で、配向膜を省略することも可能である。

以上、本発明の第６実施例によると、ゲート配線とピクセル電極がオーバーレイすることにより発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移行することで、メインピクセルのキックバック電圧を減少し画質不良を改善することができる。
以上、説明した本発明の第６実施例によると、ドレイン配線を単位ピクセルの中央に配置することで、ソース配線とドレイン配線と間に発生するショートを防止することができる。

（実施例７）
図２０は本発明の第７実施例による液晶表示パネルを説明する平面図である。図２１は図２０に示されたアレイ基板７００の平面図である。特に、図１７と比較するときスイッチング素子ＴＦＴから離れた位置に配置されるドレイン配線にコンタクトホールを形成し、スイッチング素子ＴＦＴに近接する位置に配置されるドレイン配線とスイッチング素子ＴＦＴから離れた位置に配置されるドレイン配線を接続する配線をピクセルの中央部位に移動したアレイ基板を示す。

図２０及び図２１に示すように、本発明の第７実施例によるアレイ基板７００は基板上に図横方向に延設されたゲート配線７１０、ゲート配線７１０から延長されたゲート電極７１２、ゲート配線７１０から離間して形成され単位ピクセル領域内でゲートライン７１０と平行に形成された第１及び第２下部ストレージパターンＳＴＬ１、ＳＴＬ２及び単位ピクセル領域を横切って単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。

アレイ基板７００は窒化珪素ＳｉＮｘなどの材質からなり、ゲート配線７１０及びゲート電極７１２をカバーするゲート絶縁層（図示せず）と、ゲート電極７１２をカバーするアクティブ層７１４を含む。アクティブ層７１４はａ−Ｓｉのような半導体層と、半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。
アレイ基板７００は図縦方向に延設されたソース配線７２０、ソース配線７２０から延長されたソース電極７２２及びソース電極７２２と一定間隔離間して形成されるドレイン電極７２３を含む。ここで、ゲート電極７１２、半導体層７１４、半導体不純物層７１５、ソース電極７２２及びドレイン電極７２３は薄膜トランジスタＴＦＴを画定する。

アレイ基板７００は、第１上部ストレージパターン７２４、第１延長パターン７２５、第２カップリングパターン７２６、第２延長パターン７２７及び第２上部ストレージパターン７２８を含む。
具体的に、第１上部ストレージパターン７２４は、ドレイン電極７２３から延長され第１下部ストレージパターンＳＴＬ１上に形成される。第１延長パターン７２５は単位ピクセル領域を上下に分割するようにセンターに形成され第１上部ストレージパターン７２４から延長される。第２カップリングパターン７２６は、第１延長パターン７２５に接続され第１カップリングパターンＣＰＬをカバーする。第２延長パターン７２７は、単位ピクセル領域を上下に分割するようにセンターに形成され第１延長パターン７２５に接続される。第２上部ストレージパターン７２８は第２延長パターン７２７に接続され第２下部ストレージパターンＳＴＬ２上に形成される。

アレイ基板７００は薄膜トランジスタＴＦＴを覆うとともにドレイン電極７２６の一部を露出するように順に積層されたパッシベーション層（図示せず）と有機絶縁層（図示せず）を含む。パッシベーション層と有機絶縁層はソース電極７２２とドレイン電極７２３との間のチャンネル層７１４をカバーして保護する役割及び薄膜トランジスタＴＦＴとピクセル電極部７４０とを絶縁する役割を果たす。チャンネル層７１４は半導体層と半導体層上に形成された半導体不純物層を含む。

アレイ基板７００は所定形状で形成される開口パターンを有し、コンタクトホールＣＮＴＣＰを通じて下部の第２カップリングパターン７２６と接続されたピクセル電極部を含む。
具体的に、ピクセル電極部は、単位ピクセル領域の中央領域に位置して形成されるサブ電極７４４と、サブ電極７４４の下側と上側にそれぞれ形成され単位ピクセル領域の図右側を通じて接続されたメイン電極７４２を含む。サブ電極７４４は右側方向に向かって尖端を有するくさび形状で構成され、メイン電極７４２はサブ電極７４４が形成されていない領域に形成される。

示された実施例において、サブ電極７４４には単位ピクセル領域において横方向の軸として対称な２つのＹ字形状の開口パターンが形成される。開口パターンの対称なＹ字形状の２つの分岐部は９０°の角度を有する。
メイン電極７４２のうちサブ電極７４４の下側に位置する領域には、サブ電極７４４に形成される開口パターンの一方の分岐部と平行な２つの開口パターンが形成され、メイン電極７４２のうちサブ電極７４４の上側に位置する領域には、サブ電極７４４に形成される開口パターンの他方の分岐部と平行な２つの開口パターンが形成される。メイン電極７４２の上側領域に形成された２つの開口パターンはメイン電極７４２の下側領域に形成された２つの開口パターンと、横方向の軸を基準として対称に形成される。

メイン電極７４２及びサブ電極７４４に複数の開口パターンを形成するのは、この後カラーフィルターとの結合により収容される液晶層のドメインを複数個に分割するためである。
メイン電極７４２及びサブ電極７４４は透明な導電性物質で形成することができる。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。

本発明の第７実施例によると、ゲート配線とピクセル電極とがオーバーレイして発生する追加的なゲート/ソース間キャパシター（Ｃｇｓ）面積をメインピクセルからサブピクセルに移行することで、メインピクセルキックバック電圧を減少させ画質不良を改善することができる。
以上、説明した本発明の第７実施例によると、有機膜コンタクトホールの個数を２つに減少させることで、工程及び有機膜材料の不良に対する信頼性を確保することができる。

一般的なスーパーＰＶＡ構造におけるコンタクトホールは、ゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線と間のオーバーレイ部分に２ポイントに形成される反面、本発明の第７実施例においてはゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線と間のオーバーレイ部分に１ポイントだけ形成されるので、ゲート/ソース間ショートポイントを減少することができる。ゲート/ソース間ショートポイント不良は三層膜配線ＭｏＡｌＭｏ上に有機膜を覆う工程においてメイン不良中の1つである。

一般的なスーパーＰＶＡ構造では、サブピクセルが２つ形成されることによりピクセル欠陥の検査において不利であったが、本発明の第７実施例によると、サブピクセルを１つに形成することで、ピクセル欠陥検査に有利で、アレイ検査の所要時間を減少することができる。
以上、説明した本発明の第７実施例によると、ドレイン配線を単位ピクセルの中央に配置することで、ソース配線とドレイン配線と間に発生するショートを防止することができる。

前述した本発明の第１乃至第７実施例においては、１つのスイッチング素子が単位ピクセル領域に形成された構造において、メインピクセルとサブピクセルの構成の変更が行われる場合を説明したが、下記の本発明の第８実施例のように２つのスイッチング素子が単位ピクセル領域に形成された構造にも適用することができる。
（実施例８）
図２２は本発明の第８実施例による液晶表示パネルを説明する平面図である。図２３は図２２に示されたアレイ基板８００の平面図である。特に、単位ピクセル領域に２つのスイッチング素子ＴＦＴを形成し、中央部位のストレージ配線と接続されたドレイン電極を有するスイッチング素子ＴＦＴが形成された領域をメインピクセルと画定し、端部位のストレージ配線と接続されたドレイン電極を有するスイッチング素子ＴＦＴが形成された領域をサブピクセルとして画定する。

図２２及び図２３に示すように、本発明の第８実施例によるアレイ基板８００は単位ピクセル領域で図横方向に延設された第１及び第２ゲート配線８１０Ｍ、８１０Ｓ、第１及び第２ゲート配線８１０Ｍ、８１０Ｓのそれぞれから延長された第１及び第２ゲート電極８１２Ｍ，８１２Ｓ、第１及び第２ゲート配線８１０Ｍ、８１０Ｓから離間して設けられ単位ピクセル領域内で第１ゲートライン８１０Ｍと垂直方向に形成された第１下部ストレージパターンＳＴＬ及び単位ピクセル領域を横切って単位ピクセルを２分割する第１カップリングパターンＣＰＬを含む。第１カップリングパターンＣＰＬは単位ピクセルの右側領域で第１下部ストレージパターンＳＴＬと接続される。

アレイ基板８００は、窒化珪素などの材質からなり第１及び第２ゲート配線８１０Ｍ、８１０Ｓ、第１及び第２ゲート電極８１２Ｍ、８１２Ｓをカバーするゲート絶縁層（図示せず）及び第１及び第２ゲート電極８１２Ｍ、８１２Ｓそれぞれをカバーする第１及び第２アクティブ層８１４Ｍ、８１４Ｓを含む。第１及び第２アクティブ層８１４Ｍ、８１４Ｓはａ−Ｓｉのような半導体層と、半導体層上に形成されたｎ＋ａ−Ｓｉのような半導体不純物層を含む。

アレイ基板８００は、図縦方向に延設されたソース配線８２０、ソース配線８２０から延長された第１及び第２ソース電極８２２Ｍ、８２２Ｓ及び第１及び第２ソース電極８２２Ｍ、８２２Ｓとそれぞれ一定間隔で離間して設けられる第１及び第２ドレイン電極８２３Ｍ、８２３Ｓを含む。ここで、第１ゲート電極８１２Ｍ、第１アクティブ層８１４Ｍ、第１ソース電極８２２Ｍ及び第１ドレイン電極８２３Ｍはメイン薄膜トランジスタＴＦＴを画定する。また、第２ゲート電極８１２Ｓ、第２アクティブ層８１４Ｓ、第２ソース電極８２２Ｓ及び第２ドレイン電極８２３Ｓはサブ薄膜トランジスタＴＦＴを画定する。

アレイ基板８００は、第２ドレイン電極８２３Ｓから延長され第１下部ストレージパターンＳＴＬ上に形成された上部ストレージパターン８２４Ｓ及び単位ピクセル領域の右側に形成され上部ストレージパターン８２４Ｓから延長された第１延長パターン８２５Ｓを含む。
アレイ基板８００は第１ドレイン電極８２３Ｍから延長され第１カップリングパターンＣＰＬをカバーする第２カップリングパターン８２６を含む。

アレイ基板８００はメイン及びサブ薄膜トランジスタを覆うとともにストレージパターン８２４Ｓの一部と第２カップリングパターン８２６の一部を露出するように順に積層されたパッシベーション層（図示せず）と有機絶縁層（図示せず）を含む。
パッシベーション層と有機絶縁層は第１ソース電極８２２Ｍと第１ドレイン電極８２３Ｍとの間の第１チャンネル層８１４Ｍ及び第２ソース電極８２２Ｓと第２ドレイン電極８２３Ｓとの間の第２チャンネル層８１４Ｓをカバーして保護する役割と、メイン及びサブ薄膜トランジスタとピクセル電極部とを絶縁する役割を果たす。第１及び第２チャンネル層８１４Ｍ、８１４Ｓそれぞれは半導体層及び半導体層上に形成された半導体不純物層を含む。

アレイ基板８００は、コンタクトホールＣＮＴＣＰを通じて下部の第２カップリングパターン８２６と電気的に接続され所定形状の開口パターンを有するメイン電極部８４４及びコンタクトホールＣＮＴＳＴ１を通じて下部の上部ストレージパターン８２４Ｓと電気的に接続され所定形状の開口パターンを有するサブ電極部８４２を含む。
メイン電極部８４４は図右側方向に向かって尖端を有するくさび形状に形成され、サブ電極８４２はメイン電極８４４が形成されていない領域、即ち、単位ピクセル領域においてメイン電極８４４の下側及び上側に形成される。

メイン電極部８４４は、単位ピクセル領域において図横方向の軸を中心として対称であり互いに接続された３つのＶ字形状を構成しており、このような形状を構成するための開口パターンを含む。Ｖ字形状の領域のうち大きいサイズの領域と中間サイズの領域は図左側領域のエッジで接続され、中間サイズの領域と小さいサイズの領域は中央部で接続される。Ｖ字形状の内角は９０°である。Ｖ字形状の領域の幅は均一であることが望ましい。

サブ電極８４２のうちメイン電極８４４の下側に位置する部分には、Ｖ字形状の領域の一方の領域と平行な２つの開口パターンが形成され、サブ電極８４２のうちメイン電極８４４の上側に位置する領域にはＶ字形状の領域のうち他方の領域と平行な２つの開口パターンが形成される。サブ電極８４２のうちメイン電極８４４の上側に位置する領域に形成された２つの開口パターンは、サブ電極８４２のうちメイン電極８４４の下側に位置する領域に形成された２つの開口パターンと図横方向の軸を基準として対称に形成される。

メイン及びサブ電極８４４、８４２に複数の開口パターンを形成するのは、この後カラーフィルター基板との結合により収容される液晶層のドメインを複数個に分割するためである。
メイン電極８４４及びサブ電極８４２は透明な導電性物質で形成される。このような透明な導電性物質の例としてはインジウム錫酸化物ＩＴＯ、インジウム亜鉛酸化物ＩＺＯ、亜鉛酸化物ＺＯなどを挙げることができる。

平面上で観察するとき、メイン電極８４４及びサブ電極８４２それぞれによって互いに異なる複数のドメインが形成される。従って、前記したアレイ基板やカラーフィルター基板に形成され液晶を配向する配向膜の表面を一定の方向にラビングする工程の省略も可能で、配向膜を省略することも可能である。
以上、説明したように、本発明によると、ＰＶＡ構造で、ゲート背面とピクセル電極が重畳されることによって発生する追加的なゲート/ソース間キャパシターの面積をメインピクセルからサブピクセルに移行することで、メインピクセルのキックバック電圧を減少しフリッカーのようにピクセルのＲＭＳ原因により発生される画質不良を改善することができる。

また、サブピクセルのガンマ曲線が中間階調までブラックを保持するのでＰＶＡの低階調残像改善に効果がある。
また、有機膜コンタクトホールの個数を２つに減少することで、工程及び有機膜材料の不良に対する信頼性を確保することができる。
また、一般的なスーパーＰＶＡ構造では、コンタクトホールをゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線と間のオーバーレイ部分に２ポイントに形成しているが、本発明においてはゲート配線とソース配線と間のオーバーレイ部分に１ポイント、下部基板の共通電極層とソース配線間のオーバーレイ部分に１ポイント形成するだけであり、ゲート/ソース間ショートポイントを減少することができる。

また、一般的なスーパーＰＶＡ構造では、サブピクセルを２つ形成しておりピクセル欠陥検査において不利であったが、本発明によると、サブピクセルを１つに形成することで、ピクセル欠陥検査において有利であり、アレイ検査の所要時間を減少することができる。
また、以上で説明した本発明によると、ドレイン配線を単位ピクセルの中央に配置することで、ソース配線とドレイン配線と間に発生するショートを防止することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の第１実施例による液晶表示パネルを説明する平面図である。 図１に示された液晶表示パネルをＩ−Ｉ’線に沿って切断した断面図である。 図２に示されたアレイ基板の平面図である。 図３に示されたアレイ基板の製造方法を説明する平面図である。 図３に示されたアレイ基板の製造方法を説明する平面図である。 図３に示されたアレイ基板の製造方法を説明する平面図である。 図３に示されたアレイ基板の製造方法を説明する平面図である。 図３に示されたアレイ基板の製造方法を説明する平面図である。 本発明によるゲート/ソース間キャパシターの以前を説明する平面図である。 本発明の第２実施例による液晶表示パネルを説明する平面図である。 図１０に示されたアレイ基板の平面図である。 本発明の第３実施例による液晶表示パネルを説明する平面図である。 図１２に示されたアレイ基板の平面図である。 本発明の第４実施例による液晶表示パネルを説明する平面図である。 図１４に示されたアレイ基板の平面図である。 本発明の第５実施例による液晶表示パネルを説明する平面図である。 図１６に示されたアレイ基板の平面図である。 本発明の第６実施例による液晶表示パネルを説明する平面図である。 図１８に示されたアレイ基板の平面図である。 本発明の第７実施例による液晶表示パネルを説明する平面図である。 図２０に示されたアレイ基板の平面図である。 本発明の第８実施例による液晶表示パネルを説明する平面図である。 図２２に示されたアレイ基板の平面図である。

符号の説明

１００ アレイ基板
１１０ ゲート配線
１８０ 液晶層
１９０ カラーフィルター基板
ＳＴＬ１、ＳＴＬ２ 下部ストレージパターン
ＣＰＬ、１２６ カップリングパターン
１２０ ソース配線
１２４、１２８ 上部ストレージパターン
１２５、１２７ 延長パターン
１４２、１４６ サブ電極
１４４ メイン電極
ＧＬ ゲートライン
ＤＬ データライン
ＭＰ メインピクセル部
Ｃｃｐ１、Ｃｃｐ２ カップリングキャパシター
ＳＰ１、ＳＰ２ サブピクセル部

Claims (23)

1. 絶縁基板と、
   前記絶縁基板上の互いに隣接する第１ゲート配線と第１データ配線によって画定されるピクセル領域に形成されたスイッチング素子と、
   前記ピクセル領域の中央領域に形成され、メインキャパシターを有するメインピクセル部と、
   一端が前記スイッチング素子に電気的に接続されたカップリングキャパシターと、
   前記カップリングキャパシターの他端に接続され、少なくとも１つのキャパシターを有し、前記ピクセル領域の残余領域に形成されたサブピクセルと、
   を含むことを特徴とするアレイ基板。
2. 前記メインピクセル部には複数の開口パターンが形成されることを特徴とする請求項１記載のアレイ基板。
3. 前記サブピクセル部には複数の開口パターンが形成されることを特徴とする請求項１記載のアレイ基板。
4. 前記メインピクセル部は、前記第１ゲート配線に沿って前記ピクセル領域を２分割することを特徴とする請求項１記載のアレイ基板。
5. 前記メインピクセル部は、前記スイッチング素子に接続され、前記スイッチング素子はトランジスタであることを特徴とする請求項１記載のアレイ基板。
6. 前記メインピクセル部は、
   前記絶縁基板に形成された第２カップリングパターンと、
   前記第２カップリングパターンと電気的に接続されるメイン電極と、
   を含むことを特徴とする請求項１記載のアレイ基板。
7. 前記サブピクセル部は、
   前記絶縁基板に形成された第１下部ストレージパターンと、
   前記第１下部ストレージパターンと電気的に接続される第１サブ電極と、
   前記絶縁基板に形成された第２下部ストレージパターンと、
   前記第１サブ電極と離間して形成され前記第２下部ストレージパターンと電気的に接続される第２サブ電極と、
   を含むことを特徴とする請求項６記載のアレイ基板。
8. 前記メイン電極には単位ピクセル領域の前記第１ゲート配線と略平行方向の軸を中心として対称である２つのＹ字形状の開口パターンが形成されることを特徴とする請求項７記載のアレイ基板。
9. 前記第１サブ電極には、前記メイン電極に形成されたＹ字形状の開口パターンのうち前記第１ゲート橋線と平行でない一方の分岐部に平行である２つの開口パターンが形成されることを特徴とする請求項８記載のアレイ基板。
10. 前記第２サブ電極には、前記メイン電極に形成されたＹ字形状の開口パターンのうち第１ゲート配線に平行でない他方の分岐部に平行であり、前記第１ゲート配線と略平行方向の軸を中心として前記第１サブ電極に形成された開口パターンと対称である２つの開口パターンが形成されることを特徴とする請求項９記載のアレイ基板。
11. 前記メインキャパシターは、メイン液晶キャパシターからなることを特徴とする請求項１記載のアレイ基板。
12. 前記メインキャパシターは、メインストレージキャパシターをさらに含むことを特徴とする請求項１１記載のアレイ基板。
13. 前記少なくとも１つのキャパシターは、サブピクセル部の液晶キャパシターからなることを特徴とする請求項１記載のアレイ基板。
14. 前記少なくとも１つのキャパシターは、サブピクセル部のストレージキャパシターをさらに含むことを特徴とする請求項１３記載のアレイ基板。
15. 前記ピクセル領域は、絶縁基板上の第１ゲート配線に接続される第２ゲート配線と、第１データ配線に接続される第２データ配線によってさらに画定されることを特徴とする請求項１記載のアレイ基板。
16. ピクセル領域を有する絶縁基板と、
    前記ピクセル領域に形成されたメインゲートラインと、
    前記メインゲートラインに接続されたメインスイッチング素子と、
    前記メインスイッチング素子に接続され前記単位ピクセル領域の中央領域に形成されたメインピクセル部と、
    前記ピクセル領域に形成されたサブゲートラインと、
    前記サブゲートラインに接続されたサブスイッチング素子と、
    前記ピクセル領域の残余領域に形成されたサブピクセル部と、
    を含むことを特徴とするアレイ基板。
17. 前記ゲートラインと平行に形成された第１下部ストレージパターンと、単位ピクセル領域を横方向に２分割する第１カップリングパターンとをさらに含み、
    前記第１カップリングパターンは単位ピクセルの端部領域で前記第１下部ストレージパターンと電気的に接続されることを特徴とする請求項１６記載のアレイ基板。
18. 透明基板及び前記透明基板に形成された共通電極を具備する上部基板と、
    互いに隣接する第１ゲート配線と第１データ配線によって画定されるピクセル領域に形成された絶縁基板と、
    前記ピクセル領域の中央領域に形成され、メインキャパシターを有するメインピクセル部と、
    一端が前記絶縁基板上に形成されたスイッチング素子に電気的に接続されるカップリングキャパシターと、
    前記カップリングキャパシターの他端に接続され、少なくとも１つのキャパシターを有し、前記ピクセル領域の残余領域に形成されたサブピクセル部を含む下部基板と、
    前記上部基板と前記下部基板との間に介在された液晶層と、
    を含むことを特徴とする液晶表示装置。
19. 前記メインピクセル部及び前記サブピクセル部それぞれには複数の開口パターンが形成され、
    液晶表示装置の作動の際、前記ピクセル領域で前記液晶層を複数のドメイン領域に分割するために前記共通電極層に複数の開口パターンが形成されることを特徴とする請求項１８記載の液晶表示装置。
20. 透明基板及び前記透明基板に形成された共通電極を具備する上部基板と、
    絶縁基板と、
    前記絶縁基板に形成されゲート信号を伝達するゲートラインと、
    前記絶縁基板に形成されデータ信号を伝達するデータラインと、
    前記絶縁基板に形成され前記ゲートライン及び前記データラインに電気的に接続されたスイッチング素子と、
    前記絶縁基板に形成され前記スイッチング素子に電気的に接続されたメインピクセル部と、
    一端が前記スイッチング素子に電気的に接続された第１カップリングキャパシターと、
    前記絶縁基板に形成され、前記第１カップリングキャパシターを経由して前記スイッチング素子に電気的に接続された第１サブピクセル部と、
    一端が前記スイッチング素子に電気的に接続された第２カップリングキャパシターと、
    前記絶縁基板に形成され、前記第２カップリングキャパシターを経由して前記スイッチング素子に電気的に接続された第２サブピクセル部を含む下部基板と、
    前記上部基板と前記下部基板との間に介在された液晶層と、
    を含むことを特徴とする液晶表示装置。
21. 前記メインピクセル部は、
    一端が前記スイッチング素子に電気的に接続され、他端が共通電圧に接続されたメイン液晶キャパシターと、
    一端が前記スイッチング素子に電気的に接続され、他端がストレージ電圧に接続されたストレージキャパシターと、
    を含むことを特徴とする請求項２０記載の液晶表示装置。
22. 前記第１サブピクセル部は、
    一端が前記第１カップリングキャパシターに電気的に接続され、他端が共通電圧に接続された第１液晶キャパシターと、
    一端が前記第１カップリングキャパシターに電気的に接続され、他端がストレージ電圧に接続された第１ストレージキャパシターと、
    を含むことを特徴とする請求項２０記載の液晶表示装置。
23. 前記第２サブピクセル部は、
    一端が前記第２カップリングキャパシターに電気的に接続され、他端が前記共通電圧に接続された第２液晶キャパシターと、
    一端が前記第２カップリングキャパシターに電気的に接続され、他端が前記ストレージ電圧に接続された第２ストレージキャパシターと、
    を含むことを特徴とする請求項２０記載の液晶表示装置。

Images