JP2021136320A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2021136320A JP2021136320A JP2020030950A JP2020030950A JP2021136320A JP 2021136320 A JP2021136320 A JP 2021136320A JP 2020030950 A JP2020030950 A JP 2020030950A JP 2020030950 A JP2020030950 A JP 2020030950A JP 2021136320 A JP2021136320 A JP 2021136320A
- Authority
- JP
- Japan
- Prior art keywords
- region
- dummy
- coverage
- chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000009413 insulation Methods 0.000 abstract description 2
- 239000002184 metal Substances 0.000 description 152
- 229910052751 metal Inorganic materials 0.000 description 152
- 235000012431 wafers Nutrition 0.000 description 63
- 239000010410 layer Substances 0.000 description 54
- 239000011229 interlayer Substances 0.000 description 26
- 239000011295 pitch Substances 0.000 description 13
- 239000011800 void material Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000001154 acute effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0651—Function
- H01L2224/06515—Bonding areas having different functions
- H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/0951—Function
- H01L2224/09515—Bonding areas having different functions
- H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80345—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
- H01L2224/80906—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80909—Post-treatment of the bonding area
- H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】パッドが埋め込まれた絶縁膜内の不具合を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第1チップと、前記第1チップと貼合された第2チップとを備える。前記第1チップは、基板と、前記基板上に設けられた論理回路と、前記論理回路の上方に配置され、前記第1チップが前記第2チップと貼合された第1貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第1ダミーパッドとを備える。前記第2チップは、前記複数の第1ダミーパッド上に設けられた複数の第2ダミーパッドと、前記複数の第2ダミーパッドの上方に設けられたメモリセルアレイとを備える。前記第1貼合面における前記第1ダミーパッドの被覆率は、前記第1チップの第1端辺から離隔した第1領域と、前記第1端辺と前記第1領域との間に配置された第2領域とで異なる。【選択図】図7
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
複数のウェハの金属パッドを貼り合わせて半導体装置を製造する場合には、金属パッドが埋め込まれた層間絶縁膜内でボイドなどの不具合が生じる可能性がある。
パッドが埋め込まれた絶縁膜内の不具合を抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第1チップと、前記第1チップと貼合された第2チップとを備える。前記第1チップは、基板と、前記基板上に設けられた論理回路と、前記論理回路の上方に配置され、前記第1チップが前記第2チップと貼合された第1貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第1ダミーパッドとを備える。前記第2チップは、前記複数の第1ダミーパッド上に設けられた複数の第2ダミーパッドと、前記複数の第2ダミーパッドの上方に設けられたメモリセルアレイとを備える。前記第1貼合面における前記第1ダミーパッドの被覆率は、前記第1チップの第1端辺から離隔した第1領域と、前記第1端辺と前記第1領域との間に配置された第2領域とで異なる。
以下、本発明の実施形態を、図面を参照して説明する。図1から図14において、同一の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。図1の半導体装置は、アレイチップ1と回路チップ2が貼り合わされた3次元メモリである。回路チップ2は第1チップの例であり、アレイチップ1は第2チップの例である。
図1は、第1実施形態の半導体装置の構造を示す断面図である。図1の半導体装置は、アレイチップ1と回路チップ2が貼り合わされた3次元メモリである。回路チップ2は第1チップの例であり、アレイチップ1は第2チップの例である。
アレイチップ1は、複数のメモリセルを含むメモリセルアレイ11と、メモリセルアレイ11上の絶縁膜12と、メモリセルアレイ11下の層間絶縁膜13とを備えている。絶縁膜12は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜13は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ2は、アレイチップ1下に設けられている。符号Sは、アレイチップ1と回路チップ2との貼合面を示す。貼合面Sは、第1貼合面の例である。回路チップ2は、層間絶縁膜14と、層間絶縁膜14下の基板15とを備えている。層間絶縁膜14は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板15は例えば、シリコン基板などの半導体基板である。
図1は、基板15の表面に平行で互いに垂直なX方向およびY方向と、基板15の表面に垂直なZ方向とを示している。本明細書では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。−Z方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ1は、メモリセルアレイ11内の電極層として、複数のワード線WLと、ソース線SLとを備えている。図1は、メモリセルアレイ11の階段構造部21を示している。各ワード線WLは、コンタクトプラグ22を介してワード配線層23と電気的に接続されている。複数のワード線WLを貫通する各柱状部CLは、ビアプラグ24を介してビット線BLと電気的に接続されており、かつソース線SLと電気的に接続されている。ソース線SLは、半導体層である第1層SL1と、金属層である第2層SL2とを含んでいる。
回路チップ2は、複数のトランジスタ31を備えている。各トランジスタ31は、基板15上にゲート絶縁膜を介して設けられたゲート電極32と、基板15内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ2は、これらのトランジスタ31のゲート電極32、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ33と、これらのコンタクトプラグ33上に設けられ、複数の配線を含む配線層34と、配線層34上に設けられ、複数の配線を含む配線層35とを備えている。
回路チップ2はさらに、配線層35上に設けられ、複数の配線を含む配線層36と、配線層36上に設けられた複数のビアプラグ37と、これらのビアプラグ37上に設けられた複数の金属パッド38とを備えている。金属パッド38は例えば、Cu(銅)層またはAl(アルミニウム)層である。金属パッド38は、第1パッド(第1アクティブパッドおよび第1ダミーパッド)の例である。金属パッド38の詳細については、後述する。回路チップ2は、アレイチップ1の動作を制御する制御回路(論理回路)として機能する。この制御回路は、トランジスタ31などにより構成されており、金属パッド38に電気的に接続されている。
アレイチップ1は、金属パッド38上に設けられた複数の金属パッド41と、金属パッド41上に設けられた複数のビアプラグ42とを備えている。また、アレイチップ1は、これらのビアプラグ42上に設けられ、複数の配線を含む配線層43と、配線層43上に設けられ、複数の配線を含む配線層44とを備えている。金属パッド41は例えば、Cu層またはAl層である。金属パッド41は、第2パッド(第2アクティブパッドおよび第2ダミーパッド)の例である。金属パッド41の詳細については、後述する。
アレイチップ1はさらに、配線層44上に設けられた複数のビアプラグ45と、これらのビアプラグ45上や絶縁膜12上に設けられた金属パッド46と、金属パッド46上や絶縁膜12上に設けられたパッシベーション膜47とを備えている。金属パッド46は例えば、Cu層またはAl層であり、図1の半導体装置の外部接続パッド(ボンディングパッド)として機能する。パッシベーション膜47は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド46の上面を露出させる開口部Pを有している。金属パッド46は、この開口部Pを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図2は、第1実施形態の柱状部CLの構造を示す断面図である。
図2に示すように、メモリセルアレイ11は、層間絶縁膜13(図1)上に交互に積層された複数のワード線WLと複数の絶縁層51とを備えている。ワード線WLは、例えばW(タングステン)層である。絶縁層51は、例えばシリコン酸化膜である。
柱状部CLは、ブロック絶縁膜52、電荷蓄積層53、トンネル絶縁膜54、チャネル半導体層55、およびコア絶縁膜56を順に含んでいる。電荷蓄積層53は、例えばシリコン窒化膜であり、ワード線WLおよび絶縁層51の側面にブロック絶縁膜52を介して形成されている。電荷蓄積層53は、ポリシリコン層などの半導体層でもよい。チャネル半導体層55は、例えばポリシリコン層であり、電荷蓄積層53の側面にトンネル絶縁膜54を介して形成されている。ブロック絶縁膜52、トンネル絶縁膜54、およびコア絶縁膜56は、例えばシリコン酸化膜または金属絶縁膜である。
図3および図4は、第1実施形態の半導体装置の製造方法を示す断面図である。
図3は、複数のアレイチップ1を含むアレイウェハW1と、複数の回路チップ2を含む回路ウェハW2とを示している。アレイウェハW1は「メモリウェハ」とも呼ばれ、回路ウェハW2は「CMOSウェハ」とも呼ばれる。回路ウェハW2は第1ウェハの例であり、アレイウェハW1は第2ウェハの例である。
図3のアレイウェハW1の向きは、図1のアレイチップ1の向きとは逆であることに留意されたい。本実施形態では、アレイウェハW1と回路ウェハW2とを貼り合わせることで半導体装置を製造する。図3は、貼合のために向きを反転される前のアレイウェハW1を示しており、図1は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ1を示している。
図3において、符号S1はアレイウェハW1の上面を示し、符号S2は回路ウェハW2の上面を示している。アレイウェハW1は、絶縁膜12下に設けられた基板16を備えていることに留意されたい。基板16は例えば、シリコン基板などの半導体基板である。基板15は第1基板の例であり、基板16は第2基板の例である。
本実施形態ではまず、図3に示すように、アレイウェハW1の基板16上にメモリセルアレイ11、絶縁膜12、層間絶縁膜13、階段構造部21、金属パッド41などを形成し、回路ウェハW2の基板15上に層間絶縁膜14、トランジスタ31、金属パッド38などを形成する。例えば、基板16上にビアプラグ45、配線層44、配線層43、ビアプラグ42、および金属パッド41が順に形成される。また、基板15上にコンタクトプラグ33、配線層34、配線層35、配線層36、ビアプラグ37、および金属パッド38が順に形成される。次に、図4に示すように、アレイウェハW1と回路ウェハW2とを機械的圧力により貼り合わせる。これにより、層間絶縁膜13と層間絶縁膜14とが接着される。次に、アレイウェハW1および回路ウェハW2を400℃でアニールする。これにより、金属パッド41と金属パッド38とが接合される。
その後、基板15をCMP(Chemical Mechanical Polishing)により薄膜化し、基板16をCMPにより除去した後、アレイウェハW1および回路ウェハW2を複数のチップに切断する。こうして、図1の半導体装置が製造される。図1は、金属パッド38を含む回路チップ1と、金属パッド38上に配置された金属パッド41を含むアレイチップ1とを示している。なお、金属パッド46とパッシベーション膜47は例えば、基板15の薄膜化および基板16の除去の後に、絶縁膜12上に形成される。
なお、本実施形態ではアレイウェハW1と回路ウェハW2とを貼り合わせているが、代わりにアレイウェハW1同士を貼り合わせてもよい。図1から図4を参照して前述した内容や、図5から図14を参照して後述する内容は、アレイウェハW1同士の貼合にも適用可能である。
また、図1は、層間絶縁膜13と層間絶縁膜14との境界面や、金属パッド41と金属パッド38との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド41の側面や金属パッド38の側面の傾きや、金属パッド41の側面と金属パッド38との位置ずれを検出することで推定することができる。
なお、本実施形態の半導体装置は、複数のチップに切断された後の図1の状態で取引の対象となってもよいし、複数のチップに切断される前の図4の状態で取引の対象となってもよい。図1は、チップの状態の半導体装置を示し、図4は、ウェハの状態の半導体装置を示している。本実施形態では、1つのウェハ状の半導体装置(図4)から、複数のチップ状の半導体装置(図1)が製造される。
以下、図5から図14を参照して、本実施形態の回路ウェハW2の詳細を説明し、具体的には、本実施形態の金属パッド38の配置の詳細を説明する。以下の説明は、本実施形態のアレイウェハW1や、本実施形態の金属パッド41の配置にも適用される。
図5は、第1実施形態の回路ウェハW2の構造を模式的に示す平面図である。
本実施形態の回路ウェハW2は、図5に示すように、2次元アレイ状に配置された複数のチップ領域R1と、これらのチップ領域R1を包囲するダイシング領域R2とを含んでいる。ダイシング領域R2は、X方向に延びる複数のダイシングラインと、Y方向に延びる複数のダイシングラインとを含む形状を有している。図5はさらに、チップ領域R1とダイシング領域R2との境界線(境界面)Eを示している。
本実施形態の回路ウェハW2は、アレイウェハW1と貼り合わされた後、複数のチップに切断される。この際、回路ウェハW2は、ダイシング領域R2をダイシングブレードで切断することで加工される。切断により得られた各チップは、回路ウェハR2の1つのチップ領域R1と、アレイウェハR1の同様の1つのチップ領域とを含むこととなる。この場合、上述の境界面Eは、各チップの端面(端辺)となる。各チップの端面は、基板15の側面や層間絶縁膜14の側面を含んでいる。当該端辺は、第1端辺の例である。
図6は、第1実施形態の回路ウェハW2の問題を説明するための断面図である。
図6(a)は、回路ウェハW2のチップ領域R1およびダイシング領域R2の断面を示している。本実施形態では、層間絶縁膜14内に金属パッド38を埋め込んだ後、金属パッド38の表面をCMPにより平坦化する。この際、金属パッド38と層間絶縁膜14とのポリッシュレート比(Cu/SiO2)が大きいスラリーをCMPに使用すると、金属パッド38の表面がくぼむディッシングや、チップ領域R1の表面の傾斜(図6(a)参照)が生じるおそれがある。
図6(b)も、回路ウェハW2のチップ領域R1およびダイシング領域R2の断面を示している。上述のディッシングや傾斜は、金属パッド38と層間絶縁膜14とのポリッシュレート比(Cu/SiO2)が小さいスラリーをCMPに使用することで抑制可能である。しかし、この場合には、層間絶縁膜14がより削られやすくなることから、金属パッド38の密度が低い領域で層間絶縁膜14にボイドが生じるおそれがある。図6(b)は、金属パッド38が配置されないダイシング領域R2で生じたボイドVを示している。このようなボイドVの発生は、抑制することが望ましい。
図7は、第1実施形態の回路ウェハW2の構造を示す平面図である。図7は、回路ウェハW2内の金属パッド38を通過するXY断面を示しており、例えば、アレイウェハW1と回路ウェハW2との貼合面SのXY断面を示している。
図7は、1つのチップ領域R1と、このチップ領域R1を包囲するダイシング領域R2とを示している。本実施形態のチップ領域R1は、図7に示すように、複数のアクティブ領域R1aと、複数のダミー領域R1b、R1c、R1dとを含んでいる。
アクティブ領域R1aは、アクティブパッドと呼ばれる複数の金属パッド38を含んでいる。一方、ダミー領域R1b、R1c、R1dは、ダミーパッドと呼ばれる複数の金属パッド38を含んでいる。アクティブパッドは、半導体装置を動作させるための信号や電力の伝達用の使用されるパッドであり、ダミーパッドは、半導体装置を動作させるための信号や電力の伝達用の使用されないパッドである。アクティブパッドは、半導体装置内の回路素子(例えばメモリセルアレイ11やトランジスタ31)と電気的に接続されているが、ダミーパッドは、半導体装置内の回路素子と電気的に接続されていない。ダミーパッドは例えば、貼合面Sにおける金属パッド38の密度を調整するために配置される。
本実施形態のダミー領域R1b、R1c、R1dは、アクティブ領域R1aの周りに配置されたダミー領域R1bと、チップ領域R1内の中心部に配置されたダミー領域R1cと、チップ領域R1内の周辺部に配置されたダミー領域R1dとを含んでいる。これらのダミー領域R1b、R1c、R1dは、後述するように、互いに異なる密度で金属パッド38を含んでいる。
次に、図7に示すXY断面における金属パッド38の被覆率について説明する。例えばチップ領域R1内の金属パッド38の被覆率とは、チップ領域R1内の金属パッド38の全面積(Sa)の、チップ領域R1の全面積(Sb)に対するパーセンテージ(%)であり、Sa÷Sb×100で表される。金属パッド38の被覆率は、各領域内の金属パッド38の密度に相当する値である。
本実施形態のアクティブ領域R1aおよびダミー領域R1b、R1c、R1dは、所定の被覆率を有している。具体的には、アクティブ領域R1a内の金属パッド38の被覆率は、10〜40%であり、例えば25%である。また、ダミー領域R1b内の金属パッド38の被覆率は、10〜40%であり、例えば25%である。また、ダミー領域R1c内の金属パッド38の被覆率は、10〜40%であり、例えば約20%である。また、ダミー領域R1d内の金属パッド38の被覆率は、5〜20%であり、例えば約10%である。
本実施形態のダミー領域R1dは、アクティブ領域R1aやダミー領域R1b、R1cを包囲するリング状の形状を有し、ダイシング領域R2に隣接している。一方、本実施形態のアクティブ領域R1aやダミー領域R1b、R1cは、ダミー領域R1dにより包囲されており、ダイシング領域R2から離隔している。別言すると、ダミー領域R1dは、境界線Eに隣接しており、アクティブ領域R1aやダミー領域R1b、R1cは、境界線Eから離隔している。
加えて、本実施形態のダミー領域R1d内の金属パッド38の被覆率は、アクティブ領域R1aやダミー領域R1b、R1c内の金属パッド38の被覆率と異なっており、より詳細には、アクティブ領域R1aやダミー領域R1b、R1c内の金属パッド38の被覆率よりも低くなっている。これにより例えば、ダイシング領域R2内に生じるボイドVの深さを低減することが可能となる(図6参照)。理由は、ダミー領域R1d内の金属パッド38の被覆率を低くすることで、ダミー領域R1dとダイシング領域R2との間の被覆率の差を小さくすることができ、境界線E付近における金属パッド38の密度の変化を小さくすることができるからである。なお、本実施形態のダイシング領域R2は、金属で形成されたアライメントマークは含んでいるもの、金属パッド38は含んでおらず、ダイシング領域R2内の金属パッド38の被覆率は0%である。ダミー領域R1b、R1cは第1領域の例であり、ダミー領域R1dは第2領域の例であり、アクティブ領域R1aは第3領域の例である。
このように、本実施形態のダミー領域R1d内の金属パッド38の被覆率は、アクティブ領域R1aやダミー領域R1b、R1c内の金属パッド38の被覆率よりも低くなっている。これにより、ダイシング領域R2内に生じるボイドVの深さを低減することが可能となる。ボイドVの深さを効果的に低減するため、ダミー領域R1c内の被覆率とダミー領域R1d内の被覆率との比は、3:2と3:1との間に設定することが望ましい。これは、ダミー領域R1b内の被覆率とダミー領域R1d内の被覆率との比や、アクティブ領域R1a内の被覆率とダミー領域R1d内の被覆率との比についても同様である。さらには、アクティブ領域R1aおよびダミー領域R1b、R1c内の平均被覆率とダミー領域R1d内の被覆率との比も、3:2と3:1との間に設定することが望ましい。
さらに、本実施形態では、ダミー領域R1b内の被覆率やダミー領域R1b内の被覆率は、アクティブ領域R1a内の被覆率以下となっている。詳細には、アクティブ領域R1aに隣接するダミー領域R1b内の被覆率は、アクティブ領域R1a内の被覆率と同じになっており、アクティブ領域R1aから離隔したダミー領域R1c内の被覆率は、アクティブ領域R1a内の被覆率未満になっている。これにより例えば、アクティブ領域R1aからダミー領域R1dへと被覆率を徐々に下げることが可能となる。ダミー領域R1bは第1被覆率領域の例であり、ダミー領域R1cは第2被覆率領域の例である。
各領域内の被覆率は例えば、金属パッド38のサイズを変化させることや、金属パッド38間のピッチを変化させることで、変えることが可能である。本実施形態のアクティブ領域R1aやダミー領域R1b、R1c内の金属パッド38の配置については後述する。
図7はさらに、ダミー領域R1bとダイシング領域R2との間の最短距離Tを示している。最短距離Tは例えば、5μm以上である。一方、リング状の形状を有するダミー領域R1dのリング幅は例えば、全般的に100μmである。図7では、多くのダミー領域R1bが、ダミー領域R1cにより包囲されているが、一部のダミー領域R1bが、ダミー領域R1cからはみ出てダミー領域R1dに隣接している。そのため、上述の最短距離Tは、ダミー領域R1dのリング幅よりも短くなり得る。別の見方をすると、ダミー領域R1dのリング幅は、全般的に100μmとなっているが、上記一部のダミー領域R1bの付近で100μmよりも短くなっている。
図8は、第1実施形態のアクティブ領域R1aとダミー領域R1bの構造を示す平面図である。
図8は、アクティブ領域R1a内の金属パッド38と、ダミー領域R1b内の金属パッド38とを示している。図8では、これらの金属パッド38は、正方形または長方形の格子状に配置されており、アクティブ領域R1a内の被覆率と、ダミー領域R1b内の被覆率は、いずれも25%に設定されている。符号Uは、上記格子の単位領域を示す。1つの単位領域Uの面積は、1つの金属パッド38の面積の4倍であり、その結果、アクティブ領域R1aやダミー領域R1b内の被覆率は、25%となっている。
図8はさらに、アクティブ領域R1aおよびダミー領域R1b内の金属パッド38に関し、各金属パッド38のX方向のサイズAxと、各金属パッド38のY方向のサイズAyと、金属パッド38間のX方向のピッチBxと、金属パッド38間のY方向のピッチByとを示している。本実施形態では、これらの関係がAx=Ay、Bx=Byと設定されている。
図9は、第1実施形態のダミー領域R1cの構造を示す平面図である。
図9は、ダミー領域R1c内の金属パッド38を示している。図9では、これらの金属パッド38は、三角形(または平行四辺形)の格子状に配置されており、ダミー領域R1c内の被覆率は、約20%に設定されている。ダミー領域R1c内の金属パッド38は、直線M1に平行な複数の第1直線と、直線M2に平行な複数の第2直線との交点に配置されている。第1直線はX方向に対し傾いており、第2直線はY方向に対し傾いている。
図9はさらに、ダミー領域R1c内の金属パッド38に関し、各金属パッド38のX方向のサイズCxと、各金属パッド38のY方向のサイズCyと、金属パッド38間のX方向のピッチDxと、金属パッド38間のY方向のピッチDyと、金属パッド38間のX方向のシフト量Exと、金属パッド38間のY方向のシフト量Eyとを示している。本実施形態では、これらの関係がCx=Cy、Dy=Dz、Ex=Eyと設定されている。本実施形態ではさらに、サイズに関してはAx=Cxと設定され、ピッチに関してはBx≠Dxと設定されている。
このように、ダミー領域R1bとダミー領域R1cとの間では、金属パッド38のサイズはX方向でもY方向でも互いに同じになっており、金属パッド38間のピッチは互いに異なっている。その結果、金属パッド38の被覆率が、ダミー領域R1bとダミー領域R1cとの間で互いに異なっている。なお、ダミー領域R1bとダミー領域R1cとの間では、金属パッド38のサイズが互いに異なっており、金属パッド38間のピッチが互いに同じになっていてもよく、これにより互いの被覆率が異なっていてもよい。
本実施形態では、アクティブ領域R1aとダミー領域R1cとの間にダミー領域R1bが設けられている。そのため、チップ領域R1内の被覆率は、アクティブ領域R1aとダミー領域R1bとの間では低下せず、ダミー領域R1bとダミー領域R1cとの間で低下する。これにより、アクティブ領域R1aの端部でボイドが生じることを抑制することが可能となる。一方、ダミー領域R1bとダミー領域R1cとの境界付近でボイドが生じる可能性があるが、ダミー領域R1bとダミー領域R1cとの境界付近にはダミーパッドが配置されているもののアクティブパッドは配置されていない。よって、ボイドがアクティブパッドに悪影響を及ぼして、半導体装置の動作を妨げることを抑制することが可能となる。ダミーパッドは一般に、半導体装置の動作に関与しないからである。
以下、本実施形態のダミー領域R1c内の金属パッド38の配置を決定する方法の例を説明する。
本実施形態では、ダミー領域R1c内の金属パッド38の配置を決定する際、Cx(=Cy)の値を固定した上で、Ex(=Ey)の値を様々な値に変動させる。これにより被覆率が変動するため、所望の被覆率が得られるExの値を算出する。この際、被覆率を変動させると、直線M1およびM2が延びる方向が変化する。被覆率が大きくなるほど、すなわちExが小さくなるほど、直線M1のX軸に対する角度が大きくなり、直線M2のY軸に対する角度も大きくなる。その結果、直線M1と直線M2との間の鋭角θ1の角度が小さくなる。
ダミー領域R1c内の金属パッド38の配置をこのような手法で決定する理由は、直線M1およびM2が延びる方向を、X方向およびY方向と異なる方向にすることが望ましいからである。別言すると、ダミー領域R1c内の金属パッド38が並ぶ方向を、アクティブ領域R1aやダミー領域R1b内の金属パッド38が並ぶ方向とずらして、半導体装置内で同じ方向に金属パッド38が並び続けることを避けるためである。その結果、ダミー領域R1bとダミー領域R1cとの間では、金属パッド38が並ぶ方向が不連続となる。これは、ダミー領域R1bとダミー領域R1cとの間でも同様である。理由は、図9の直線M1およびM2が延びる方向と、図10の直線N1およびN2(後述)が延びる方向が異なるからである。例えば、直線N1と直線N2との間の鋭角θ2(後述)の角度は、直線M1と直線M2との間の鋭角θ1の角度と異なっている。
また、半導体装置内で同じ方向に金属パッド38が並び続けることを避ける理由は、次の通りである。
アレイウェハW1と回路ウェハW2とを貼り合わせる際には、各ウェハの中心部から端部に向かってウェハ同士の貼合が進行する(進貼)。ここで、ウェハの進貼速度は、金属パッド38、41の配列(並び方)に依存する。
一般に、金属パッド38、41の表面は、貼合時には層間絶縁膜14、13の表面に対して窪んでおり、ウェハ同士の貼合は、金属パッド38、41がない方向ほど速く進行する(進貼速度が大きい)。その方向には、金属パッド38、41の表面があまり存在せず、層間絶縁膜14、13の表面が多く存在するからである。なお、金属パッド38と金属パッド41は、貼合後のアニール処理にて金属パッド38、41が膨張することで貼合(接合)される。
よって、半導体装置内で同じ方向に金属パッド38が並び続けていると、その方向の進貼速度が他の方向の進貼速度に比べて小さくなり、ウェハ間で進貼速度が偏ってしまう。ウェハ間で進貼速度が偏ると、貼合された領域が貼合されていない領域の先端部分に回り込み、その結果、ウェハ間にボイドが形成されてしまう。ボイドは、金属パッド38同士の接合を阻害するため、ボイドの付近にアクティブ領域R1aがあると、半導体装置に欠陥不良が生じてしまう。
以上が、半導体装置内で同じ方向に金属パッド38が並び続けることを避ける理由である。本実施形態によれば、ダミー領域R1c内の金属パッド38が並ぶ方向を、アクティブ領域R1aやダミー領域R1b内の金属パッド38が並ぶ方向とずらすことで、半導体装置内で同じ方向に金属パッド38が並び続けることを避けることが可能となる。
図10は、第1実施形態のダミー領域R1dの構造を示す平面図である。
図10は、ダミー領域R1d内の金属パッド38を示している。図10では、これらの金属パッド38は、三角形(または平行四辺形)の格子状に配置されており、ダミー領域R1d内の被覆率は、約10%に設定されている。ダミー領域Rd内の金属パッド38は、直線N1に平行な複数の第1直線と、直線N2に平行な複数の第2直線との交点に配置されている。第1直線はX方向に対し傾いており、第2直線はY方向に対し傾いている。
図10はさらに、ダミー領域R1d内の金属パッド38に関し、各金属パッド38のX方向のサイズFxと、各金属パッド38のY方向のサイズFyと、金属パッド38間のX方向のピッチGxと、金属パッド38間のY方向のピッチGyと、金属パッド38間のX方向のシフト量Hxと、金属パッド38間のY方向のシフト量Hyとを示している。本実施形態では、これらの関係がFx=Fy、Gx=Gy、Hx=Hyと設定されている。本実施形態ではさらに、サイズに関してはCx=Fxと設定され、ピッチに関してはDx≠Gxと設定されている。
このように、ダミー領域R1cとダミー領域R1dとの間では、金属パッド38のサイズはX方向でもY方向でも互いに同じになっており、金属パッド38間のピッチは互いに異なっている。その結果、金属パッド38の被覆率が、ダミー領域R1cとダミー領域R1dとの間で互いに異なっている。なお、ダミー領域R1cとダミー領域R1dとの間では、金属パッド38のサイズが互いに異なっており、金属パッド38間のピッチが互いに同じになっていてもよく、これにより互いの被覆率が異なっていてもよい。
なお、本実施形態の半導体装置を製造する際には、上述のような被覆率が実現されるように層間絶縁膜14内に金属パッド38を形成する(図3参照)。これにより、アクティブ領域R1a、ダミー領域R1b、ダミー領域R1c、ダミー領域R1d内の被覆率がそれぞれ、25%、25%、約20%、約10%に設定される。
本実施形態のダミー領域R1d内の金属パッド38の配置を決定する方法としては、例えばダミー領域R1cの場合と同じ方法を採用可能である。ただし、ダミー領域R1cとダミー領域R1dとでは被覆率が異なることから、図9の直線M1およびM2が延びる方向と、図10の直線N1およびN2が延びる方向は、異なることとなる。本実施形態によれば、ダミー領域R1d内の金属パッド38が並ぶ方向を、ダミー領域R1c内の金属パッド38が並ぶ方向とずらすことで、半導体装置内で同じ方向に金属パッド38が並び続けることを避けることが可能となる。
図11は、第1実施形態のダミー領域R1bとダミー領域R1cとの境界付近の構造を示す平面図である。
図11に示すように、ダミー領域R1bとダミー領域R1cとの境界付近では、金属パッド38のレイアウトが変化している。その結果、金属パッド38の被覆率が、ダミー領域R1bとダミー領域R1cとの間で変化している。
図12は、第1実施形態のダミー領域R1cとダミー領域R1dとの境界付近の構造を示す平面図である。
本実施形態の回路ウェハW2は、ダミー領域R1cとダミー領域R1dとの境界線(境界面)Lに沿ってライン状に配置された複数の金属パッド38を備えている。これにより例えば、ダミー領域R1cとダミー領域R1dとの間に、金属パッド38が配置されていない大きな空間が生じることを抑制することが可能となる。このような空間の発生を抑制することで、ダミー領域R1cとダミー領域R1dとの間でボイドが発生することを抑制することが可能となる。
図13は、第1実施形態のダミー領域R1dとダイシング領域R2との境界付近の構造を示す平面図である。
図13に示すように、ダミー領域R1dは金属パッド38を含んでいるが、ダイシング領域R2は金属パッド38を含んでいない。しかしながら、ダミー領域R1d内の被覆率は、アクティブ領域R1a、ダミー領域R1b、およびダミー領域R1cの被覆率よりも低く設定されている。よって、本実施形態によれば、ダイシング領域R2内に生じるボイドVの深さを低減することが可能となる。
図14は、第1実施形態の回路ウェハW2の作用を説明するための断面図である。
図14(a)は、ダミー領域R1d内の被覆率を25%に設定した場合のボイドVを示している。図14(b)は、ダミー領域R1d内の被覆率を約10%に設定した場合のボイドVを示している。本実施形態によれば、ダミー領域R1d内の被覆率を低く設定することで、ダイシング領域R2内に生じるボイドVの深さを低減することが可能となる。
以上のように、本実施形態の金属パッド38の被覆率は、ダイシング領域R2から離隔したアクティブ領域R1a、ダミー領域R1b、およびダミー領域R1cと、ダイシング領域R2に隣接するダミー領域R1dとで異なっている。例えば、ダミー領域R1d内の被覆率は、アクティブ領域R1a、ダミー領域R1b、およびダミー領域R1c内の被覆率よりも低くなっている。よって、本実施形態によれば、金属パッド38が埋め込まれた層間絶縁膜14内で、大きなボイドVなどの不具合が生じることを抑制することが可能となる。これは、アレイウェハW1内の金属パッド41および層間絶縁膜13についても同様である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:アレイチップ、2:回路チップ、
11:メモリセルアレイ、12:絶縁膜、13:層間絶縁膜、
14:層間絶縁膜、15:基板、16:基板、
21:階段構造部、22:コンタクトプラグ、
23:ワード配線層、24:ビアプラグ、
31:トランジスタ、32:ゲート電極、
33:コンタクトプラグ、34:配線層、35:配線層、
36:配線層、37:ビアプラグ、38:金属パッド、
41:金属パッド、42:ビアプラグ、43:配線層、44:配線層、
45:ビアプラグ、46:金属パッド、47:パッシベーション膜、
51:絶縁層、52:ブロック絶縁膜、53:電荷蓄積層、
54:トンネル絶縁膜、55:チャネル半導体層、56:コア絶縁膜
11:メモリセルアレイ、12:絶縁膜、13:層間絶縁膜、
14:層間絶縁膜、15:基板、16:基板、
21:階段構造部、22:コンタクトプラグ、
23:ワード配線層、24:ビアプラグ、
31:トランジスタ、32:ゲート電極、
33:コンタクトプラグ、34:配線層、35:配線層、
36:配線層、37:ビアプラグ、38:金属パッド、
41:金属パッド、42:ビアプラグ、43:配線層、44:配線層、
45:ビアプラグ、46:金属パッド、47:パッシベーション膜、
51:絶縁層、52:ブロック絶縁膜、53:電荷蓄積層、
54:トンネル絶縁膜、55:チャネル半導体層、56:コア絶縁膜
Claims (15)
- 第1チップと、
前記第1チップと貼合された第2チップとを備え、
前記第1チップは、
基板と、
前記基板上に設けられた論理回路と、
前記論理回路の上方に配置され、前記第1チップが前記第2チップと貼合された第1貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第1ダミーパッドと、
を備え、
前記第2チップは、
前記複数の第1ダミーパッド上に設けられた複数の第2ダミーパッドと、
前記複数の第2ダミーパッドの上方に設けられたメモリセルアレイと、
を備え、
前記第1貼合面における前記第1ダミーパッドの被覆率は、前記第1チップの第1端辺から離隔した第1領域と、前記第1端辺と前記第1領域との間に配置された第2領域とで異なる、半導体装置。 - 第1ウェハと、
前記第1ウェハと貼合された第2ウェハとを備え、
前記第1ウェハは、
第1基板と、
前記第1基板上に設けられた論理回路と、
前記論理回路の上方に配置され、前記第1ウェハが前記第2ウェハと貼合された第1貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第1ダミーパッドと、
を備え、
前記第2ウェハは、
前記複数の第1ダミーパッド上に設けられた複数の第2ダミーパッドと、
前記複数の第2ダミーパッドの上方に設けられたメモリセルアレイと、
を備え、
前記第1貼合面における前記第1ダミーパッドの被覆率は、前記第1ウェハのダイシング領域から離隔した第1領域と、前記ダイシング領域と前記第1領域との間に配置された第2領域とで異なる、半導体装置。 - 前記ダイシング領域は、前記第1貼合面において前記第1ダミーパッドを含まない、請求項2に記載の半導体装置。
- 前記第1領域内の前記被覆率は、10〜40%である、請求項1から3のいずれか1項に記載の半導体装置。
- 前記第2領域内の前記被覆率は、5〜20%である、請求項1から4のいずれか1項に記載の半導体装置。
- 前記第1領域内の前記被覆率と前記第2領域内の前記被覆率との比は、3:2と3:1との間である、請求項1から5のいずれか1項に記載の半導体装置。
- 前記第2領域は、前記第1領域を包囲するリング状の形状を有する、請求項1から6のいずれか1項に記載の半導体装置。
- 前記第1チップまたは前記第1ウェハはさらに、
前記論理回路の上方に配置され、前記第1貼合面に設けられ、前記論理回路に電気的に接続されている複数の第1アクティブパッドを備え、
前記第2チップまたは前記第2ウェハはさらに、
前記複数の第1アクティブパッド上に設けられた複数の第2アクティブパッドを備え、
前記第1貼合面における前記第1アクティブパッドの被覆率は、第3領域内において、前記第1領域内における前記第1ダミーパッドの前記被覆率以上である、請求項1から7のいずれか1項に記載の半導体装置。 - 前記第1領域は、前記第3領域内における前記第1アクティブパッドの前記被覆率と同じ前記第1ダミーパッドの前記被覆率を有する第1被覆率領域と、前記第3領域内における前記第1アクティブパッドの前記被覆率未満の前記第1ダミーパッドの前記被覆率を有する第2被覆率領域とを含む、請求項8に記載の半導体装置。
- 前記第1ダミーパッドは、前記第1被覆率領域と前記第2被覆率領域との境界線に沿ってライン状に配置された複数のダミーパッドを含む、請求項9に記載の半導体装置。
- 前記第1領域内の前記第1ダミーパッドのサイズと、前記第2領域内の前記第1ダミーパッドのサイズは同じである、請求項1から10のいずれか1項に記載の半導体装置。
- 前記第1領域内の前記第1ダミーパッド間のピッチと、前記第2領域内の前記第1ダミーパッド間のピッチは異なっている、請求項11に記載の半導体装置。
- 前記第1領域内の前記第1ダミーパッド間のピッチと、前記第2領域内の前記第1ダミーパッド間のピッチは同じである、請求項1から10のいずれか1項に記載の半導体装置。
- 前記第1領域内の前記第1ダミーパッドのサイズと、前記第2領域内の前記第1ダミーパッドのサイズは異なっている、請求項13に記載の半導体装置。
- 第1基板上に論理回路を形成し、
前記論理回路の上方に、前記論理回路に電気的に接続されていない複数の第1ダミーパッドを形成し、
第2基板上にメモリセルアレイを形成し、
前記メモリセルアレイの上方に複数の第2ダミーパッドを形成し、
前記第1基板上に形成された前記複数の第1ダミーパッドと、前記第2基板上に形成された前記複数の第2ダミーパッドとを貼り合わせることで、前記複数の第1ダミーパッド上に前記複数の第2ダミーパッドを配置する、
ことを含む半導体装置の製造方法であって、
前記複数の第1ダミーパッドは、前記第1基板を含む第1ウェハが前記第2基板を含む第2ウェハと貼合された第1貼合面に設けられ、
前記第1貼合面における前記第1ダミーパッドの被覆率は、前記第1ウェハのダイシング領域から離隔した第1領域と、前記ダイシング領域と前記第1領域との間に配置された第2領域とで異なるように設定される、半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020030950A JP2021136320A (ja) | 2020-02-26 | 2020-02-26 | 半導体装置およびその製造方法 |
US17/007,719 US11469217B2 (en) | 2020-02-26 | 2020-08-31 | Semiconductor device and manufacturing method thereof |
CN202110047544.3A CN113314488A (zh) | 2020-02-26 | 2021-01-14 | 半导体装置及其制造方法 |
CN202120095536.1U CN215220707U (zh) | 2020-02-26 | 2021-01-14 | 半导体装置 |
TW110101782A TWI782396B (zh) | 2020-02-26 | 2021-01-18 | 半導體裝置及其製造方法 |
US17/891,659 US12040314B2 (en) | 2020-02-26 | 2022-08-19 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020030950A JP2021136320A (ja) | 2020-02-26 | 2020-02-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021136320A true JP2021136320A (ja) | 2021-09-13 |
Family
ID=77366466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020030950A Pending JP2021136320A (ja) | 2020-02-26 | 2020-02-26 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11469217B2 (ja) |
JP (1) | JP2021136320A (ja) |
CN (2) | CN113314488A (ja) |
TW (1) | TWI782396B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022041052A (ja) * | 2020-08-31 | 2022-03-11 | キオクシア株式会社 | 半導体装置およびその製造方法 |
CN114326338B (zh) * | 2021-12-31 | 2023-10-13 | 长江存储科技有限责任公司 | 半导体结构及其制备方法 |
EP4254470A1 (en) * | 2022-03-24 | 2023-10-04 | Micledi Microdisplays BV | Semiconductor product and method for manufacturing a semiconductor product |
WO2023179994A1 (en) * | 2022-03-24 | 2023-09-28 | Micledi Microdisplays Bv | Semiconductor product and method for manufacturing a semiconductor product |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005072403A (ja) * | 2003-08-27 | 2005-03-17 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP2006100571A (ja) * | 2004-09-29 | 2006-04-13 | Sharp Corp | 半導体装置およびその製造方法 |
JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2012256736A (ja) * | 2011-06-09 | 2012-12-27 | Sony Corp | 半導体装置 |
WO2015050000A1 (ja) * | 2013-10-04 | 2015-04-09 | ソニー株式会社 | 半導体装置および固体撮像素子 |
JP2016092367A (ja) * | 2014-11-11 | 2016-05-23 | キヤノン株式会社 | 半導体装置及びその製造方法、ならびにカメラ |
JP2018148071A (ja) * | 2017-03-07 | 2018-09-20 | 東芝メモリ株式会社 | 記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5376916B2 (ja) | 2008-11-26 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR102378636B1 (ko) * | 2011-05-24 | 2022-03-25 | 소니그룹주식회사 | 반도체 장치 |
US10050018B2 (en) * | 2016-02-26 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC structure and methods of forming |
US10312201B1 (en) | 2017-11-30 | 2019-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring for hybrid-bond |
US10727215B1 (en) * | 2019-01-30 | 2020-07-28 | Sandisk Technologies Llc | Three-dimensional memory device with logic signal routing through a memory die and methods of making the same |
JP2020150037A (ja) * | 2019-03-11 | 2020-09-17 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
2020
- 2020-02-26 JP JP2020030950A patent/JP2021136320A/ja active Pending
- 2020-08-31 US US17/007,719 patent/US11469217B2/en active Active
-
2021
- 2021-01-14 CN CN202110047544.3A patent/CN113314488A/zh not_active Withdrawn
- 2021-01-14 CN CN202120095536.1U patent/CN215220707U/zh active Active
- 2021-01-18 TW TW110101782A patent/TWI782396B/zh active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005072403A (ja) * | 2003-08-27 | 2005-03-17 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP2006100571A (ja) * | 2004-09-29 | 2006-04-13 | Sharp Corp | 半導体装置およびその製造方法 |
JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
JP2012256736A (ja) * | 2011-06-09 | 2012-12-27 | Sony Corp | 半導体装置 |
WO2015050000A1 (ja) * | 2013-10-04 | 2015-04-09 | ソニー株式会社 | 半導体装置および固体撮像素子 |
JP2016092367A (ja) * | 2014-11-11 | 2016-05-23 | キヤノン株式会社 | 半導体装置及びその製造方法、ならびにカメラ |
JP2018148071A (ja) * | 2017-03-07 | 2018-09-20 | 東芝メモリ株式会社 | 記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
CN113314488A (zh) | 2021-08-27 |
US11469217B2 (en) | 2022-10-11 |
US20220399312A1 (en) | 2022-12-15 |
TW202135240A (zh) | 2021-09-16 |
TWI782396B (zh) | 2022-11-01 |
CN215220707U (zh) | 2021-12-17 |
US20210265314A1 (en) | 2021-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2021136320A (ja) | 半導体装置およびその製造方法 | |
US11063062B2 (en) | Semiconductor device and method of manufacturing the same | |
TWI721511B (zh) | 半導體裝置及其製造方法 | |
JP2019160833A (ja) | 半導体装置 | |
TWI750576B (zh) | 半導體裝置及其製造方法 | |
JP2020145233A (ja) | 半導体装置およびその製造方法 | |
US11532589B2 (en) | Semiconductor wafer and method of manufacturing the same | |
JP2022045192A (ja) | 半導体装置およびその製造方法 | |
TWI782400B (zh) | 半導體裝置及其製造方法 | |
JP2019165088A (ja) | 半導体装置およびその製造方法 | |
JP2021034560A (ja) | 半導体装置およびその製造方法 | |
JP2020145351A (ja) | 半導体装置およびその製造方法 | |
TWI746052B (zh) | 半導體裝置及其製造方法 | |
JP2021044399A (ja) | 半導体装置およびその製造方法 | |
US12040314B2 (en) | Semiconductor device and manufacturing method thereof | |
US11688726B2 (en) | Semiconductor device | |
TW202247393A (zh) | 半導體裝置 | |
JP2022095359A (ja) | 半導体装置およびその製造方法 | |
TWI767747B (zh) | 半導體裝置及其製造方法 | |
US20230082971A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2023177154A (ja) | 半導体装置およびその製造方法 | |
TW202312398A (zh) | 半導體裝置及基板 | |
JP2021044502A (ja) | 半導体装置およびその製造方法 | |
JP2024041502A (ja) | 半導体装置およびその製造方法 | |
JP2023040988A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220913 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230713 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230905 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20240301 |