JP2006033197A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 電圧電流変換回路の抵抗値のばらつきを抑えることで電圧制御発振器の発振周波数のばらつきを低減するＰＬＬ回路を提供する。
【解決手段】 可変抵抗回路４を内蔵することでプロセスばらつきを制御し、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。この可変抵抗回路４にＣＭＯＳ可変抵抗を用いて連続的な抵抗値調整を行う。また定電流源を用いるとより精度のよい抵抗値調整を行う事ができる。又リミット回路５を付加することで各ワースト条件に応じたロックレンジを取り出し、カレント比調整回路６を付加することでＶＣＯリングのプロセスバラツキによる変動に応じて供給する制御電流値についてカレント比を変えることで調整し、プロセス変動によらず一定のＶＣＯゲインを実現する。
【選択図】 図１

Description

本発明は、ＰＬＬ回路に関し、特に広範囲な発振可能周波数範囲を必要とする電圧電流変換回路が使用される電圧制御型発振器を備えたＰＬＬ回路に関する。

図８は従来のＰＬＬ回路の基本構成を示すブロック図である。１は位相比較器、２はＬＰＦ、３は電圧制御発振器（ＶＣＯ）である。ＰＬＬブロックの各動作を説明する。基準信号Frと電圧制御発振器３の出力信号Fvを位相比較器１に入力して誤差分を出力する。この後ＬＰＦ２で位相比較より出力された信号の直流分を取り出し、制御電圧ＶＣＯＩＮを出力する。これらが構成ループの繰り返しによって電圧制御発振器３の出力信号は基準信号に正確に合わせることができる。

図９は電圧制御発振器３の基本構成を示すブロック図である。電圧制御発振はＬＰＦ２より入力される制御電圧ＶＣＯＩＮに応じて電流を出力する電圧電流変換回路３１とその電流に応じた発振周波数を出力する電流制御発振器３２により構成される。

図１０は電圧電流変換回路３１の従来例である。ＬＰＦ２より入力される制御電圧ＶＣＯＩＮをゲートに印加されたＮＭＯＳトランジスタＭ０のソース側は抵抗Ｒ０を介して接地され、ドレイン側はPchトランジスタＭ１と抵抗Ｒ１に接続されている。ＰＭＯＳ Ｍ１にはＭ０に流れる電流とＲ１に流れる電流の和が流れ、Ｍ１のゲート電圧をＭ２に印加し、Ｍ２に流れる電流をＭ３、Ｍ４、Ｍ５のＭＯＳトランジスタによるカレントミラーで折り返し、電流制御発振器の制御ノードPG、NGを形成する。上記の電圧電流変換特性を示したのが図１３である。

図１１は電圧電流変換回路の従来回路の一例（電圧電流変換回路３１’とする）を示したものである。反転端子を入力子とする演算増幅回路ＡＭＰの出力がＰＭＯＳトランジスタＭ０にあたえられており、ＰＭＯＳトランジスタＭ０のドレイン側が抵抗Ｒ０を介して接地され、ゲート側は電源に接続されている。この回路は抵抗Ｒ０の両端に入力端子ＶＣＯＩＮに印加される電圧と同じ電圧を印加させて出力端子に電流を発生させるものである。Ｍ０に流れる電流ＩｏｕｔはＩｏｕｔ＝ＶＣＯＩＮ／Ｒ０となり入力電圧に比例した電流を取り出すことができる。
ＰＯＳトランジスタＭ１はＰＭＯＳトランジスタＭ０と等しいゲート電圧を与えることでＭ０に流れる電流と等しい電流を流す。

図１２は差動増幅回路で構成した電流制御発振器３２の従来回路の一例である。電圧電流変換回路（３１または３１’）より入力される電流ＩｏｕｔがＭ３、Ｍ４、Ｍ５のＭＯＳトランジスタによるカレントミラーで折り返し、電流制御発振回路３２のPch制御ノードPG及びNch制御ノードNGを形成し、差動増幅回路で構成されたリング発振器３２１の発振周波数を制御する。

以上のような電圧電流変換回路の応用例として以下のような技術が開示されている。
例えば第１の技術として、ＰＬＬ回路において発振回路のバイアス制御電圧が一方の入力端子に入力されるアンプの出力を抵抗を介して接地されたトランジスタのゲートに与え、そのトランジスタと抵抗の接続点がアンプのもう一方の入力端子に接続され帰還ループを形成することで線形性をよくするものがある（特許文献１参照）。

また第２の技術として、ＶＣＯ制御バイアス回路の抵抗プロセスのバラツキをなくす技術がある。特に特許文献２には、固定抵抗素子をマトリックス上におき、外部からの制御信号に応じて抵抗値の制御を行いバイアス回路の抵抗を可変とし抵抗プロセスのバラツキを抑える技術について開示がなされている。
特開２０００−５９１８１号公報 特開２００２−１１１４９０号公報

従来技術ではＰＬＬの電圧制御発振器（ＶＣＯ）の発振周波数は電圧電流変換回路及び電流制御発振回路夫々のプロセスばらつき、温度ばらつき、電源ばらつきにより変動する。中でもプロセスばらつきによる変動はＶＣＯの必要とされる発振周波数が高周波になるほど顕著になる。ＳＬＯＷスピードのワースト条件では仕様に必要なロックレンジを満たすことが難しくなり、一方ＨＩＧＨスピードのワースト条件ではオーバーレンジによるＰＬＬの帰還ループのデッドロックの問題がある。加えて光メディア書き込みクロック発生用ＰＬＬではＣＡＶ対応の為広い範囲のロックレンジを満たしつつ低速から高速にかけて一定のＶＣＯゲインを実現することが課題となる。

電圧電流変換回路の従来例である図１０及び図１１の回路の課題として、使用する抵抗に内蔵ＰＯＬＹ抵抗を使用した場合、抵抗値がプロセスばらつきによる変動、温度ばらつきによる変動をうけ±２０％変動し、電圧電流変換特性に影響を及ぼすことが問題である。内蔵ＰＯＬＹ抵抗使用による抵抗ばらつきの解決法としては、ばらつきの少ない外付け抵抗を使用することが考えられる。

しかし、部品点数の増加、チップ面積を大きくしなければならないというデメリットがあり、又図１２のように差動増幅回路の帰還ループで外付け抵抗を使用する場合には外付け抵抗端子の寄生容量により、負帰還回路の帯域が低下し、ＰＬＬループ帯域の影響を受ける場合がある。特許文献１等の技術を使用しても、線形性の向上に寄与するが、内部抵抗のばらつきの影響を受ける。

本発明は電圧電流変換回路の抵抗値のばらつきを抑えることで電圧制御発振器の発振周波数のばらつきを低減するＰＬＬ回路を提供することを目的とする。

上記目的を達成する本発明の態様は、位相比較器と、ループフィルタと、前記ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、前記電圧電流変換回路より出力される出力電流に対応した電流源を有し、リング状に接続された１以上の差動インバータ回路を有する電圧制御発振器とを備えたＰＬＬ回路において、前記電圧電流変換回路は前記出力電流を決定する可変抵抗回路を有し、プロセスばらつきを低減させるものである。そうすることによりプロセスばらつきの影響を受けないな制御電流を得ることができる。

このとき前記可変抵抗回路は、前記プロセスばらつきに応じてゲート電圧を調整することで可変抵抗値を調整する１以上のＣＭＯＳ型トランジスタを備え、さらに必要に応じて１以上の複数の固定抵抗を備えることにより、連続的な抵抗値を決定することができ固定抵抗のみを用いるより高い分解能で抵抗値を決めることができる。

また前記可変抵抗回路は、基準電圧の変動に応じてＣＭＯＳ型トランジスタのゲート電圧を制御するリファレンス回路を備えることで、前記プロセスばらつきの変動を受けない一定の抵抗値を決定することで電圧制御の精度が増す。

そして前記電圧電流変換回路は、前記プロセスばらつきに応じて前記ループフィルタより供給される電圧が所定の値以上になったときに前記電圧制御発振器の発振周波数の上限を制限するリミット回路を備えることリミット電圧以上に応じた発振は行われないためデッドロックを防止することができる。このリミット回路は前記制御電圧の入力端子と並列に接続した複数のＭＯＳ型トランジスタまたは複数の抵抗を有する構成で良い。

さらに前記電圧電流変換回路は、前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値をカレント比を変えることで調整するカレント比調整回路を有することで、ＶＣＯリングが広範囲のロックレンジで一定のゲインを保持できるようになるので、プロセスの変動によらず一定のＶＣＯゲインを得ることが可能になる。

電圧電流変換回路の抵抗値のばらつきを抑えることで電圧制御発振器の発振周波数のばらつきを低減することが可能になる。

図１は本形態における電圧電流変換回路の構成ブロック図である。電圧電流変換回路は可変抵抗回路４と、リミット回路５と、カレント比調整回路６を有する。
可変抵抗回路４を内蔵することで抵抗を内蔵した場合のプロセスばらつきを制御でき、かつ内蔵することで、外付抵抗端子の寄生容量の影響を受けずに済み、ＰＬＬループ帯域の影響を受けない高帯域で応答可能な電圧電流変換回路が実現できる。この可変抵抗回路４にＣＭＯＳ可変抵抗を用いることで連続的な抵抗値調整を可能とする。またプロセスばらつきに影響されない精度の良い定電流源を用いることができればより精度のよい抵抗値調整を行う事ができる。
又リミット回路５を付加することで、各ワースト条件に応じたロックレンジを取り出すことが可能である。そしてまたカレント比調整回路６を付加することでＶＣＯリングのプロセスバラツキによる変動に応じて供給する制御電流値についてカレント比を変えることで調整し、プロセス変動によらず一定のＶＣＯゲインを実現する。

次に図２を参照して可変抵抗回路４に関する説明をする。基準電圧ＶＣＯＩＮをＡＭＰの一方の入力端子に入力し、アンプの出力をＮＭＯＳトランジスタＭ０のゲート側に接続し、そのトランジスタＭ０とＣＭＯＳ可変抵抗回路４１のトランジスタＭ７の接続点がアンプのもう一方の入力端子に接続され電流値をＩ０とする負帰還ループ形成する。

このＭ７の動作点及び抵抗値を決定する回路は、次のように構成する。基準電圧をＡＭＰ２の一方の入力端子に入力し、ＡＭＰ２の出力を上記の定電流回路より生成された電流源がドレイン側に接続されたトランジスタのゲートに与え、そのトランジスタのドレインと基準電圧の変動に連動した電流源の接続点がＡＭＰ２のもう一方の入力端子に接続され、電流値をＩ１とする負帰還ループを形成することで基準電圧の変動に応じて一定の抵抗値を決定するようにＣＭＯＳ可変抵抗M6のゲート電圧を制御するリファレンス回路４２を形成する。Ｍ６のゲート電圧と等しい電圧をモニタし、ＣＭＯＳ可変抵抗回路４１のトランジスタＭ７のゲートに印加することで、トランジスタＭ７の抵抗値を決定する。そしてバイアス制御電圧の帰還ループで用いるＣＭＯＳ可変抵抗回路４１の抵抗値を決定する。ここで上記電流源は基準電圧の変動に追随する定電流源であることが必要である。

この基準電圧の変動に追随する電流源の回路は図３に図示した定電流回路による回路形式にて実施することが可能である。図３の定電流回路を説明する。基準電圧Vrefをアンプの一方の入力端子に入力し、アンプの出力を外付け抵抗を介して接地されたＮＭＯＳトランジスタＭ０のゲートに与え、Ｍ０のドレインと抵抗の接続点はアンプのもう一方の入力端子に接続され負帰還ループを形成する。これによりＭ０に流れる電流は外付け抵抗と基準電圧により決定される。Ｍ０をカレントミラーとして構成したＰＭＯＳトランジスタＭ１、Ｍ２を介してＣＭＯＳ可変抵抗回路４１及びリファレンス回路４２に供給する。

図４はリミット回路６と差動アンプ入力段の構成を示す回路図である。ＭＯＳ型トランジスタＭ０、Ｍ１、Ｍ２をダイオードと接続した素子をつなぐことでリミット電圧を形成し、制御電圧ＶＣＯＩＮの入力端子と並列に接続したリミット入力端子に入力させる。これによりＶＣＯＩＮがリミット電圧以下では線形性の電圧電流変換特性が得られるが、リミット電圧以上のときは入力電圧にリミットがかかり、リミット電圧以上に応じた発振は行われない。なおこのとき、ＭＯＳトランジスタＭ０、Ｍ１、Ｍ２の代わりに抵抗Ｒ０、Ｒ１を使用した素子によりリミット電圧を形成しても良い（図５参照）。

ＣＭＯＳ可変抵抗回路４１のもう一つの構成として図６を採り上げる。可変抵抗は固定抵抗と併用することもできる。併用することでダイナミックレンジを稼ぐことができる。並列に接続したＮＭＯＳ可変抵抗Ｍ０及びＭ１のソース側はグランドに接地し、ドレイン側は固定ＰＯＬＹ抵抗Ｒ０と直列に接続した抵抗素子となる。ＮＭＯＳ Ｍ５はソース側をグランド接地、ドレイン側をＰＭＯＳ Ｍ６のゲート及びドレインに接続ゲート側を接続する。ＰＭＯＳ Ｍ６のソースは電源接地され、ＰＭＯＳトランジスタＭ６よりカレントミラー接続をされたＰＭＯＳ Ｍ７のドレイン側はＰＭＯＳトランジスタＭ４のソース側と可変抵抗トランジスタＭ０のゲート側に接続されている。Ｍ７と同じくＭ６よりカレントミラー接続されたＭ８のドレイン側は可変抵抗トランジスタＭ１のゲートとダイオード接続されたＰＭＯＳ Ｍ３のソース側に接続される。Ｍ４のドレインはグランドに接続される。

基準電圧ＶＣＯＩＮをアンプの一方の入力端子に入力し、アンプの出力をトランジスタのゲートＭ５に与え、ＣＭＯＳ可変抵抗Ｍ０、Ｍ１と直列に接続された抵抗Ｒ０の他端と定電流源の接続点がアンプのもう一方の入力端子に接続され帰還ループを形成する。

次に図６の構成の作用を説明する。可変抵抗ＮＭＯＳ Ｍ０及びＭ１と固定抵抗の接続点の電位が外部ノイズ等の外的要因により変動した場合、Ｍ０のドレイン側とそれに接続するＰＭＯＳ Ｍ４ゲート側及びＰＭＯＳ Ｍ４のソース側とそれに接続するＭ０のゲート側のループ構造によりＶＣＯの発振周波数の変動を低減する事ができる。この可変抵抗回路４１を使った電圧電流変換回路の電圧電流特性を示したのが図７である。

なお、上記形態は本発明を実施するための最良のものであるがこれに限定する主旨ではない。従って、本発明の要旨を変更しない範囲において種々変形することが可能である。

本発明を利用した逓倍用ＰＬＬ回路、周波数シンセサイザの開発が望まれる。

本実施形態における電圧電流変換回路の構成ブロック図である。 可変抵抗回路４の構成を示す回路図である。 リファレンス回路４２の回路図である。 リミッタ回路５と差動アンプ入力段の構成を示す回路図である。 リミッタ回路５の他の構成を示す回路図である。 ＣＭＯＳ可変抵抗回路４１の他の構成を示す回路図である。 本形態の電圧電流変換回路の電圧電流特性を示したグラフである。 従来のＰＬＬ回路の基本構成を示すブロック図である。 電圧制御発振器３の基本構成を示すブロック図である。 電圧電流変換回路３１の従来例である。 電圧電流変換回路３１’の従来回路の一例を示したものである。 差動増幅回路で構成した電流制御方発振器の従来回路の一例である。 電圧電流変換回路３１の電圧電流変換特性を示したグラフである。

符号の説明

１ 位相比較器
２ ＬＰＦ
３ 電圧制御発振器（ＶＣＯ）
３１、３１’ 電圧電流変換回路
３２ 電流制御発振器
３２１ リング発振器
４ 可変抵抗回路
４１ ＣＭＯＳ可変抵抗回路
４２ リファレンス回路
５ リミット回路
６ カレント比調整回路

Claims (8)

1. 位相比較器と、
   ループフィルタと、
   前記ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、
   前記電圧電流変換回路より出力される出力電流に対応した電流源を有し、
   リング状に接続された１以上の差動インバータ回路を有する電圧制御発振器とを備えたＰＬＬ回路において、
   前記電圧電流変換回路は前記出力電流を決定する可変抵抗回路を有し、プロセスばらつきを低減させることを特徴とするＰＬＬ回路。
2. 前記可変抵抗回路は、
   前記プロセスばらつきに応じてゲート電圧を調整することで可変抵抗値を調整する１以上のＣＭＯＳ型トランジスタを備えることを特徴とする請求項１記載のＰＬＬ回路。
3. 前記可変抵抗回路は、
   さらに１以上の複数の固定抵抗を備えることを特徴とする請求項２記載のＰＬＬ回路。
4. 前記可変抵抗回路は、
   基準電圧の変動に応じてＣＭＯＳ型トランジスタのゲート電圧を制御するリファレンス回路を備えることで、前記プロセスばらつきの変動を受けない一定の抵抗値を決定することを特徴とする請求項２または３記載のＰＬＬ回路。
5. 前記電圧電流変換回路は、
   前記プロセスばらつきに応じて前記ループフィルタより供給される電圧が所定の値以上になったときに前記電圧制御発振器の発振周波数の上限を制限するリミット回路を備えることを特徴とする請求項２から４の何れか記載のＰＬＬ回路。
6. 前記リミット回路は、
   前記制御電圧の入力端子と並列に接続した複数のＭＯＳ型トランジスタを有することを特徴とする請求項５記載のＰＬＬ回路。
7. 前記リミット回路は、
   前記制御電圧の入力端子と並列に接続した複数の抵抗を有することを特徴とする請求項５記載のＰＬＬ回路。
8. 前記電圧電流変換回路は、
   前記プロセスばらつきの変動に応じて供給する前記出力電流の電流値をカレント比を変えることで調整するカレント比調整回路を有することを特徴とする請求項５から７の何れか記載のＰＬＬ回路。

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