WO2017195614A1 - 発振回路、発振方法、およびｐｌｌ回路 - Google Patents

発振回路、発振方法、およびｐｌｌ回路 Download PDF

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WO2017195614A1
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current
bias
synthesis
oscillation
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PCT/JP2017/016664
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徹哉 藤原
藤田　浩章
雄介 四戸
法男 小路
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ソニー株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Definitions

  • the present disclosure relates to an oscillation circuit, an oscillation method, and a PLL (Phase Locked Loop) circuit, and more particularly, to an oscillation circuit, an oscillation method, and a PLL circuit that achieve low power consumption.
  • PLL Phase Locked Loop
  • the PLL circuit has become one of the electronic circuits indispensable in various fields such as wireless or wired transceivers, digital system clock generation and the like.
  • various fields such as wireless or wired transceivers, digital system clock generation and the like.
  • low cost and low power consumption are desired for ICs such as PLL circuits.
  • digital PLL circuits are being actively developed to reduce the cost of PLL circuits and to lower the voltage due to process evolution.
  • FIG. 1 shows an example of a general configuration of an analog PLL circuit.
  • the analog PLL circuit 10 includes a phase comparator (hereinafter referred to as PFD (Phase Frequency Detector)) 11, a charge pump (hereinafter referred to as CP (Charge Pump)) 12, an analog loop filter (hereinafter referred to as ALF (Analog Loop Filter). ) 13, a voltage controlled oscillator (hereinafter referred to as VCO (Voltage Controlled) Oscillator) 14, and a frequency divider (N) 15.
  • PFD Phase Frequency Detector
  • CP Charge Pump
  • ALF Analog Loop Filter
  • VCO Voltage Controlled Oscillator
  • N frequency divider
  • the PFD 11 compares the phase of the reference clock (hereinafter referred to as REF) and the feedback clock (hereinafter referred to as FB), and the UP signal or DOWN signal is sent to the CP 12 until the phases of the two coincide. Output.
  • the CP 12 converts the UP signal or DOWN signal into a current signal and supplies it to the ALF 13.
  • the ALF 13 converts the current signal from the CP 12 into a voltage signal V CTL and outputs it to the VCO 14.
  • the VCO 14 generates a clock signal having a frequency corresponding to the voltage signal V CTL and outputs it to the subsequent stage.
  • the frequency divider 15 divides the clock signal from the VCO 14 to generate FB and returns it to the RFD 11.
  • feedback control is performed so that the phases of REF and FB match as described above.
  • FIG. 2 shows an example of a general configuration of a digital PLL circuit.
  • This digital PLL circuit 20 includes a reference phase accumulator (hereinafter referred to as RPA (Reference Phase Accumulator)) 21 that counts REF, a digital loop filter (hereinafter referred to as DLP (Digital Loop Filter)) 22, and a VDC clock.
  • RPA Reference Phase Accumulator
  • DLP Digital Loop Filter
  • VDC clock VDC clock
  • a digitally controlled oscillator hereinafter referred to as a DCO (Digital Controlled Oscillator) 23.
  • the digital PLL circuit 20 includes an integer phase accumulator (hereinafter referred to as DPA (DCO Phase Accumulator)) 24 that accumulates an integer phase of the DCO clock, and a time-digital converter that counts a fraction (decimal part) of the DCO clock. (Hereinafter referred to as TDC (Time to digital converter)) 25: TDC) and an adder (hereinafter referred to as ADD) 26.
  • DPA integer phase accumulator
  • TDC Time to digital converter
  • ADD adder
  • the DLF 22 performs a digital low-pass filter process on the calculation result of the ADD 26 and outputs a digital control code D CTL which is the process result to the DCO 23.
  • DCO23 is the subsequent stage generates a frequency signal corresponding to the digital control code D CTL.
  • feedback control is performed so that the phases of the REF and the output of the DCO 23 are in phase.
  • the ALF 13 of the analog PLL circuit 10 is composed of passive resistors and capacitors that occupy a large chip area, whereas the DLF 22 of the digital PLL circuit 20 has the area thereof.
  • the area of the PLL circuit can be reduced as a whole, the cost can be reduced as described above.
  • oscillators VCO 14 and DCO 23
  • VCO 14 and DCO 23 can be cited as important components common to the analog PLL circuit 10 and the digital PLL circuit 20.
  • a general oscillator employs a ring configuration in which inverters are connected in a ring shape, or an LC configuration using an inductor L and a capacitor C.
  • the ring configuration is adopted when the oscillating frequency is several GHz or less, and the LC configuration is often adopted when the oscillating frequency is higher than several GHz.
  • an oscillator employing a ring configuration will be described.
  • FIG. 3 shows a typical configuration example of a VCO employing a ring configuration.
  • FIG. 4 shows the control voltage-frequency conversion characteristics of the VCO shown in FIG.
  • the VCO 30 oscillates by changing a current flowing through the oscillator core 31 with a transconductance element 33 such as a transistor connected to a voltage control terminal using an oscillator core 31 having a gain element 32 such as an inverter connected in a ring shape. It is configured to control the frequency.
  • the VCO 30 adopting the link configuration has a tendency that the control voltage-frequency conversion gain K VCO tends to increase because the control voltage range cannot be widened due to the power supply voltage drop due to process miniaturization in recent years.
  • the gain K VCO is generally desired to be small not only with respect to Jitter (phase noise), which is a performance index of the PLL circuit, but also with respect to the silicon area.
  • the band ⁇ n that is a loop stability index of the PLL circuit can be expressed by the following equation (1).
  • damping factor ⁇ which is a loop stability index of the PLL circuit
  • K CP is a CP current value.
  • C ALF and R ALF are the capacitance and resistance of the analog loop filter, respectively.
  • N is a frequency division ratio of the frequency divider.
  • the gain K VCO tends to increase.
  • ⁇ n and ⁇ of the band which are loop stability indexes, constant, the CP current value K CP is decreased or the capacitance C ALF is decreased. It needs to be bigger.
  • the control voltage-frequency conversion characteristics of a VCO employing a ring configuration is non-linear, so that the gain K VCO varies greatly when used in a wide range from low frequency to high frequency. Accordingly, the band ⁇ n and the damping factor ⁇ , which are loop stability indexes, change greatly, and an area increase due to the margin design or extra control for keeping the band ⁇ n and the damping factor ⁇ constant is necessary. Therefore, it is desirable that the characteristic of the gain K VCO is linear.
  • the gain K VCO is reduced by adding the control current generated from the control voltage to the transconductance or voltage-current (V / I) conversion circuit and the offset bias current generated elsewhere to add the current controlled oscillator (ICO / CCO). ).
  • Linearization of the characteristic of the gain K VCO is realized by performing conversion using a resistor in a voltage-current (V / I) conversion circuit.
  • FIG. 5 shows a conceptual configuration of a VCO that achieves a reduction in gain K VCO and linearization of its characteristics.
  • the feature of the configuration shown in FIG. 5 is that the current I BIAS generated by the bias circuit 41 and the current I CTL generated by the voltage-current converter circuit (V / I converter) 42 are combined, The current I CCO after the synthesized I M is turned back by the current mirror is supplied to the current controlled oscillator (CCO) 43. This is because the noise of the bias circuit 41 and the voltage-current conversion circuit 42 is realized by reducing the current mirror ratio (N / M ⁇ 1).
  • FIG. 6 shows a configuration when a current mirror is not employed for the current input to the current controlled oscillator.
  • FIG. 7 shows a configuration in the case where a current mirror is employed for the current input to the current controlled oscillator.
  • phase noise due to the bias current of the VCO having the ring structure can be approximately obtained by the following equation (3).
  • IN CCO bias current noise flowing into CCO.
  • K CCO is a current-frequency conversion gain.
  • ⁇ f is an offset frequency.
  • k is a Boltzmann constant.
  • T is the absolute temperature.
  • ⁇ is a MOS transistor noise coefficient.
  • gm_MS is the transconductance of the transistor M S.
  • the transconductance gm_MS is expressed by the following equation (5 ).
  • V ov is an overdrive voltage.
  • the transconductance gm_MS is 10 mS.
  • the bias current noise I NCCO_G is 10.5 pA / ⁇ Hz. .
  • Equation (3) Substituting this value into Equation (3) and calculating the phase noise with the current-frequency conversion gain K CCO of 1 THz / A and the offset frequency ⁇ f of 100 kHz yields ⁇ 85.6 dBc / Hz.
  • phase noise is calculated as -82.6 dBc / Hz, and the phase noise when the current mirror is not used (-85.6 dBc). It can be seen that degradation of 3 dB occurs compared to / Hz).
  • the two transistors M and N forming the current mirror in the configuration shown in FIG. 5 are loop paths as a PLL circuit, and therefore, a high-speed response is required. That is, a noise filter or the like cannot be inserted between the two. Therefore, in order to reduce the noise, as described above, the current mirror ratio N / M in the configuration shown in FIG. 5 needs to satisfy N / M ⁇ 1, and the current consumption becomes very large. It becomes impossible to realize low power consumption.
  • the current is supplied to the oscillator core through a resistor formed in a matrix, and the current supplied to the oscillator core can be adjusted by adjusting the resistance value of the matrix resistor.
  • a method for reducing the gain K DCO and reducing power consumption has also been proposed (see, for example, Patent Document 2).
  • an oscillation frequency is determined by a capacitance value (including parasitics) of an oscillation terminal and a transconductance of a transistor that drives the oscillation terminal. Therefore, when the capacitance is controlled as in the method described in Patent Document 2, the oscillation terminal capacitance increases, the transconductance must be increased, and the current consumption increases. In addition, since transconductance has large variations in process, voltage, and temperature (PVT), additional current is required by adding a capacitance to compensate for it.
  • PVT process, voltage, and temperature
  • the present disclosure has been made in view of such a situation, and is intended to achieve both reduction of power consumption and suppression of deterioration of Jitter (phase noise).
  • An oscillation circuit includes a current controlled oscillator, a combined circuit that supplies a combined current to the current controlled oscillator, a bias circuit that applies a bias to the combined circuit, and the combined circuit And a conversion circuit for supplying a control current to the combination circuit, and the combination circuit generates the combination current based on the bias current generated corresponding to the bias from the bias circuit and the control current.
  • the synthesis circuit includes a MOS transistor and a current generation element connected between a source terminal of the MOS transistor and a power supply terminal or a GND terminal, and the bias current and the control current generated in the current generation element are converted into the MOS. It can be synthesized at the source terminal of the transistor, and the drain terminal current of the MOS transistor can be directly supplied to the current controlled oscillator as the synthesized current.
  • the bias circuit can determine the source terminal voltage of the MOS transistor and the bias current of the current generating element with respect to the synthesis circuit.
  • the current generating element can be a resistor.
  • the current generating element can be a MOS transistor.
  • the oscillation circuit according to the first aspect of the present disclosure may further include a noise filter disposed between the bias circuit and the synthesis circuit.
  • the synthesis circuit may be configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
  • the synthesis circuit can validate any of the plurality of units according to the adjustment code.
  • the conversion circuit can supply the control current corresponding to the control signal input from the previous stage to the synthesis circuit.
  • the conversion circuit is composed of a resistor, and a current generated by the resistor corresponding to the voltage of the control signal can be supplied to the synthesis circuit as the control current.
  • the conversion circuit includes a variable resistor that changes in response to the control signal, and a current generated by the resistor can be supplied to the synthesis circuit as the control current.
  • An oscillation method includes a current controlled oscillator, a combined circuit that supplies a combined current to the current controlled oscillator, a bias circuit that applies a bias to the combined circuit, and the combined circuit
  • the oscillation method of an oscillation circuit comprising a conversion circuit for supplying a control current to the bias current generated by the synthesis circuit corresponding to the bias from the bias circuit and the control current based on the control current Generating step.
  • a PLL circuit includes a PLL circuit including an oscillation circuit, wherein the oscillation circuit includes a current control oscillator, a synthesis circuit that supplies a synthesized current to the current control oscillator, and the synthesis A bias circuit for applying a bias to the circuit; and a conversion circuit for supplying a control current to the combining circuit.
  • the combining circuit generates a bias current corresponding to a bias from the bias circuit and the control. The composite current is generated based on the current.
  • the synthesis circuit may be configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
  • the PLL circuit according to the second aspect of the present disclosure may further include a frequency calibration logic circuit that outputs an adjustment code for validating any one of the plurality of units constituting the synthesis circuit. .
  • both reduction in power consumption and suppression of Jitter (phase noise) degradation can be achieved.
  • VCO voltage-oscillation frequency characteristic corresponding to VCO which is 4th and 5th embodiment. It is a figure which shows the control voltage-oscillation frequency characteristic corresponding to VCO which is 6th and 7th embodiment. It is a block diagram which shows the structural example of the analog PLL circuit which mounts VCO which is 7th Embodiment, and mounted the frequency calibration mechanism. It is a block diagram which shows the structural example of DCO which is 8th Embodiment. It is a block diagram which shows the structural example of DCO which is 9th Embodiment. It is a figure which shows an example of the truth value of a digital control code.
  • FIG. 8 illustrates a configuration example of the oscillator according to the first embodiment of the present disclosure.
  • the oscillator 50 includes a current control oscillator (hereinafter referred to as CCO) 51, a bias circuit 52, a conversion circuit 53, and a synthesis circuit 54.
  • CCO current control oscillator
  • the bias circuit 52 determines the bias current I BIAS flowing through the IG 56 and the source terminal voltage V B of the N-type MOS transistor 55 by applying a bias to the synthesis circuit 54.
  • the conversion circuit 53 generates a control current I CTL determined by the resistance value of the built-in resistor in accordance with a control signal input from the control terminal, and uses the generated control current I CTL of the MOS transistor 55 in the synthesis circuit 54. By supplying to the source terminal, the frequency of the CCO 51 is controlled.
  • the synthesis circuit 54 includes a MOS transistor 55 and a current generation element (hereinafter referred to as IG) 56 connected between the source terminal and the GND terminal.
  • the synthesis circuit 54 synthesizes the bias current I BIAS determined by the bias circuit 52 and the control current I CTL generated by the conversion circuit 53 at the source terminal of the MOS transistor 55, and generates the drain terminal current I cco of the MOS transistor 55. Supply directly to CCO51.
  • a drain terminal current I cco combined current I cco hereinafter also referred to as a drain terminal current I cco combined current I cco.
  • FIG. 9 shows a modification of the oscillator 50 shown in FIG.
  • An oscillator 50 ′ that is a modified example is obtained by replacing the N-type MOS transistor 55 in the synthesis circuit 54 with a P-type MOS transistor 55 ′, and other configurations are common.
  • the IG 56 is connected between the P-type MOS transistor 55 ′ and its source terminal and power supply terminal.
  • description will be made based on the configuration example of FIG. 8 employing an N-type MOS transistor.
  • FIG. 10 shows a configuration example (hereinafter referred to as a second embodiment) in the case where the oscillator 50 shown in FIG. 8 is a VCO of an analog PLL circuit.
  • the VCO (oscillator) 60 according to the second embodiment, a resistor RT is employed as the IG 56 of the synthesis circuit 54.
  • the bias circuit 52 of the VCO (oscillator) 60 includes a reference current source 59 that outputs a reference current I REF , a diode-connected MOS transistor (M) 61, and a resistor R B 62.
  • the conversion circuit 53 includes an AMP 57 and a resistor R CTL 58 connected to the output of the AMP 57 connected to the voltage follower.
  • the size ratio of the MOS transistor 61 in the bias circuit 62 and the MOS transistor 55 in the combining circuit 54 is M: N
  • the resistance ratio of the resistor R B 62 and the resistor R RT 56 is N: opposite to the size ratio of the MOS transistor.
  • the voltage V B in the bias circuit 52 is determined as shown in the following equation (8).
  • the voltage in the synthesis circuit 54 is also equal to the voltage V B in the bias circuit 52.
  • the voltage V CTL by copying the voltage V CTL of the control signal input from the control terminal at AMP57 that voltage follower connection 'is output to the resistor R CTL 58 as the resistance R CTL 58 at a voltage V CTL' Is converted to a control current I CTL .
  • This control current I CTL is determined as shown in the following equation (9) in relation to the connection terminal voltage of the synthesis circuit 54.
  • the oscillation frequency F VCO of the VCO 60 can be expressed as the following equation (10).
  • K CCO is a current-frequency conversion gain of the CCO 51.
  • the control current-frequency conversion gain K VCO as the VCO 60 is as shown in the following equation (11).
  • FIG. 11 shows the control voltage-frequency characteristics of the VCO 60.
  • the gain K CCO is determined by the topology and process of the CCO 51, while it is a gain.
  • the resistance R CTL 58 has a degree of design freedom, the gain K VCO can be made sufficiently small and can be controlled by the resistance. Therefore, the band ⁇ n and the damping factor ⁇ , which are stability indexes in the analog PLL circuit, can be realized without increasing the area of the ALF (analog loop filter).
  • the equation (11) also shows that the gain K VCO is linear, and the band ⁇ n and the damping factor ⁇ when the frequency is changed are not changed, and the stability is excellent.
  • FIG. 12 shows another configuration example (hereinafter referred to as a third embodiment) when the oscillator 50 shown in FIG. 8 is a VCO used in an analog PLL circuit.
  • a MOS transistor NT is employed as the IG 56 of the synthesis circuit 54.
  • a reference current source 71 and MOS transistors M72 and M B 73 are added to the bias circuit 52 of the VCO 60.
  • the MOS transistor M72 has the same size as the MOS transistor M61, and forms a current mirror in which the size ratio of the MOS transistor M B 73 in the bias circuit 52 and the MOS transistor N T 56 in the synthesis circuit 54 is M: N.
  • the control current I CTL , the voltage V B , the oscillation frequency F VCO , and the gain K VCO are determined in the same manner as the VCO 60 that is the second configuration example.
  • the VCO 70 as the third configuration example can realize the same operation as the VCO 60 as the second configuration example, and can obtain the same effect.
  • the bias current I BIAS determined by the bias circuit 52 and the control current I CTL determined by the conversion circuit 53 are combined by the combining circuit 54 and generated in the CCO 51.
  • the frequency is determined.
  • the conversion circuit 53 that receives the control signal from the control terminal of the PLL circuit speeds up the operation so that the operation and response speed of the conversion circuit 53 affect the operation speed and stability of the PLL circuit.
  • the bias circuit 52 is configured independently of the control loop of the PLL circuit, its own operation and response speed do not affect the operation speed and stability of the PLL circuit. From this, it is understood that even if a noise filter is inserted between the bias circuit 52 and the synthesis circuit 54, the operation speed and stability as the PLL circuit are not affected.
  • FIG. 13 shows a configuration example (fourth embodiment) of a VCO 80 in which a noise filter 81 is added between the bias circuit 52 and the synthesis circuit 54 of the VCO 60 shown in FIG.
  • FIG. 14 shows a configuration example (fifth embodiment) of the VCO 90 in which noise filters 91 and 92 are added between the bias circuit 52 and the synthesis circuit 54 of the VCO 70 shown in FIG. .
  • the VCO 80 noise generated by the reference current I REF and the bias circuit 52 is reduced by the noise filter 81, so that Jitter (phase noise) deterioration of the oscillation frequency F VCO can be suppressed.
  • the ratio (N / M) of the current mirror composed of the bias circuit 52 and the synthesis circuit 54 can be set large, an increase in the bias current can be suppressed and the power consumption can be reduced. It becomes.
  • noise generated by the reference current I REF and the bias circuit 52 is reduced by the noise filters 91 and 92, so that Jitter (phase noise) deterioration of the oscillation frequency F VCO can be suppressed.
  • the ratio (N / M) of the current mirror composed of the bias circuit 52 and the synthesis circuit 54 can be set large, an increase in the bias current can be suppressed and the power consumption can be reduced. It becomes.
  • Jitter (phase noise) of the oscillation frequency F VCO will be described using the VCO 90 as an example.
  • FIG. 15 shows the VCO 90 shown in FIG. 14 in a simplified manner. That is, the bias circuit noise and VN BC and VN BS, and a conversion circuit noise Summary and VN C.
  • IN MC is current noise generated by the MOS transistor 55
  • IN MS is current noise generated by the MOS transistor 56
  • IN RCTL is current noise generated by the resistor R CTL 58. Note that the MOS transistor 55 and the MOS transistor 56 have the same performance (the same gm value).
  • the current noise IN MS is equivalent to the bias current noise I NCCO_G in the case where the current mirror shown in FIG. 6 is not adopted, and is expressed by Expression (4).
  • the current noise caused by the bias circuit noise be ignored and can be much smaller than the current noise IN MS for the noise filter 91, 92 can be inserted it can. If the current generated by the conversion circuit 53 is small relative to the current generated by the MOS transistor 56 as a current generating element, in other words, the resistance R CTL 58 is sufficiently large with respect to the reciprocal of the transconductance GM_MS of the MOS transistor 56. if, with respect to converter noise VN C and current noise iN RCTL, it can be ignored small enough relative to the noise current iN MS of the MOS transistor 56.
  • FIG. 16 shows a small signal equivalent circuit when the current noise IN MC in FIG. 10 is considered.
  • I N in the equivalent circuit is current noise flowing into the CCO 51
  • the influence of the current noise IN MC on the current noise I N is calculated.
  • ro _MC is in the equivalent circuit
  • the output resistance of the MOS transistor 55, ro _M output resistance of the MOS transistor 56, R CCO represents the equivalent resistance of the CCO core.
  • R CCO is sufficiently small, and in a state where all transistors operate in the saturation region, the input IN is as shown in the following equation (12).
  • the bias-induced electric current noise in each of the embodiments described above will be determined by the substantially current noise IN MS. That is, in each of the above-described embodiments, it can be said that the phase noise performance equivalent to the configuration of FIG. 6 having the lowest noise can be realized without increasing the current consumption.
  • noise filters 81, 91, and 92 are described.
  • FIG. 17 shows an example in which the noise filter 81 or the like is configured by an RC filter composed of a resistor and a capacitor.
  • the noise filter 81 or the like when configured as an RC filter, it cannot be made noiseless and generates filter resistance noise. Therefore, when the bias noise is suppressed by the noise filter 81 or the like, the filter resistance noise becomes obvious.
  • the filter resistance noise (output voltage noise) V n is as shown in the following equation.
  • FIG. 18 shows the frequency characteristics of the output voltage noise V n of the RC filter shown in FIG.
  • the figure shows the frequency characteristics of the output voltage noise V n for two types of resistance values when the resistance value R is large and small.
  • the output voltage noise V n changes by the first power with respect to the change of the resistance value R, while the filter characteristic changes by the second power with respect to the change of the resistance value R. For this reason, when the capacitance value C is constant, increasing the resistance value R can reduce the noise density in the high frequency region.
  • FIG. 19 shows the influence on the phase noise of the VCO due to the output voltage noise V n changing with the frequency characteristic shown in FIG.
  • the phase noise of the VCO in the low frequency region is dominated by the output voltage noise V n
  • the high-frequency region is dominated by the current noise IN MS weakened influence of the output voltage noise V n ( It is determined).
  • phase noise as an analog PLL circuit when a VCO having the characteristics shown in FIG. 19 is incorporated into the VCO 14 of the analog PLL circuit shown in FIG. 20 will be considered.
  • the noise transfer function HVCO from the VCO output to the PLL output as seen in the analog PLL circuit of FIG. 19 is as shown in the following equation (14).
  • the noise transfer function HVCO has a second-order high-pass filter characteristic. By multiplying this characteristic by the phase noise of the VCO, it becomes the output phase noise of the PLL.
  • Figure 21 shows the results of the output phase noise of the analog PLL circuit obtained by multiplying the second-order high-pass filter characteristics of the noise transfer function H VCO phase noise of the VCO.
  • Thick line in the figure is the output phase noise of the analog PLL circuit, the low-frequency region is suppressed by increasing to a region determined band of the analog PLL circuit in a current noise IN MS.
  • This phase noise is fully integrated and expressed in time as Jitter (phase noise), and the horizontal axis is LOG display, so there is little contribution in the low frequency region. That is, when viewed as the phase noise of the analog PLL circuit, it can be seen that the phase noise performance equivalent to the configuration of FIG.
  • the above-described embodiment has a smaller gain K VCO and is more linear than the configuration of FIG. 6, the capacity of the ALF occupying a large area can be reduced, and the operation stability can be increased. Can do.
  • FIGS. 22 and 23 show configuration examples (sixth and seventh embodiments) of the VCO that further reduce the gain K VCO and expand the use frequency range.
  • the VCO 100 divides and unitizes the synthesis circuit 54 in the VCO 80 according to the fourth embodiment shown in FIG. 13 according to a desired frequency resolution, and connects them in parallel. It is a thing.
  • the VCO 100 is configured to add a switch in the synthesis circuit 54 and to switch the units in the synthesis circuit 54 in accordance with the adjustment code FCAL [X: 0].
  • X in the adjustment code FCAL [X: 0] represents the number of bits of the adjustment code.
  • the VCO 110 according to the seventh embodiment shown in FIG. 23 divides and divides the synthesis circuit 54 in the VCO 90 according to the fifth embodiment shown in FIG. 14 in accordance with a desired frequency resolution. Are connected in parallel. Further, a switch is added in the synthesis circuit 54 so that the units in the synthesis circuit 54 can be switched in accordance with the adjustment code FCAL [X: 0].
  • X in the adjustment code FCAL [X: 0] represents the number of bits of the adjustment code.
  • control voltage-oscillation frequency characteristics of the VCO 80 according to the fourth embodiment and the VCO 90 according to the fifth embodiment, the VCO 100 according to the sixth embodiment, and the VCO 110 according to the seventh embodiment Compare the control voltage and oscillation frequency characteristics.
  • FIG. 24 shows control voltage-oscillation frequency characteristics of the VCO 80 according to the fourth embodiment and the VCO 90 according to the fifth embodiment.
  • FIG. 25 shows control voltage-oscillation frequency characteristics of the VCO 100 according to the sixth embodiment and the VCO 110 according to the seventh embodiment.
  • the use frequency range can be expanded by switching a plurality of units constituting the synthesis circuit 54 using the adjustment code FCAL [X: 0]. Further, by configuring the synthesis circuit 54 with a plurality of units, the gain K VCO can be set to a minimum value that can compensate for the frequency change due to the power supply voltage of the CCO 51 and various biases and temperature variations. Therefore, in the sixth and seventh embodiments, the ALF capacity can be further reduced as compared with the first to fifth embodiments, and the cost can be reduced.
  • FIG. 26 shows a configuration example of an analog PLL circuit on which the VCO 110 according to the seventh embodiment is mounted and a frequency calibration mechanism is mounted.
  • This analog PLL circuit 120 is obtained by adding a frequency calibration logic circuit (FCAL_LOGIC) 121 and a V CTL generation circuit 122 to a general analog PLL circuit configuration (where the VCO 110 is mounted). .
  • FCAL_LOGIC frequency calibration logic circuit
  • V CTL generation circuit 122 V CTL generation circuit
  • the PFD 11 is controlled by the control signal FCAL_CTL output from the frequency calibration logic circuit 121 so that the PLL loop is in an open state, and the control voltage V CTL is fixed by the V CTL generation circuit 122. Perform calibration. Also, the adjustment code FCAL [X: 0] is given from the frequency calibration logic circuit 121 to the VCO 110, the frequency of the output clock OUT at that time is measured using the reference clock REF as a time window, and the adjustment code FCAL [ Search for X: 0]. After the search is completed, the PFD 11 is enabled using the control signal FCAL_CTL, the V CTL generation circuit 122 is disabled, the PLL loop is closed, and a normal PLL pull-in operation is executed.
  • the gain K VCO can be reduced and the operating frequency range can be expanded. Since the frequency calibration logic circuit 121 is a logic circuit, the frequency calibration logic circuit 121 can be mounted with a sufficiently small area with respect to a passive capacitor element that occupies a large area such as the ALF 13. Further, since the operation can be stopped after the frequency calibration is completed, no additional power consumption is generated during the normal operation.
  • FIG. 27 shows a configuration example (hereinafter referred to as an eighth embodiment) when the DCO 100 shown in FIG. 22 is changed to a DCO used in a digital PLL circuit.
  • FIG. 28 shows a configuration example (hereinafter, referred to as a ninth embodiment) when the DCO 110 shown in FIG. 23 is changed to a DCO used in a digital PLL circuit.
  • the VCO 130 according to the eighth embodiment shown in FIG. 27 is obtained by replacing the conversion circuit 53 in the DCO 100 of FIG. 22 with a conversion circuit 131, and the other configuration is common to the DCO 100.
  • the conversion circuit 131 includes a variable resistor 132 in which a plurality of resistors R CTL are connected in parallel, and a switch that is thermometer controlled according to the digital control code D CTL is provided between each resistor and GND (for example, FIG. 30). It has a structure) indicated by the outputs of the control current I CTL corresponding to the digital control code D CTL. In this way, the VCO 130 can be realized simply by replacing the conversion circuit 53 in the DCO 100 of FIG.
  • the VCO 140 according to the ninth embodiment shown in FIG. 28 is obtained by replacing the conversion circuit 53 in the DCO 110 in FIG. 23 with a conversion circuit 141, and other configurations are the same as those of the DCO 110.
  • the conversion circuit 141 is configured similarly to the conversion circuit 131 of FIG. In this way, the VCO 140 can be realized simply by replacing the conversion circuit 53 in the DCO 110 of FIG. 23 with the conversion circuit 141.
  • Figure 29 shows an example of a truth table of the digital control code D CTL inputted to the converting circuit 131 of DCO130.
  • control current I CTL output from the conversion circuit 131 is as shown in the following equation (15).
  • the digital control code-oscillation frequency gain K DCO is set by the resistance value R CTL in the conversion circuit 131 as in the VCO 60 and the like. You can see that you can decide.
  • FIG. 32 shows a digital control code-oscillation frequency characteristic in the DCO 130. As shown in the figure, in DCO130, by switching the resistance value R CTL in the conversion circuit 131 using a digital control code, thereby enabling more fine frequency property control.
  • the oscillation frequency is not controlled by the capacitance as in the conventional DCO, and the capacitance switching at the oscillation terminal is not performed, so that no useless parasitic elements are generated.
  • the current required to oscillate the raw CCO is sufficient, and the frequency resolution can be determined by the resistance, so that finer frequency control is possible. Thereby, increase in power consumption and Jitter (phase noise) degradation can be solved.
  • the synthesis circuit 54 since the synthesis circuit 54 has a configuration in which the MOS transistor 55 and the resistor 56 are cascode-connected, it is viewed from the oscillation circuit core as compared with the case where the synthesis circuit 54 is configured by a simple resistance bias. Impedance is several to ten times higher. That is, it can be said that the power supply voltage fluctuation (noise) tolerance is high and the jitter (phase noise) deterioration is small. Furthermore, since the DCO 140 uses the two MOS transistors 55 and 56 in the synthesis circuit 4, the power supply noise resistance can be further increased as compared with the DCO 130.
  • the gain K VCO can be determined by changing the resistance value in the conversion circuit, and is excellent in linearity, so that the loop stability as the analog PLL circuit can be easily ensured.
  • the DCO when the oscillation circuit of the present disclosure is applied to the DCO of the analog PLL circuit, the DCO can be easily made by simply replacing the conversion circuit from the VCO. Further, in the case of the DCO, the frequency control is not performed by the capacity, so that the power consumption can be reduced. Further, since the gain KDCO can be determined by changing the resistance value in the conversion circuit, it is possible to improve the frequency resolution, thereby facilitating low jitter (low phase noise). Furthermore, since the bias current of the oscillation core is generated in a cascode configuration, the output impedance is high, and high power supply voltage fluctuation resistance (power supply noise resistance) can be ensured.
  • This indication can also take the following composition.
  • the synthesis circuit includes a MOS transistor and a current generation element connected between a source terminal of the MOS transistor and a power supply terminal or a GND terminal. The bias current generated in the current generating element and the control current are combined at the source terminal of the MOS transistor, and the drain terminal current of the MOS transistor is directly supplied to the current controlled oscillator as the combined current.
  • Oscillation circuit (3) The oscillation circuit according to (2), wherein the bias circuit determines a source terminal voltage of the MOS transistor and the bias current of the current generation element with respect to the synthesis circuit. (4) The oscillation circuit according to (2) or (3), wherein the current generation element includes a resistor. (5) The oscillation circuit according to (2) or (3), wherein the current generation element includes a MOS transistor. (6) The oscillation circuit according to any one of (1) to (5), further including a noise filter disposed between the bias circuit and the synthesis circuit. (7) The combining circuit is configured by connecting a plurality of units that generate different combined currents when the same control current is input from the conversion circuit, in any one of (1) to (6) The oscillation circuit described.
  • the conversion circuit includes a variable resistor that changes in response to the control signal, and supplies a current generated by the resistor to the synthesis circuit as the control current. Oscillator circuit.
  • a current controlled oscillator comprising a current controlled oscillator; A combining circuit for supplying a combined current to the current controlled oscillator; A bias circuit for applying a bias to the composite circuit;
  • An oscillation method of an oscillation circuit including a conversion circuit that supplies a control current to the synthesis circuit, An oscillation method including a step of generating the combined current based on a bias current generated in response to a bias from the bias circuit and the control current by the combining circuit.
  • the oscillation circuit is A current controlled oscillator; A combining circuit for supplying a combined current to the current controlled oscillator; A bias circuit for applying a bias to the composite circuit; A conversion circuit for supplying a control current to the synthesis circuit,
  • the synthesis circuit is a PLL circuit that generates the synthesis current based on a bias current generated in response to a bias from the bias circuit and the control current.
  • the PLL circuit according to (13), wherein the synthesis circuit is configured by connecting in parallel a plurality of units that generate different synthesis currents when the same control current is input from the conversion circuit.
  • the PLL circuit according to (14) further including a frequency calibration logic circuit that outputs an adjustment code for validating any one of the plurality of units constituting the synthesis circuit.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本開示は、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立することができるようにする発振回路、発振方法、およびＰＬＬ回路に関する。 本開示の第１の側面である発振回路は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。本開示は、デジタルPLL回路およびアナログPLL回路に適用できる。

Description

発振回路、発振方法、およびＰＬＬ回路
　本開示は、発振回路、発振方法、およびPLL(Phase Locked Loop)回路に関し、特に、低消費電力化を実現した発振回路、発振方法、およびPLL回路に関する。
　従来、PLL回路は、無線または有線の送受信器、デジタルシステムクロック生成等の様々な分野で不可欠な電子回路の一つとなっている。また近年、携帯電話機、スマートフォン、ウェアラブル端末の普及により、PLL回路などのＩＣに対しては、低コスト化と低消費電力化が望まれている。現在、PLL回路の低コスト化さらにプロセス進化による低電圧化のために、デジタルPLL回路の開発も盛んに行われている。
　ここで、アナログPLL回路とデジタルPLL回路について説明する。
　図１はアナログPLL回路の一般的な構成の一例を示している。このアナログPLL回路１０は、位相比較器（以下、PFD(Phase Frequency Detector)と称する）１１、チャージポンプ（以下、ＣＰ(Charge Pump）と称する）１２、アナログループフィルタ（以下、ALF(Analog Loop Filter)と称する）１３、電圧制御発振器（以下、VCO(Voltage Controlled Oscillator）と称する）１４、および分周器（Ｎ）１５から構成される。
　アナログPLL回路１０においては、PFD１１がリファレンスクロック（以下、REFと称する）とフィードバッククロック（以下、ＦＢと称する）との位相を比較し、両者の位相が一致するまでUP信号またはDOWN信号をＣＰ１２に出力する。ＣＰ１２は、UP信号またはDOWN信号を電流信号に変換してALF１３に供給する。ALF１３は、ＣＰ１２からの電流信号を電圧信号ＶCTLに変換してVCO１４に出力する。VCO１４は、電圧信号ＶCTLに応じた周波数のクロック信号を発生して後段に出力する。分周器１５は、VCO１４からのクロック信号を分周することによりＦＢを生成してRFD１１に戻す。アナログPLL回路１０では、以上のようにして、REFとFBとの位相が合うようにフィードバック制御が行われる。
　図２はデジタルPLL回路の一般的な構成の一例を示している。このデジタルPLL回路２０は、REFをカウントするリファレンス位相積算器(以下、RPA(Reference Phase Accumulator)と称する）２１、デジタルループフィルタ（以下、DLP(Digital Loop Filter)と称する）２２、および、VDCクロックを発生するデジタル制御発振器（以下、DCO(Digital Controlled Oscillator）と称する）２３を有する。さらに、デジタルPLL回路２０は、DCOクロックの整数位相を積算する整数位相積算器（以下、DPA(DCO Phase Accumulator)と称する）２４、DCOクロックの端数（小数部）をカウントする時間-デジタル変換器（以下、TDC(Time to digital converter)と称する）２５：TDC）、および加算器(以下、ADDと称する）２６を有する。
　デジタルPLL回路２０においては、RPA２１により設定周波数データ（以下、FCW(Frequency Command Word)と称する）FCWをREFクロックで積算したリファレンス位相デジタル情報と、DPA２４により積算したDCOクロック整数デジタル位相情報と、TDC２５によりREFでカウントした端数デジタル位相情報とをADD２６で加算し、その加算結果をDLF２２に出力する。DLF２２は、ADD２６の演算結果にデジタルローパスフィルタ処理を行い、その処理結果であるデジタル制御コードＤCTLをDCO２３に出力する。DCO２３は、デジタル制御コードＤCTLに対応する周波数信号を発生して後段にする。デジタルPLL回路２０では、以上のようにして、REFとDCO２３の出力との位相が合うようにフィードバック制御が行われる。
　なお、アナログPLL回路１０とデジタルPLL回路２０とを比較すると、アナログPLL回路１０のALF１３は大きなチップ面積を占有するパッシブ抵抗と容量で構成されるのに対し、デジタルPLL回路２０のDLF２２はその面積がALF１３に比較して小さいので、PLL回路全体としても面積削減が可能となるため、先に述べたコスト削減が可能となる。
　ところで、アナログPLL回路１０とデジタルPLL回路２０に共通する重要な構成要素として発振器（VCO１４とDCO２３）を挙げることができる。
　一般的な発振器には、インバータをリング状に接続したリング構成か、または、インダクタＬと容量Ｃを用いたＬＣ構成が採用される。通常、発振する周波数が数ＧＨｚ以下の場合にはリング構成は採用され、発振する周波数が数ＧＨｚよりも大きい場合にはＬＣ構成が採用されることが多い。以下、リング構成を採用した発振器について説明する。
　図３は、リング構成を採用したVCOの一般的な構成例を示している。図４は、図３に示されるVCOの制御電圧-周波数変換特性を示している。
　このVCO３０は、インバータ等のゲイン素子３２をリング状に接続したものを発振器コア３１として、発振器コア３１に流れる電流を電圧制御端子に接続されたトランジスタ等のトランスコンダクタンス素子３３で変化させることで発振周波数を制御するように構成されている。
　リンク構成を採用したVCO３０は、近年におけるプロセス微細化に伴う電源電圧低下で制御電圧レンジを広くとることができないので、制御電圧-周波数変換のゲインＫVCOが大きくなる傾向にある。このゲインＫVCOは一般的にPLL回路の性能指標であるJitter（位相ノイズ）だけでなくシリコン面積に対しても小さいことが望まれている。
　PLL回路のループ安定性指標である帯域ωnは、次式（１）のとおりに示すことができる。
Figure JPOXMLDOC01-appb-M000001
　また、PLL回路のループ安定性指標であるダンピングファクタζは、次式（２）のとおりに示すことができる。
Figure JPOXMLDOC01-appb-M000002
　ここで、ＫCPはＣＰ電流値である。ＣALFおよびＲALFはそれぞれアナログループフィルタの容量と抵抗である。Ｎは分周器の分周比である。
　上述したようにゲインＫVCOは大きくなる傾向にあるが、ループ安定性指標である帯域のωnおよびζを一定に保つためにはＣＰ電流値ＫCPを小さくするか、または、容量ＣALFを大きくする必要がある。
　ＣＰ電流値ＫCPを小さくする場合、製造ばらつきによる電流値ばらつきを抑えるため面積を大きくする必要がある。また、容量ＣALFを大きくする場合にも面積増大につながり、両者ともチップコスト増につながってしまう。よって、ゲインＫVCOを低減することが望ましい。
　また、図４に示すように、リング構成を採用したVCOの制御電圧-周波数変換特性は非線形であるので、低周波から高周波まで広いレンジで使用する場合にはゲインＫVCOが大きく変化する。よってループ安定性指標である帯域ωnとダンピングファクタζ等も大きく変化し、マージン設計による面積増大、または帯域ωnとダンピングファクタζを一定に保つための余計な制御等が必要となる。したがって、ゲインＫVCOの特性は線形であることが望ましい。
　なお、ゲインＫVCOの低減化と、その特性の線形化を実現する手法は既に提案されている（例えば、特許文献１参照）。
　ゲインＫVCOの低減化は、制御電圧からトランスコンダクタンスまたは電圧-電流（V/I）変換回路から生成した制御電流と、それ以外で生成したオフセットバイアス電流を足し合わせて電流制御発振器（ICO/CCO）に流すことで実現される。
　ゲインＫVCOの特性の線形化は、電圧-電流（V/I）変換回路内で抵抗を用いて変換を行うことで実現される。
　図５は、ゲインＫVCOの低減化とその特性の線形化を実現するVCOの概念構成を示している。
　図５に示された構成の特徴は、バイアス回路（Bias Circuit）４１で生成された電流ＩBIASと、電圧-電流変換回路（V/I converter）４２で生成された電流ＩCTLが合成され、合成されたＩMがカレントミラーで折り返された後の電流ＩCCOが電流制御発振器（CCO)４３に供給される点にある。これはバイアス回路４１および電圧-電流変換回路４２のノイズを、カレントミラー比を小さく（N/M＜１）することで実現するためである。
　ここで、カレントミラーを採用した場合と採用しない場合の位相ノイズの違いについて説明する。
　図６は電流制御発振器に入力する電流にカレントミラーを採用していない場合の構成を示している。図７は電流制御発振器に入力する電流にカレントミラーを採用した場合の構成を示している。
　リング構造のVCOのバイアス電流による位相ノイズは、次式（３）により近似的に求めることができる。
Figure JPOXMLDOC01-appb-M000003
　ここで、ＩＮCCOはCCOに流入するバイアス電流ノイズである。ＫCCOは電流-周波数変換ゲインである。Δｆはオフセット周波数である。
　図６に示されたカレントミラーを採用していない場合の構成は、最小限の構成要素で最も低ノイズであり、そのバイアス電流ノイズＩＮCCO_Gは次式（４）に示すとおりに求められる。このとき、電圧ＶBはノイズレスとする。
Figure JPOXMLDOC01-appb-M000004
　ここで、ｋはボルツマン定数である。Ｔは絶対温度である。γはMOSトランジスタノイズ係数である。ｇｍ_MSはトランジスタＭSのトランスコンダクタンスである。
　例えば、図６のリング発振器コアCCOが１ＧＨｚで発振するために必要な電流Ｉccoを１ｍＡとし、トランジスタＭSが飽和領域動作していると仮定した場合、そのトランスコンダクタンスｇｍ_MSは次式（５）のとおりに概算できる。
Figure JPOXMLDOC01-appb-M000005
 　ここで、Ｖovはオーバードライブ電圧である。オーバードライブ電圧Ｖovを０．２Ｖとして式（５）を用いると、トランスコンダクタンスｇｍ_MSは１０ｍＳとなり、この値を式（４）に代入すると、バイアス電流ノイズＩNCCO_Gは10.5ｐＡ/√Ｈｚとなる。この値を式（３）に代入し、電流-周波数変換ゲインＫCCOを１ＴＨｚ/Ａ、オフセット周波数Δfを100ｋＨｚとして位相ノイズを計算すると-85.6ｄＢｃ/Ｈｚとなる。
　一方、図７に示されたカレントミラーを採用した場合では、構成を絞り、カレントミラーを成す２つのトランジスタは図６と同一のサイズ、ＩREF＝ＩCCOであり、ノイズレスとする。この構成におけるバイアス電流ノイズＩNCCO_Cは次式（６）に示すとおりに求められる。
Figure JPOXMLDOC01-appb-M000006
　式（６）に対して、カレントミラーを採用していない場合と同じ条件を適用すると、位相ノイズは-82.6ｄＢｃ／Ｈｚと算出され、カレントミラーを採用していない場合の位相ノイズ（-85.6ｄＢｃ/Ｈｚ)に比較して３ｄＢの劣化が生じることが分かる。
　つまり、図７の構成は、図６に構成に比較して２倍の電流を必要とするにも拘わらず、位相ノイズが劣化することが分かる。
　なお、図５に示された構成でカレントミラーを成す２つのトランジスタＭとトランジスタＮは、PLL回路としてのループ経路であるため高速応答が要求される。つまり、両者の間にはノイズフィルタ等の挿入が不可能である。よって低ノイズ化のためには、上述したように、図５に示された構成におけるカレントミラー比Ｎ/ＭがＮ/Ｍ≪１を満たす必要があり、消費電流が非常に大きくなってしまい、低消費電力化を実現できなくなってしまうことになる。
　一方、リング構成を採用したDCOに対しては、容量をデジタル的に制御することで周波数を線形に変化させることができる構成が提案されている（例えば、特許文献２参照）。
　また、発振器コアに対してマトリクス状に形成されている抵抗を介して電流を供給する構成とし、マトリクス状の抵抗の抵抗値を調整することにより発振器コアに供給する電流を調整できるようにして、ゲインＫDCOの低減と低消費電力化を実現する方法も提案されている（例えば、特許文献２参照）。
　一般的に、リング構成を採用したDCOは、発振端子の容量値（寄生等を含む）とそれを駆動するトランジスタのトランスコンダクタンスで発振周波数が決定される。したがって、特許文献２に記載の方法のように、容量を制御する場合には、発振端子容量が増え、トランスコンダクタンスを大きくしなければならず消費電流が増加する。また、トランスコンダクタンスはプロセス、電圧、温度（PVT）ばらつきが大きいので、それを補償するための容量を付加することでさらに電流が必要となる。
　さらに、DCOとして重要な指標である周波数分解能を高くすることが困難であり、換言すれば、制御コード‐周波数変換ゲインＫDCOを低く制御することが難しく、Jitter（位相ノイズ）劣化につながってしまう。仮にゲインＫDCOを低く制御しようとすると制御容量に対して十分大きな容量を付加する必要があるので消費電力が増加することになる。
　特許文献３に記載の方法の場合、電源電圧とマトリクス状の抵抗の抵抗値のみで発振器コアに供給する電流を決定しているため、電源電圧変動（ノイズ）で発振回路コアに流れ込む電流が変化する、すなわち、周波数が変動してJitter（位相ノイズ）劣化してしまうことになる。
特開２００５－２０７０４号公報 特開２０１１－２４０３９号公報 特表２０１２－５１４３７０号公報
　上述したように、従来の発振器（VCO、DCO）では、所望の性能を得ようとした場合、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立することができなかった。
　本開示はこのような状況に鑑みてなされたものであり、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立できるようにするものである。
　本開示の第１の側面である発振回路は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。
　前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給することができる。
　前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定することができる。
　前記電流生成素子は、抵抗とすることができる。
　前記電流生成素子は、MOSトランジスタとすることができる。
　本開示の第１の側面である発振回路は、前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備えることができる。
　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成されるようにすることができる。
　前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とすることができる。
　前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給することができる。
　前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給することができる。
　前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給することができる。
　本開示の第１の側面である発振方法は、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを含む。
　本開示の第２の側面であるPLL回路は、発振回路を搭載したPLL回路において、前記発振回路が、電流制御発振器と、前記電流制御発振器に対して合成電流を供給する合成回路と、前記合成回路に対してバイアスを与えるバイアス回路と、前記合成回路に対して制御電流を供給する変換回路とを備え、前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する。
　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成されるようにすることができる。
　　本開示の第２の側面であるPLL回路は、前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備えることができる。
　本開示の第１および第２の側面によれば、消費電力の低減とJitter（位相ノイズ）劣化の抑止を両立することができる。
アナログPLL回路の一般的な構成の一例を示すブロック図である。 デジタルPLL回路の一般的な構成の一例を示すブロック図である。 リング構成を採用したVC0の構成の一例を示すブロック図である。 リング構成を採用したVC0の制御電圧-周波数変換特性を示す図である。 ゲインＫVCOの低減化と線形化を実現するVCOの概念構成を示す図である。 電流制御発振器に入力する電流にカレントミラーを採用していない場合の構成を示す図である。 電流制御発振器に入力する電流にカレントミラーを採用した場合の構成を示す図である。 第１の実施の形態である発振器の構成例を示すブロック図である。 図８の発振器の変形例の構成例を示すブロック図である。 第２の実施の形態であるVCOの構成例を示すブロック図である。 図１０に示されたVCOの制御電圧-発振周波数特性を示す図である。 第３の実施の形態であるVCOの構成例を示すブロック図である。 第４の実施の形態であるVCOの構成例を示すブロック図である。 第５の実施の形態であるVCOの構成例を示すブロック図である。 発振周波数ＦVCOのJitter（位相ノイズ）を説明するための図である。 図１５の小信号等価回路である。 ノイズフィルタとしてのＲＣフィルタの構成例を示す回路図である。 ＲＣフィルタのノイズ周波数特性を示す図である。 ＲＣフィルタのVCO位相ノイズへの影響を示す図である。 アナログPLL回路の構成例を示すブロック図である。 アナログPLL回路の出力位相ノイズを示す図である。 第６の実施の形態であるVCOの構成例を示すブロック図である。 第７の実施の形態であるVCOの構成例を示すブロック図である。 第４および第５の実施の形態であるVCOに対応する制御電圧-発振周波数特性を示す図である。 第６および第７の実施の形態であるVCOに対応する制御電圧-発振周波数特性を示す図である。 第７の実施の形態であるVCOを搭載し、周波数キャリブレーション機構を実装したアナログPLL回路の構成例を示すブロック図である。 第８の実施の形態であるDCOの構成例を示すブロック図である。 第９の実施の形態であるDCOの構成例を示すブロック図である。 デジタル制御コードの真理値の一例を示す図である。 デジタル制御コードに対応した変換回路の状態の一例を示す図である。 デジタル制御コードに対応した変換回路の状態の一例を示す図である。 第８および第９の実施の形態であるDCOに対応するデジタル制御コード-発振周波数特性を示す図である。
　以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
　＜第１の実施の形態＞
　図８は、本開示の第１の実施の形態である発振器の構成例を示している。
　この発振器５０は、電流制御発振器（以下、CCOと称する）５１、バイアス回路５２、変換回路５３、および合成回路５４からから構成される。
　バイアス回路５２は、合成回路５４にバイアスを与えることにより、ＩＧ５６に流れるバイアス電流ＩBIASとＮ型のMOSトランジスタ５５のソース端子電圧ＶBを決定する。
　変換回路５３は、制御端子から入力される制御信号に応じ、内蔵する抵抗の抵抗値により決定される制御電流ＩCTLを生成し、生成した制御電流ＩCTLを合成回路５４内のMOSトランジスタ５５のソース端子に供給することにより、CCO５１の周波数を制御する。
　合成回路５４は、MOSトランジスタ５５と、そのソース端子とGND端子間に接続されている電流生成素子（以下、ＩＧと称する）５６から成る。合成回路５４は、バイアス回路５２で決定されるバイアス電流ＩBIASと変換回路５３で生成される制御電流ＩCTLとをMOSトランジスタ５５のソース端子で合成し、MOSトランジスタ５５のドレイン端子電流ＩccoをCCO５１に対して直接供給する。以下、ドレイン端子電流Ｉccoを合成電流Ｉccoとも称する。
　図９は、図８に示された発振器５０の変形例を示している。この変形例である発振器５０’は、合成回路５４におけるＮ型のMOSトランジスタ５５を、Ｐ型のMOSトランジスタ５５’に置換したものであり、その他の構成は共通である。ただし、この場合、ＩＧ５６は、Ｐ型のMOSトランジスタ５５’と、そのソース端子と電源端子間に接続される。以下、Ｎ型のMOSトランジスタを採用した図８の構成例に基づいて説明する。
　＜第２の実施の形態＞
　次に、図１０は、図８に示された発振器５０をアナログPLL回路のVCOとする場合の構成例（以下、第２の実施の形態とする）を示している。第２の実施の形態であるVCO（発振器）６０では、合成回路５４のＩＧ５６として抵抗ＲTが採用されている。
　このVCO（発振器）６０のバイアス回路５２は、参照電流ＩREFを出力する参照電流源５９とダイオード接続されたMOSトランジスタ（Ｍ）６１と、抵抗ＲB６２で構成している。また、変換回路５３は、AMP５７と、AMP５７の電圧フォロア接続した出力に接続した抵抗ＲCTL５８とで構成している。
　バイアス回路６２内のMOSトランジスタ６１と合成回路５４内のMOSトランジスタ５５のサイズ比をＭ：Ｎとし、抵抗ＲB６２と抵抗ＲRT５６の抵抗比をMOSトランジスタのサイズ比とは逆のＮ：Ｍとすることでカレントミラーを形成する。この時、抵抗ＲRT５６で生成されるバイアス電流ＩBIASは次式（７）に示されるように決定される。
Figure JPOXMLDOC01-appb-M000007
　また、バイアス回路５２内の電圧ＶBは次式（８）に示されるように決定される。
Figure JPOXMLDOC01-appb-M000008
　さらに、上述したようにカレントミラーが形成されているので、合成回路５４内の電圧もバイアス回路５２内の電圧ＶBと等しくなる。
　変換回路５３においては、制御端子から入力される制御信号の電圧ＶCTLを電圧フォロア接続したAMP５７でコピーして電圧ＶCTL'として抵抗ＲCTL５８に出力し、抵抗ＲCTL５８で電圧ＶCTL'を制御電流ＩCTLに変換する。この制御電流ＩCTLは、合成回路５４の接続端子電圧との関係で、次式（９）に示されるように決定される。
Figure JPOXMLDOC01-appb-M000009
　また、CCO５１に流れる電流ＩCCOは上述したように決定されるので、制御端子から見た場合、その後段はVCO（電圧制御発振器）として振る舞うことになる。よって、このVCO６０の発振周波数ＦVCOは次式（１０）のように示すことができる。
Figure JPOXMLDOC01-appb-M000010
　ここでＫCCOはCCO５１の電流-周波数変換ゲインである。また、VCO６０としての制御電流-周波数変換ゲインＫVCOは次式（１１）に示されるとおりとなる。
Figure JPOXMLDOC01-appb-M000011
　図１１は、VCO６０の制御電圧-周波数特性を示している。
　なお、ゲインＫCCOはCCO５１のトポロジとプロセスで決まるものであるのに対して、ゲイン。一方、抵抗ＲCTL５８に設計自由度があることにより、ゲインＫVCOは十分に小さくでき、かつ抵抗で制御することが可能である。よって、ALF（アナログループフィルタ）の面積を大きくすることなく、アナログPLL回路における安定性指標である帯域ωnおよびダンピングファクタζも所望の値を実現することができる。
　さらに、式（１１）はゲインＫVCOが線形であることも示しており、周波数を変化させた時の帯域ωnおよびダンピングファクタζも変化なく、安定性に優れることを示している。
　＜第３の実施の形態＞
　次に、図１２は、図８に示された発振器５０をアナログPLL回路に用いるVCOとする場合の他の構成例（以下、第３の実施の形態とする）を示している。第３の実施の形態であるVCO（発振器）７０では、合成回路５４のＩＧ５６としてMOSトランジスタＮTが採用されている。
　このVCO（発振器）７０においては、合成回路５４内のMOSトランジスタＮT５６にバイアス電圧を与えるため、VCO６０のバイアス回路５２に対して、参照電流源７１、並びにMOSトランジスタＭ７２およびＭB７３が追加されている。ここで、MOSトランジスタＭ７２は、MOSトランジスタＭ６１と同じサイズとし、バイアス回路５２内のMOSトランジスタＭB７３と合成回路５４内のMOSトランジスタＮT５６のサイズ比をＭ：Ｎとしたカレントミラーを構成する。これにより、第２の構成例であるVCO６０と同様に、制御電流ＩCTL、電圧ＶB、発振周波数ＦVCO、およびゲインＫVCOが決定される。
　したがって、第３の構成例であるVCO７０は、第２の構成例であるVCO６０と同様の動作を実現でき、同様の効果を得ることができる。
　ところで、上述した第１乃至第３の実施の形態では、バイアス回路５２で決定されるバイアス電流ＩBIASと変換回路５３で決定される制御電流ＩCTLを合成回路５４で合成し、CCO５１に発生させる周波数を決定している。PLL回路の制御端子から制御信号を受け取る変換回路５３は、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えるので、その影響が生じないように動作を高速化する必要がある。一方、バイアス回路５２は、PLL回路の制御ループとは独立して構成されるので、それ自身の動作と応答速度がPLL回路としての動作速度と安定性に影響を与えない。このことから、バイアス回路５２と合成回路５４の間にノイズフィルタを挿入してもPLL回路としての動作速度と安定性に影響を与えないことが分かる。
　＜第４および第５の実施の形態＞
　次に、図１３は、図１０に示されたVCO６０のバイアス回路５２と合成回路５４の間に、ノイズフィルタ８１を追加したVCO８０の構成例（第４の実施の形態）を示している。同様に、図１４は、図１２に示されたVCO７０のバイアス回路５２と合成回路５４の間に、ノイズフィルタ９１および９２を追加したVCO９０の構成例（第５の実施の形態）を示している。
　VCO８０では、ノイズフィルタ８１によって参照電流ＩREFとバイアス回路５２に起因して発生するノイズを低減することにより、発振周波数ＦVCOのJitter（位相ノイズ）劣化を抑止することができる。また、これにより、バイアス回路５２と合成回路５４で構成されるカレントミラーの比（Ｎ／Ｍ）を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。
　同様に、VCO９０でも、ノイズフィルタ９１および９２によって参照電流ＩREFとバイアス回路５２に起因して発生するノイズを低減することにより、発振周波数ＦVCOのJitter（位相ノイズ）劣化を抑止することができる。また、これにより、バイアス回路５２と合成回路５４で構成されるカレントミラーの比（Ｎ／Ｍ）を大きく設定することができるので、バイアス電流の増大を抑えることができ、低消費電力化が可能となる。
　ここで、VCO９０を例として、発振周波数ＦVCOのJitter（位相ノイズ）について説明する。
　図１５は、図１４に示されたVCO９０を簡略化して示している。すなわち、バイアス回路ノイズをＶＮBCおよびＶＮBSとし、変換回路ノイズをＶＮCとまとめている。また、ＩＮMCはMOSトランジスタ５５が発生する電流ノイズであり、ＩＮMSはMOSトランジスタ５６が発生する電流ノイズであり、ＩＮRCTLは抵抗ＲCTL５８が発生する電流ノイズである。なお、MOSトランジスタ５５とMOSトランジスタ５６は、同一性能（同じｇｍ値）であるものとする。なお、電流ノイズＩＮMSは、図６に示されたカレントミラーを採用していないにおけるバイアス電流ノイズＩNCCO_Gと同等であり、式（４）で表される。
　上述したように、バイアス回路ノイズに起因して発生する電流ノイズについては、ノイズフィルタ９１，９２が挿入可能であるため電流ノイズＩＮMSに対して十分に小さくすることが可能であり無視することができる。また、電流生成素子であるMOSトランジスタ５６の生成電流に対して変換回路５３で生成される電流が小さければ、言い換えるとMOSトランジスタ５６のトランスコンダクタンスＧＭ_MSの逆数に対して抵抗ＲCTL５８が十分大きければ、変換回路ノイズＶＮCと電流ノイズＩＮRCTLに関しても、MOSトランジスタ５６のノイズ電流ＩＮMSに対して十分小さいので無視することができる。
　次に、図１６は、図１０における電流ノイズＩＮMCを考慮した場合の小信号等価回路を示している。
　この等価回路におけるＩNをCCO５１に流入される電流ノイズとして、電流ノイズＩNに対する電流ノイズＩＮMCの影響を計算する。なお、等価回路におけるｒｏ_MCは、MOSトランジスタ５５の出力抵抗値、ｒｏ_MはMOSトランジスタ５６の出力抵抗値、ＲCCOはCCOコアの等価抵抗値を示している。
　一般的に、ＲCCOは十分小さく、全てのトランジスタが飽和領域動作している状態においては、入力ＩＮは次式（１２）に示されるとおりになる。
Figure JPOXMLDOC01-appb-M000012
　式（１２）におけるＩＮMC＝ＩＮMS、１／ｇｍ_MC<<ＲCTLとすれば、電流ノイズＩNは電流ノイズＩＮMSより十分小さいので、この電流ノイズＩNも無視できることになる。
　すなわち、上述した各実施の形態におけるバイアス起因の電流ノイズはほぼ電流ノイズＩＮMSで決まることになる。つまり、上述した各実施の形態では、消費電流を増大させることなく、最も低ノイズである図６の構成と同等の位相ノイズ性能を実現可能であるといえる。
　次に、ノイズフィルタ８１，９１，９２の具体例について説明する。
　図１７は、ノイズフィルタ８１等を抵抗と容量から成るＲＣフィルタで構成した場合の例を示している。
　ところで、ノイズフィルタ８１等をＲＣフィルタとして構成する場合、ノイズレスで作ることは不可能であってフィルタ抵抗ノイズを発生してしまう。したがって、ノイズフィルタ８１等によりバイアスノイズを抑制すると、このフィルタ抵抗ノイズが顕在化することになる。
　例えば、図１７のＲＣフィルタの場合、フィルタ抵抗ノイズ（出力電圧ノイズ）Ｖnは次式に示すとおりとなる。
Figure JPOXMLDOC01-appb-M000013
　図１８は、図１７に示されたＲＣフィルタの出力電圧ノイズＶnの周波数特性を示している。なお、同図は、抵抗値Ｒが大きい場合と小さい場合の２種類の抵抗値に対する出力電圧ノイズＶnの周波数特性を示している。式（１３）に示されるように、出力電圧ノイズＶnは抵抗値Ｒの変化に対して１乗で変化するのに対し、フィルタ特性は抵抗値Ｒの変化に対して２乗で変化する。このため、容量値Ｃを一定とした場合には抵抗値Ｒを大きくした方が高周波領域でのノイズ密度を減少させることができる。
　図１９は、図１８に示された周波数特性で変化する出力電圧ノイズＶnによるVCOの位相ノイズへの影響を示している。
　同図に示されるように、VCOの位相ノイズは低周波領域では出力電圧ノイズＶnに支配されるが、高周波領域では出力電圧ノイズＶnの影響が弱まって電流ノイズＩＮMSにより支配される（決定される）。
　ここで、図１９に示された特性を有するVCOを、図２０に示すアナログPLL回路のVCO１４に位置に組み込んだ場合のアナログPLL回路としての位相ノイズについて考察する。
　図１９のアナログPLL回路におけるVCO出力から見たPLL出力までのノイズ伝達関数ＨVCOは次式（１４）に示されるとおりとなる。
Figure JPOXMLDOC01-appb-M000014
　式（１４）からわかるように、ノイズ伝達関数ＨVCOは２次ハイパスフィルタ特性を有する。この特性をVCOの位相ノイズに掛け合わせることでPLLの出力位相ノイズとなる。
　図２１は、ノイズ伝達関数ＨVCOの２次ハイパスフィルタ特性をVCOの位相ノイズに掛け合わせることにより得られるアナログPLL回路の出力位相ノイズの結果を示している。
　同図における太線がアナログPLL回路の出力位相ノイズであり、アナログPLL回路の帯域を電流ノイズＩＮMSで決まる領域まで高めることで低周波領域が抑制される。この位相ノイズを全積分して時間表現したものがJitter（位相ノイズ）であり、横軸はLOG表示であるため低周波領域の寄与は少ない。つまり、アナログPLL回路の位相ノイズとして見た場合、最も低ノイズである図６の構成と同等の位相ノイズ性能が実現できていることが分かる。さらに、上述した実施の形態は、図６の構成に比較してゲインＫVCOを小さく、且つ、線形であるために、大面積を占有するALFの容量を削減でき、動作の安定性を増すことができる。
　＜第６および第７の実施の形態＞
　次に、図２２および図２３は、さらにゲインＫVCOの低減と使用周波数レンジの拡大を実現したVCOの構成例（第６および第７の実施の形態）を示している。
　図２２に示す第６の実施の形態であるVCO１００は、図１３に示された第４の実施の形態であるVCO８０における合成回路５４を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。VCO１００は、合成回路５４内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路５４内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるＸは調整コードのビット数を示すものとする。
　同様に、図２３に示す第７の実施の形態であるVCO１１０は、図１４に示された第５の実施の形態であるVCO９０における合成回路５４を、所望する周波数分解能に合わせて分割、ユニット化し、並列接続したものである。さらに合成回路５４内にスイッチを付加し、調整コードFCAL[X:0]に応じて、合成回路５４内のユニットを切替えることができるように構成されている。ここで、調整コードFCAL[X:0]におけるＸは調整コードのビット数を示すものとする。
　ここで、第４の実施の形態であるVCO８０と第５の実施の形態であるVCO９０の制御電圧-発振周波数特性と、第６の実施の形態であるVCO１００と第７の実施の形態であるVCO１１０の制御電圧-発振周波数特性とを比較する。
　図２４に、第４の実施の形態であるVCO８０と第５の実施の形態であるVCO９０の制御電圧-発振周波数特性を示す。図２５に、第６の実施の形態であるVCO１００と第７の実施の形態であるVCO１１０の制御電圧-発振周波数特性を示す。
　VCO８０やVCO９０では、図２４から明らかなように、使用周波数レンジを拡大するためのゲインＫVCOを十分大きくする必要がある。これに対して、VCO１００やVCO１１０では、図２５から明らかなように、合成回路５４を構成する複数のユニットを調整コードFCAL[X:0]を用いて切り替えることで使用周波数レンジを拡大できる。また、合成回路５４を複数のユニットで構成することにより、ゲインＫVCOをCCO５１や各種バイアスの電源電圧や温度変動による周波数変化を補償できる最低限の値とすることができる。したがって、第６および第７の実施の形態では、第１乃至第５の実施の形態に比較して、さらにALFの容量を小さくすることができ、低コスト化が可能となる。
　ただし、ゲインＫVCOの低減と使用周波数レンジの拡大を実現したVCO１００やVCO１１０をアナログPLL回路に搭載するに際しては、周波数キャリブレーション機構を実装する必要がある。
　図２６は、第７の実施の形態であるVCO１１０を搭載し、周波数キャリブレーション機構を実装したアナログPLL回路の構成例を示している。
　このアナログPLL回路１２０は、一般的なアナログPLL回路の構成（ただし、VCO１１０が搭載されている）に対して、周波数キャリブレーションロジック回路（FCAL_LOGIC）１２１とＶCTL生成回路１２２を追加したものである。
　アナログPLL回路１２０においては、周波数キャリブレーションロジック回路１２１から出力される制御信号FCAL_CTLによりPFD１１を制御してPLLのループをOpen状態にし、ＶCTL生成回路１２２により制御電圧ＶCTLを固定した状態で周波数キャリブレーションを行う。また、周波数キャリブレーションロジック回路１２１から調整コードFCAL[X:0]をVCO１１０に与え、リファレンスクロックREFを時間窓としてその時の出力クロックOUTの周波数を計測し、ターゲット周波数に最も近くなる調整コードFCAL[X:0]を探索する。探索が終了した後、制御信号FCAL_CTLを用いてPFD１１をイネーブル、ＶCTL生成回路１２２をディセーブル状態にし、PLLのループをClose状態にして通常のPLL引き込み動作を実行させる。
　このような動作により、ゲインＫVCOの低減と使用周波数レンジの拡大が実現できる。なお、周波数キャリブレーションロジック回路１２１は、ロジック回路であるため、ALF１３などの大きな面積を占有するパッシブ容量素子に対して十分小さい面積で実装可能である。また、周波数キャリブレーション完了後はその動作を停止することができるので、通常動作時において追加消費電力を発生させることはない。
　＜第８および９の実施の形態＞
　次に、図２７は、図２２に示されたDCO１００をデジタルPLL回路に用いるDCOに変更した場合の構成例（以下、第８の実施の形態とする）を示している。同様に、図２８は、図２３に示されたDCO１１０をデジタルPLL回路に用いるDCOに変更した場合の構成例（以下、第９の実施の形態とする）を示している。
　図２７に示された第８の実施の形態であるVCO１３０は、図２２のDCO１００における変換回路５３を、変換回路１３１に置換したものであり、その他の構成はDCO１００と共通である。変換回路１３１は、複数の抵抗ＲCTLが並列続され、各抵抗とGNDの間にデジタル制御コードＤCTLに応じてサーモメータ制御されるスイッチが設けられた可変抵抗１３２から成る（例えば、図３０の示す構成）を有しており、デジタル制御コードＤCTLに対応する制御電流ＩCTLを出力する。このように、図２２のDCO１００における変換回路５３を、変換回路１３１に置換するだけでVCO１３０を実現できる。
　同様に、図２８に示された第９の実施の形態であるVCO１４０は、図２３のDCO１１０における変換回路５３を、変換回路１４１に置換したものであり、その他の構成はDCO１１０と共通である。変換回路１４１は、図２７の変換回路１３１と同様に構成される。このように、図２３のDCO１１０における変換回路５３を、変換回路１４１に置換するだけで、VCO１４０を実現できる。
　図２９は、DCO１３０の変換回路１３１に入力されるデジタル制御コードＤCTLの真理値表の一例を示している。
　例えば、デジタル制御コードＤCTL＝０では、０番目のスイッチに対応するＤCTL_d[0]だけが１、１番目からＮ番目のスイッチに対応するＤCTL_d[1]からＤCTL_d[N]が０とされている。また例えば、デジタル制御コードＤCTL＝１では、０番目および１番目のスイッチに対応するＤCTL_d[0]とＤCTL_d[1]だけが１、２番目からＮ番目のスイッチに対応するＤCTL_d[2]からＤCTL_d[N]が０とされている。
　図３０は、デジタル制御コードＤCTL＝０の場合の変換回路１３１の状態を示す。この場合、０番目のスイッチだけがオンとされ、可変抵抗１３２の抵抗値が最小となる。図３１は、デジタル制御コードＤCTL＝Ｎの場合の変換回路１３１の状態を示す。この場合、全てのスイッチがオンとされ、可変抵抗１３２の抵抗値が最大となる。
　変換回路１３１が出力する制御電流ＩCTLは、次式（１５）に示すとおりとなる。
Figure JPOXMLDOC01-appb-M000015
　したがって、DCO１３０におけるデジタル制御コード-発振周波数ゲインＫDCOは次式（１６）に示すようになる。
Figure JPOXMLDOC01-appb-M000016
　式（１６）と上述した式（１１）を比較して明らかなように、DCO１３０においても、VCO６０等と同様に、変換回路１３１における抵抗値ＲCTLによって、デジタル制御コード-発振周波数ゲインＫDCOを決定できることがわかる。
　図３２は、DCO１３０におけるデジタル制御コード-発振周波数特性を示している。同図に示されるように、DCO１３０では、デジタル制御コードを用いて変換回路１３１における抵抗値ＲCTLを切り替えることによって、より細かい周波数性制御が可能となる。
　上述したように、DCO１３０では、従来のDCOのように容量で発振周波数を制御せず、かつ、発振端子での容量切り替えを行わないため無駄な寄生素子が発生しない。つまり、素のCCOを発振させるために必要な電流のみで良く、さらに抵抗で周波数分解能を決定できるため、より細かい周波数制御が可能となる。これにより、消費電力増大とJitter（位相ノイズ）劣化を解決することができる。
　なお、DCO１３０の電源ノイズ耐性に関しては、合成回路５４がMOSトランジスタ５５と抵抗５６がカスコード接続された構成であるため、単純な抵抗バイアスにより構成している場合に比較して発振回路コアから見たインピーダンスが数倍から１０倍程度高い。つまり、電源電圧変動（ノイズ）耐性が高くJitter（位相ノイズ）劣化が小さいといえる。さらに、DCO１４０では合成回路４に２つのMOSトランジスタ５５，５６が用いられていることから、DCO１３０に比較してさらに電源ノイズ耐性を上げることができる。
　＜まとめ＞
　以上説明したように、本開示の発振回路をアナログPLL回路のVCOに適応した場合、アナログPLL回路の中で大きな面積を占有するALPの容量を削減することができる。また、合成回路とバイアス回路の間にノイズフィルタが挿入可能であり、不必要なバイアス電流を必要とせず低消費電力化を実現することができる。さらに、ゲインＫVCOついては、変換回路内の抵抗値を変更することで決定でき、線形性に優れるので、アナログPLL回路としてのループ安定を容易に確保することができる。
　また、本開示の発振回路をアナログPLL回路のDCOに適応する場合、VCOから変換回路を置換するだけで容易にDCO化することができる。また、該DCOの場合、周波数制御を容量で行わないため低消費電力化が可能となる。また、ゲインＫDCOついては、変換回路内の抵抗値を変更することで決定できるので、周波数分解能を向上させることができ、これによって低Jitter（低位相ノイズ）化が容易となる。さらに、発振コアのバイアス電流をカスコード構成で生成しているために出力インピーダンスが高く、高い電源電圧変動耐性（電源ノイズ耐性）を確保することができる。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　本開示は以下のような構成も取ることができる。
（１）
　電流制御発振器と、
　前記電流制御発振器に対して合成電流を供給する合成回路と、
　前記合成回路に対してバイアスを与えるバイアス回路と、
　前記合成回路に対して制御電流を供給する変換回路と
　を備え、
　前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
　発振回路。
（２）
　前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
　前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
　前記（１）に記載の発振回路。
（３）
　前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定する
　前記（２）に記載の発振回路。
（４）
　前記電流生成素子は、抵抗から成る
　前記（２）または（３）に記載の発振回路。
（５）
　前記電流生成素子は、MOSトランジスタから成る
　前記（２）または（３）に記載の発振回路。
（６）
　前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備える
　前記（１）から（５）のいずれかに記載の発振回路。
（７）
　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
　前記（１）から（６）のいずれかに記載の発振回路。
（８）
　前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とする
　前記（７）に記載の発振回路。
（９）
　前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給する
　前記（１）から（８）のいずれかに記載の発振回路。
（１０）
　前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
　前記（１）から（９）のいずれかに記載の発振回路。
（１１）
　前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
　前記（１）から（９）のいずれかに記載の発振回路。
（１２）
　電流制御発振器と、
　前記電流制御発振器に対して合成電流を供給する合成回路と、
　前記合成回路に対してバイアスを与えるバイアス回路と、
　前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、
　前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを
　含む発振方法。
（１３）
　発振回路を搭載したPLL回路において、
　前記発振回路は、
　　電流制御発振器と、
　　前記電流制御発振器に対して合成電流を供給する合成回路と、
　　前記合成回路に対してバイアスを与えるバイアス回路と、
　　前記合成回路に対して制御電流を供給する変換回路と
　を備え、
　　前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
　PLL回路。
（１４）
　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
　前記（１３）に記載のPLL回路。
（１５）
　前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備える
　前記（１４）に記載のPLL回路。
　５０　VCO，　５１　CCO，　５２　バイアス回路，　５３　変換回路，　５４　合成回路，　５５　MOSトランジスタ，　５６　電流生成素子，　５７　AMP，　５８　抵抗，　５９　参照電流源，　６０　VCO，　６１　MOSトランジスタ，　６２　抵抗，　７０　VCO，　７１　参照電流源，　７２　MOSトランジスタ，　７３　MOSトランジスタ，　８０　VCO，　８１　ノイズフィルタ，　９０　VCO，　９１，９２　ノイズフィルタ，　１００，１１０　VCO　，１２０　アナログPLL回路，　１２１　周波数キャリブレーションロジック回路，　１２２　ＶCTL生成回路，　１３０　DCO，　１３１　変換回路，　１３２　可変抵抗，　１４０　DCO，　１４１　変換回路，　１４２　可変抵抗

Claims (15)

  1. 　電流制御発振器と、
    　前記電流制御発振器に対して合成電流を供給する合成回路と、
    　前記合成回路に対してバイアスを与えるバイアス回路と、
    　前記合成回路に対して制御電流を供給する変換回路と
    　を備え、
    　前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
    　発振回路。
  2. 　前記合成回路は、MOSトランジスタと、前記MOSトランジスタのソース端子と電源端子またはGND端子間に接続される電流生成素子とから成り、
    　前記電流生成素子に生じる前記バイアス電流と前記制御電流とを前記MOSトランジスタのソース端子で合成し、前記MOSトランジスタのドレイン端子電流を前記合成電流として前記電流制御発振器に対して直接供給する
    　請求項１に記載の発振回路。
  3. 　前記バイアス回路は、前記合成回路に対して前記MOSトランジスタのソース端子電圧および前記電流生成素子の前記バイアス電流を決定する
    　請求項２に記載の発振回路。
  4. 　前記電流生成素子は、抵抗から成る
    　請求項２に記載の発振回路。
  5. 　前記電流生成素子は、MOSトランジスタから成る
    　請求項２に記載の発振回路。
  6. 　前記バイアス回路と前記合成回路の間に配置されたノイズフィルタをさらに備える
    　請求項２に記載の発振回路。
  7. 　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
    　請求項２に記載の発振回路。
  8. 　前記合成回路は、調整コードに従い、前記複数のユニットのうちのいずれかを有効とする
    　請求項７に記載の発振回路。
  9. 　前記変換回路は、前段から入力される制御信号に対応した前記制御電流を前記合成回路に供給する
    　請求項２に記載の発振回路。
  10. 　前記変換回路は、抵抗から成り、前記制御信号の電圧に対応して前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
    　請求項９に記載の発振回路。
  11. 　前記変換回路は、前記制御信号に対応して変化する可変抵抗から成り、前記抵抗が発生した電流を前記制御電流として前記合成回路に供給する
    　請求項９に記載の発振回路。
  12. 　電流制御発振器と、
    　前記電流制御発振器に対して合成電流を供給する合成回路と、
    　前記合成回路に対してバイアスを与えるバイアス回路と、
    　前記合成回路に対して制御電流を供給する変換回路とを備える発振回路の発振方法において、
    　前記合成回路による、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成するステップを
    　含む発振方法。
  13. 　発振回路を搭載したPLL回路において、
    　前記発振回路は、
    　　電流制御発振器と、
    　　前記電流制御発振器に対して合成電流を供給する合成回路と、
    　　前記合成回路に対してバイアスを与えるバイアス回路と、
    　　前記合成回路に対して制御電流を供給する変換回路と
    　を備え、
    　　前記合成回路は、前記バイアス回路からのバイアスに対応して生じたバイアス電流と前記制御電流に基づいて前記合成電流を生成する
    　PLL回路。
  14. 　前記合成回路は、前記変換回路から同一の前記制御電流が入力された場合に異なる前記合成電流を生成する複数のユニットが並列接続されて構成される
    　請求項１３に記載のPLL回路。
  15. 　前記合成回路を構成する前記複数のユニットのうち、いずれかを有効とするための調整コードを出力する周波数キャリブレーションロジック回路をさらに備える
    　請求項１４に記載のPLL回路。
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