JP2005532686A - 歪み半導体材料から成る層の転移方法 - Google Patents
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Abstract
Description
− 支持基板から緩和層に向かってゲルマニウム含有量を徐々に拡大させることができ、
− 格子定数の差に伴う欠陥を覆い隠すように制限することができ、
− 緩和SiGe層の表面上にエピタキシャル成長するSi膜に対して十分な厚みの緩和SiGe層に安定性を与えることにより、緩和SiGe層の格子定数に影響を与えることなく、Si膜の格子定数を変えることができる。
− 第1の層転移技術は“エッチバック”と呼ばれている。このエッチバックは、ドナーウエハを受け基板に対して結合した後、化学機械的な手段により単結晶Si支持基板およびSiGeバッファ層を除去することから成る。
(a)半導体材料から選択される材料から成る膜を前記マッチング層の前記上側層上に成長させるステップであって、前記膜が前記第1の格子定数と実質的に異なる名目格子定数を有する材料から成り、成長した前記膜が、その下側にある前記マッチング層の前記上側層の前記第1の格子定数を維持し、歪みを加えるのに十分に小さな厚みを有するステップと、
(b)前記マッチング層中に脆化領域を形成するステップと、
(c)前記膜上で前記ドナーウエハと受け基板とを結合させるステップと、
(d)前記ドナーウエハの一部を除去するステップであって、前記脆化領域のレベルで分離するためにエネルギを供給することを含み、前記ドナーウエハの一部が前記膜を含み、それにより、製造する構造を形成するステップと、
を含むことを特徴とする構造の製造方法を提案する。
− ステップ(d)の後、マッチング層の除去されなかった部分の表面上で、表面粗さを補正するためのプロセスを行なう;
− 前記ステップ(d)は、エネルギ供給後に残存する前記マッチング層を除去することを更に含む;
− 残存する前記マッチング層の部分の除去は、前記膜を構成する材料に対して残存する前記マッチング層を選択エッチングする少なくとも1つの工程を含む;
− 膜の材料と略同じ材料を前記膜上で成長させることを更に含む;
− 材料の成長によって肉厚化された前記膜は、
・標準臨界厚さよりも重要な厚さを有し、標準臨界厚さを越えると一般にこの材料の実質的な弾性歪みが止まり;また、
・ 実質的に弾性的な歪みが加えられる;
− 前記ステップ(a)の後、少なくとも1つの成長層を前記膜上に成長させるステップが更に行なわれ、これにより、前記膜は実質的に弾性的で歪んだ状態を維持する;
− 前記成長層が前記第1の格子定数とほぼ同じ名目格子定数を有する;
− 前記ステップ(a)と前記ステップ(c)との間で、前記膜の歪み状態を実質的に低下させない層を前記膜上に成長させるステップが更に行なわれ、これらの成長層は、前記第1の格子定数を有する層と前記第1の格子定数を有するように歪が加えられた層とがそれぞれ交互に配置されて成る多層構造を形成し、前記膜上に直接に形成される成長層は前記第1の格子定数を有する層である;
− 前記ステップ(a)と前記ステップ(c)との間で、前記受け基板と前記ドナーウエハとの間に少なくとも1つの結合層を形成するステップが更に行なわれ、前記結合層は、前記受け基板上および前記ドナーウエハの結合面上の少なくとも一方に形成される;
− 前記結合層がシリカから成る;
− 前記結合ステップ(c)が分子付着(ウエハボンディング)によって行なわれる。
− 前記結合は、結合を強化するために熱処理を伴う;
− 前記脆化領域は、前記ステップ(b)において、原子種を注入深さとほぼ同じ深さで前記マッチング層中に注入することにより形成される;
− 前記ステップ(a)の前に、前記膜の下側の層を多孔質化することにより前記ステップ(b)において前記脆化領域が形成される;
− 歪み材料から成る前記膜がシリコンによって形成され、前記マッチング層がシリコンゲルマニウムによって形成され、前記マッチング層は、ゲルマニウム濃度が厚さに伴って拡大するバッファ層と、歪み膜の下側で緩和する上側層とを備える;
− 前記ステップ(d)中のエネルギ供給後に除去されない前記マッチング層の一部は、前記マッチング層の前記上側緩和シリコンゲルマニウム層の少なくとも一部である;
− 前記成長層は、前記マッチング層の前記緩和上側層のゲルマニウム濃度と略同じゲルマニウム濃度を有する緩和シリコンゲルマニウムによって形成されている;
− 前記受け基板がシリコンによって形成されている;
− 前記ウエハがカーボンを含む少なくとも1つの層を備え、前記層中のカーボン濃度が実質的に50%以下である;
− 前記ウエハがカーボンを含む少なくとも1つの層を備え、前記層中のカーボン濃度が実質的に5%以下である。
− 先行する請求項のいずれか1項に記載の方法にしたがって製造される、基板上に半導体を形成した中間構造であって、所定厚の前記半導体が前記マッチング層の一部と前記膜とを含み、前記基板が前記受け基板である中間構造において、前記マッチング層の一部の自由表面は、分離後の脆化領域の表面の特徴を呈していることを特徴とする中間構造;
− 前記マッチング層の残存部分の材料とほぼ同じ半導体材料から成り、前記基板と前記膜との間に配置される層を更に備えることを特徴とする請求項8に記載の方法にしたがって製造される中間構造;
− 前記厚みの半導体が前記膜と前記膜上の多層構造とから成り、前記多層構造は、第1の格子定数を有する層と前記第1の格子定数を有するように歪が加えられた層とがそれぞれ交互に配置されて成り(前記膜に直接に隣接する成長層は第1の格子定数を有する層であり)、前記基板が前記受け基板であり、前記膜が前記多層構造上にあり、前記多層構造が前記基板上に形成されることを特徴とする構造;
− 絶縁体上に半導体を形成した構造であって、その半導体層は、厚さが標準臨界厚さより大きい場合であっても弾性的に歪みが加えられる膜を備え、標準臨界厚さを越えると一般に前記膜の材料の実質的な弾性的な歪みが治まることを特徴とする構造;
− 前記構造の所定厚の前記半導体の下側にある電気的絶縁材料から成る層を備え、これにより、前記構造は、絶縁体上に半導体を形成した構造になることを特徴とする、上記4つの構造のいずれかに記載の構造;
− 前記膜がシリコンから成ることを特徴とする、上記5つの構造のいずれかに記載の構造;
− 前記膜に隣接するSiGe層を備えることを特徴とする、上記に記載の構造。
2 格子定数マッチング層
3 膜
4 受け基板
6 成長層
10 ドナーウエハ
20 中間構造
Claims (28)
- ドナーウエハ(10)から得られる歪み半導体材料から成る薄い層を備える構造を製造する方法であって、前記ドナーウエハ(10)が格子定数マッチング層(2)を備え、前記格子定数マッチング層が上側層を備え、前記上側層が第1の格子定数を有する半導体材料から選択される材料から成る方法において、
(a)半導体材料から選択される材料から成る膜(3)を前記マッチング層(2)の前記上側層上に成長させるステップであって、前記膜(3)が前記第1の格子定数と実質的に異なる名目格子定数を有する材料から成り、成長した前記膜が、その下側にある前記マッチング層の前記上側層の前記第1の格子定数を維持し、歪みを加えるのに十分に小さな厚みを有するステップと、
(b)前記マッチング層(2)中に脆化領域を形成するステップと、
(c)前記膜(3)上で前記ドナーウエハ(10)と受け基板(4)とを結合させるステップと、
(d)前記ドナーウエハ(10)の一部を除去するステップであって、前記脆化領域のレベルで分離するためにエネルギを供給することを含み、前記ドナーウエハ(10)の一部が前記膜(3)を含み、それにより、製造する構造を形成するステップと、
を含むことを特徴とする構造の製造方法。 - 前記ステップ(d)の後、前記マッチング層の除去されなかった部分(5)の表面上で、表面粗さを補正するためのプロセスが行なわれることを特徴とする、先行する請求項に記載の構造の製造方法。
- 前記ステップ(d)は、前記エネルギ供給後に残存する前記マッチング層(2)を除去することを更に含むことを特徴とする、請求項1に記載の構造の製造方法。
- 残存する前記マッチング層の部分の除去は、前記膜(3)を構成する材料に対して残存する前記マッチング層(2)を選択エッチングする少なくとも1つの工程を含むことを特徴とする、先行する請求項に記載の構造の製造方法。
- ・前記ステップ(c)の前に、所定の温度から粘性を有するようになる材料から成る層を前記受け基板(4)の表面上に形成し
・前記ステップ(d)において残存する前記マッチング層(2)を除去した後、前記膜(3)の材料と略同じ材料を前記膜(3)上で成長させる、
ことを更に含むことを特徴とする、先行する請求項に記載の構造の製造方法。 - 材料の成長によって肉厚化された前記膜(3)は、
− 標準臨界厚さよりも大きな厚さを有し、標準臨界厚さを越えると一般にこの材料の実質的な弾性歪みが止まり、
− 実質的に弾性的な歪みが加えられる、
ことを特徴とする、請求項5に記載の構造の製造方法。 - 前記ステップ(a)の後、少なくとも1つの成長層(6)を前記膜(3)上に成長させるステップが更に行なわれ、これにより前記膜(3)は実質的に弾性的で歪んだ状態を維持することを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記成長層(6)が前記第1の格子定数とほぼ同じ名目格子定数を有することを特徴とする、先行する請求項に記載の構造の製造方法。
- 前記ステップ(a)と前記ステップ(c)との間で、前記膜(3)の歪み状態を実質的に低下させない層を前記膜(3)上に成長させるステップが更に行なわれ、これらの成長層は、前記第1の格子定数を有する層と前記第1の格子定数を有するように歪みが加えられた層とがそれぞれ交互に配置されて成る多層構造を形成し、前記膜(3)上に直接形成される成長層(6)は前記第1の格子定数を有する層であることを特徴とする、請求項1ないし8のいずれかに記載の構造の製造方法。
- 前記ステップ(a)と前記ステップ(c)との間で、前記受け基板(4)と前記ドナーウエハ(10)との間に少なくとも1つの結合層を形成するステップが更に行なわれ、前記結合層は、前記受け基板(4)上および前記ドナーウエハ(10)の結合面上の少なくとも一方に形成されることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記結合層がシリカから成ることを特徴とする、先行する請求項に記載の構造の製造方法。
- 前記結合ステップ(c)が分子付着(ウエハボンディング)によって行なわれることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記結合は、結合を強化するために熱処理を伴うことを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記脆化領域は、前記ステップ(b)において、原子種を注入深さとほぼ同じ深さで前記マッチング層(2)中に注入することにより形成されることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記ステップ(a)の前に、前記膜(3)の下側の層を多孔質化することにより前記ステップ(b)において前記脆化領域が形成されることを特徴とする、請求項1ないし13のいずれかに記載の構造の製造方法。
- 歪み材料から成る前記膜(3)がシリコンによって形成され、前記マッチング層(2)がシリコンゲルマニウムによって形成され、前記マッチング層(2)は、ゲルマニウム濃度が厚さに伴って拡大するバッファ層と、歪み膜(3)の下側で緩和される上側層とを備えることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記ステップ(d)中のエネルギ供給後に除去されない前記マッチング層の一部(5)は、前記マッチング層(2)の前記上側緩和シリコンゲルマニウム層の少なくとも一部であることを特徴とする、先行する請求項に記載の構造の製造方法。
- 前記成長層(6)は、前記マッチング層(2)の前記緩和上側層のゲルマニウム濃度と略同じゲルマニウム濃度を有する緩和シリコンゲルマニウムによって形成されることを特徴とする、請求項7ないし請求項9のうちのいずれかと組み合わされる、先行する2つの請求項のいずれかに記載の構造の製造方法。
- 前記受け基板(4)がシリコンによって形成されることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記ウエハ(10)がカーボンを含む少なくとも1つの層を備え、前記層中のカーボン濃度が実質的に50%以下であることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 前記ウエハ(10)がカーボンを含む少なくとも1つの層を備え、前記層中のカーボン濃度が実質的に5%以下であることを特徴とする、先行する請求項のいずれかに記載の構造の製造方法。
- 先行する請求項のいずれか1項に記載の方法にしたがって製造される、基板上に半導体を形成した中間構造(20)であって、所定厚の前記半導体が前記マッチング層の一部(5)と前記膜(3)とを含み、前記基板が前記受け基板(4)である中間構造において、前記マッチング層(5)の一部の自由表面は、分離後の脆化領域の表面の特徴を呈していることを特徴とする中間構造。
- 前記マッチング層の残存部分(5)の材料とほぼ同じ半導体材料から成り、前記基板と前記膜(3)との間に配置される層を更に備えることを特徴とする請求項8に記載の方法によって製造される、先行する請求項に記載の中間構造。
- 請求項9に記載の方法にしたがって製造される、基板上に半導体を形成した構造(20)であって、所定厚の前記半導体が前記膜(3)と前記膜(3)上の多層構造とから成り、前記多層構造は、第1の格子定数を有する層と前記第1の格子定数を有するように歪が加えられた層とがそれぞれ交互に配置されて成り(前記膜(3)に直接に隣接する成長層(6)は第1の格子定数を有する層であり)、前記基板が前記受け基板(4)であり、前記膜(3)が前記多層構造上にあり、前記多層構造が前記基板(4)上にあることを特徴とする構造(20)。
- 請求項6に記載の方法にしたがって製造される。絶縁体上に半導体を形成した構造であって、その半導体層は、その厚さが標準臨界厚さより大きい場合であっても弾性的に歪みが加えられる膜(3)を備え、標準臨界厚さを越えると一般に前記膜(3)の材料の実質的な弾性的な歪みが治まることを特徴とする構造。
- 前記構造の前記半導体の厚みの下側にある電気的絶縁材料から成る層を備えることにより、前記構造は、絶縁体上に半導体を形成した構造になることを特徴とする、先行する4つの請求項のいずれかに記載の構造(20)。
- 前記膜(3)がシリコンから成ることを特徴とする、先行する5つの請求項のいずれかに記載の構造。
- 前記膜(3)に隣接するSiGe層を備えることを特徴とする、先行する請求項に記載の構造。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019725A (ja) * | 2004-07-01 | 2006-01-19 | Internatl Business Mach Corp <Ibm> | 引張り歪みSiGeオン・インシュレータ(SGOI)上の歪みSiMOSFET |
JP2006237235A (ja) * | 2005-02-24 | 2006-09-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
FR2867310B1 (fr) * | 2004-03-05 | 2006-05-26 | Soitec Silicon On Insulator | Technique d'amelioration de la qualite d'une couche mince prelevee |
US7282449B2 (en) | 2004-03-05 | 2007-10-16 | S.O.I.Tec Silicon On Insulator Technologies | Thermal treatment of a semiconductor layer |
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FR2881877B1 (fr) * | 2005-02-04 | 2007-08-31 | Soitec Silicon On Insulator | Transistor a effet de champ multi-grille a canal multi-couche |
KR100714822B1 (ko) * | 2005-07-29 | 2007-05-04 | 한양대학교 산학협력단 | 에스오아이 웨이퍼의 제조 방법 |
FR2892733B1 (fr) | 2005-10-28 | 2008-02-01 | Soitec Silicon On Insulator | Relaxation de couches |
FR2883661B1 (fr) * | 2006-05-04 | 2008-04-25 | Soitec Silicon On Insulator | Transistor a effet de champ multi-grille a canal multi-couche |
WO2008149699A1 (en) * | 2007-06-01 | 2008-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor substrate and semiconductor device |
US8178419B2 (en) | 2008-02-05 | 2012-05-15 | Twin Creeks Technologies, Inc. | Method to texture a lamina surface within a photovoltaic cell |
CN103165512A (zh) * | 2011-12-14 | 2013-06-19 | 中国科学院上海微***与信息技术研究所 | 一种超薄绝缘体上半导体材料及其制备方法 |
US8916954B2 (en) | 2012-02-05 | 2014-12-23 | Gtat Corporation | Multi-layer metal support |
US8841161B2 (en) | 2012-02-05 | 2014-09-23 | GTAT.Corporation | Method for forming flexible solar cells |
US8785294B2 (en) | 2012-07-26 | 2014-07-22 | Gtat Corporation | Silicon carbide lamina |
US20140038329A1 (en) * | 2012-08-02 | 2014-02-06 | Gtat Corporation | Epitaxial growth on thin lamina |
US8946054B2 (en) | 2013-04-19 | 2015-02-03 | International Business Machines Corporation | Crack control for substrate separation |
CN108780734A (zh) * | 2016-01-20 | 2018-11-09 | 麻省理工学院 | 载体基板上器件的制造 |
FR3051595B1 (fr) * | 2016-05-17 | 2022-11-18 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant |
FR3051596B1 (fr) | 2016-05-17 | 2022-11-18 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant |
WO2019096828A1 (en) | 2017-11-15 | 2019-05-23 | Smith & Nephew Plc | Integrated sensor enabled wound monitoring and/or therapy dressings and systems |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10308503A (ja) * | 1997-04-30 | 1998-11-17 | Internatl Business Mach Corp <Ibm> | 絶縁体上にひずみ層を形成する方法 |
JP2000150905A (ja) * | 1998-09-04 | 2000-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2001217433A (ja) * | 2000-01-07 | 2001-08-10 | Samsung Electronics Co Ltd | 埋め込みシリコンゲルマニウム層をもつcmos集積回路素子及び基板とその製造方法 |
JP2005510039A (ja) * | 2001-03-31 | 2005-04-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪シリコン・オン・インシュレータ(soi)の形成方法および形成された該構造 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3942672B2 (ja) * | 1996-04-12 | 2007-07-11 | キヤノンアネルバ株式会社 | 基板処理方法および基板処理装置 |
US6323108B1 (en) * | 1999-07-27 | 2001-11-27 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication ultra-thin bonded semiconductor layers |
JP4226175B2 (ja) * | 1999-12-10 | 2009-02-18 | 富士通株式会社 | 半導体装置およびその製造方法 |
EP1252659A1 (en) * | 2000-01-20 | 2002-10-30 | Amberwave Systems Corporation | Strained-silicon metal oxide semiconductor field effect transistors |
EP1295319A2 (en) * | 2000-06-22 | 2003-03-26 | Massachusetts Institute Of Technology | Etch stop layer system for sige devices |
JP2004507084A (ja) * | 2000-08-16 | 2004-03-04 | マサチューセッツ インスティテュート オブ テクノロジー | グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス |
US6524935B1 (en) * | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
WO2002071493A2 (en) * | 2001-03-02 | 2002-09-12 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed cmos electronics and high speed analog |
-
2002
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10308503A (ja) * | 1997-04-30 | 1998-11-17 | Internatl Business Mach Corp <Ibm> | 絶縁体上にひずみ層を形成する方法 |
JP2000150905A (ja) * | 1998-09-04 | 2000-05-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2001217433A (ja) * | 2000-01-07 | 2001-08-10 | Samsung Electronics Co Ltd | 埋め込みシリコンゲルマニウム層をもつcmos集積回路素子及び基板とその製造方法 |
JP2005510039A (ja) * | 2001-03-31 | 2005-04-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪シリコン・オン・インシュレータ(soi)の形成方法および形成された該構造 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006019725A (ja) * | 2004-07-01 | 2006-01-19 | Internatl Business Mach Corp <Ibm> | 引張り歪みSiGeオン・インシュレータ(SGOI)上の歪みSiMOSFET |
JP2006237235A (ja) * | 2005-02-24 | 2006-09-07 | Shin Etsu Handotai Co Ltd | 半導体ウェーハの製造方法 |
JP4654710B2 (ja) * | 2005-02-24 | 2011-03-23 | 信越半導体株式会社 | 半導体ウェーハの製造方法 |
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