KR100796832B1 - 완충층을 포함하는 웨이퍼로부터 박층의 이송 - Google Patents

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Abstract

웨이퍼(10)로부터 얻어진 반도체 재료의 박층을 포함하는 구조물의 제조 방법으로서, 웨이퍼(10)는 제1 격자 파라미터를 갖는 반도체 재료의 상부층을 포함하는 격자 파라미터 매칭층(2), 제1 격자 파라미터와 실질적으로 상이한 공칭 격자 파라미터를 갖고 매칭층(2)에 의해 긴장되는 반도체 재료의 필름(3), 제1 격자 파라미터와 실질적으로 동일한 공칭 격자 파라미터를 갖는 완화된 층(4)을 포함하고, 상기 방법은 수취 기판(5)으로 완화된 층(4) 및 긴장된 필름(3)을 이동시키는 것을 포함한다.
구조물은 본 발명에 따른 공정 중의 하나에 따라 생산되었다.

Description

완충층을 포함하는 웨이퍼로부터 박층의 이송{TRANSFER OF A THIN LAYER FROM A WAFER COMPRISING A BUFFER LAYER}
본 발명은 SeOI(semiconductor-on-insulator) 구조물이라고도 불리는 세미컨덕터-온-인슐레이터 구조물과 같은 구조물을 형성하기 위해 웨이퍼로부터 수취 기판(receiving substrate)으로의 박층의 이송에 관한 것이다.
이러한 이송의 제1 목적은 활성층, 즉 전자 부품을 포함하거나 포함할 것인 층이 두께에 걸쳐 특히 균질이고, 특히 박형인 전자 구조물을 일반적으로 생산하는 것이다.
이송의 제2 목적은 완충층을 포함하는 웨이퍼로부터 수취 기판 상에 활성층을 이송함으로써 이들 구조물을 또한 생산하는 것일 수 있다.
이송의 제3 목적은 웨이퍼의 일부, 및 특히 완충층의 적어도 일부를 다른 이송을 위해 재사용할 가능성을 제공하는 것일 수도 있다.
용어 "완충층"은 이의 면 중 하나의 영역에서 제1 구조물의 것과 실질적으로 동일한 격자 파라미터 및 이의 다른 면의 영역에서 제2 구조물의 것과 실질적으로 동일한 격자 파라미터를 갖는, 상이한 격자 파라미터를 구비한 2개의 결정학적 구조물 사이의 중간의 층을 의미하는 것으로 이해된다.
따라서, 웨이퍼는 예를 들면 이들 2개의 재료 사이에 존재하는 격자 파라미터의 차이에도 불구하고, 그 위에 실리콘-게르마늄(또한 SiGe로 불림)의 완화된 층이 완충층에 의해 생산되는 단결정 실리콘(또한 Si로 불림) 웨이퍼를 포함할 수도 있다.
"완화된 층"은 X선 회절 또는 라만 분광법에 의해 측정될 때, 50%보다 상위의 결정학적 완화율을 갖는 반도체 재료의 층을 의미한다. 100% 완화율을 갖는 층은 층의 재료의 공칭(nominal) 격자 파라미터, 즉 균형 상태의 벌크 형태의 재료의 격자 파라미터와 실질적으로 동일한 격자 파라미터를 갖는다.
반대로, 용어 "긴장된 층"은 에피택시(epitaxy)와 같은 결정 성장시에 장력 또는 압축으로 결정학적 구조물이 긴장되고, 이 재료의 공칭 격자 파라미터와 실질적으로 상이한 하나 이상의 격자 파라미터를 요구하는 반도체 재료의 임의의 층을 의미한다.
따라서, 완충층은 이 SiGe 층이 상기 기판에 의해 긴장되는 일 없이 Si 기판 상에 SiGe 층을 성장시킬 수 있게 한다.
벌크 SiGe가 일반적으로 시장에서 이용가능하지 않다면, 표면 상에 완화된 SiGe 층을 갖기 위한 웨이퍼 내의 완충층의 사용이 벌크 SiGe 기판과 동일한 기능을 실행할 수 있는 구조물을 생산시킬 수 있게 한다.
Si 웨이퍼와 완화된 SiGe 층 사이에 삽입된 완충층은, 웨이퍼의 두께에 걸쳐 완화된 층을 향하여 점차적으로 증가하는 게르마늄의 양 관련 비율을 갖고서, 일반적으로 SiGe로 제조된다.
따라서, 이것은
-웨이퍼로부터 완화된 층을 향하여 게르마늄 함량을 점차적으로 증가시킬 수 있게 하고;
-격자 파라미터의 차이와 관련된 결점을 제한하여 이들이 파묻힐 수 있게 하고;
-완화된 SiGe 층의 것에 영향을 미치는 일 없이 이의 격자 파라미터를 개질하도록 필름을 긴장시키기 위해, 표면 상에 에피택셜하게 성장한 상이한 재료의 필름에 대하여 충분히 두꺼운 완화된 SiGe 층 안정성을 부여할 수 있게 한다.
이들 이유에도 불구하고, 완충층은 충분히 두꺼워야 하고, 일반적으로 1미크론보다 큰 값을 갖는다.
웨이퍼로부터 이러한 완충층 상에 에피택셜하게 성장한 완화된 재료의 층을 수취 기판 상에 이송하는 공정이 공지되어 있다.
이러한 공정은 예를 들면 L.J. Huang et al에 의한 IBM 문헌["SiGe-On-Insulator prepared by wafer bonding and layer transfer for high-performance field-effect transistors", Applied Physics Letters, 26/02/2001, Vol. 78, No. 9]에 및 문헌 WO 02/33746에 제안되고, 이들 문헌에서는 SGOI(실리콘-게르마늄-온-인슐레이터) 구조물이 연속적으로 단결정 Si 지지 기판, SiGe 완충층 및 완화된 SiGe 층을 포함하는 웨이퍼로부터 생산된다.
L.J. Huang et al.에 의한 문헌에 채용된 하나의 공정은 당업자에게 공지된 출원인의 스마트-컷
Figure 112005001314244-pct00001
(Smart-Cut
Figure 112005001314244-pct00002
) 공정을 실시하는 것으로 이루어지고, 이의 설 명은 산화된 수취 기판 상에 접착하여 SGOI 구조물을 생산함으로써 이를 이송하도록 완화된 SiGe 층을 제거하기 위해 웨이퍼 감소 기술을 취급하는 다수의 작업에서 발견될 수도 있다.
이 공정이 제공하는 이점에도 불구하고, 약간의 거친 영역이 이송된 층의 표면 상에 형성될 수도 있어, 이어서 표면 마감 단계가 실시되어야 한다.
이 마감 단계는 CMP(화학적-기계적 연마 또는 화학적-기계적 평탄화)에 의해 일반적으로 실시되고, 이것은 표면 결점(변형(strain)-경화된 영역과 같은)을 생성할 수도 있고, 불완전하게 두께를 수정하여, 불균일한 층 두께를 유지할 수도 있고, SiGe 층의 이송을 둔화시킬 수도 있어 이의 비용을 증가시킨다.
문헌 WO 02/33746에 나타난 공정은 CMP 연마 단계 이외에, 웨이퍼의 일부를 제거하기 위해 예비 랩핑, 연마 및 에칭 단계를 포함함으로써, 층 두께의 양호한 균일성을 확보하지도 못하면서 웨이퍼로부터의 제거의 전체 공정을 둔화시켜 더욱 더 이의 비용을 증가시킨다.
그러므로, 상기 이송의 제1 목적은 이 경우에 충분히 달성되지 않는다.
이것을 완화하고자 하기 위해, 문헌 US 5 882 987 및 US 6 323 108에는 연속적으로 단결정 Si 지지 기판, SiGe 층 및 산화된 수취 기판과 접착된 에피택셜하게 성장한 Si 층을 포함하는 웨이퍼로부터 SOI(실리콘-온-인슐레이터) 구조물을 생산하기 위한 전체 공정을 개시하고 있다.
스마트-컷
Figure 112005001314244-pct00003
기술이 채용되어, 수취 기판에 웨이퍼의 접착 후에, Si 지지 기판에서 웨이퍼의 일부를 분리시킨다.
연속적으로 Si 지지 기판의 일부, SiGe 층 및 에피택셜하게 성장한 Si 층으로 이루어지는 구조물이 제거되고, 전체 집합체는 산화된 수취 기판에 접착된다.
이어서, SiGe 층이 정지층을 형성하도록 에칭 용액으로 Si 지지 기판의 잔부를 우선 제거하기 위해 및 이어서, Si 층이 정지층을 형성하도록 에칭 용액으로 SiGe 층을 제거하기 위해, 2개의 연속적이고 선택적 에칭 작업이 구조물 상에 실시된다.
끝에 얻어진 구조물은 표면의 Si 층을 가진 SOI 구조물이다.
따라서, SeOI 구조물은 선택적 에칭 작업 이외에 마감 단계의 사용을 피하면서, 에피택셜하게 성장한 초기 층과 실질적으로 동일한, 두께에 걸쳐 박층의 균일한 반도체 층으로 얻어진다.
그렇지만, Si 웨이퍼와 에피택셜하게 성장한 Si 층 사이에 삽입된 SiGe 층은 상기 언급한 바와 같이, Si 웨이퍼와 잠재적 완화된 SiGe 층 사이의 완충층의 역할을 수행하는 것으로 주장하기에 불충분한 두께인 0.01 내지 0.2 미크론의 전형적인 두께를 갖는다.
그러므로 웨이퍼는 완충층을 포함하지 않는다.
그러므로 상기 이송의 제2 목적은 이 경우에 달성되지 않는다.
또한, 삽입된 SiGe 층의 두께의 크기(magnitude)의 정도를 고려하면, 후자의 구조적(긴장된, 완화된 또는 중간의) 상태는 확실하게 정의된 것처럼 보이지 않는다.
또, 이송의 다른 주된 목적은 문헌 US 6 323 108에 설명된 구조물의 생산에 서 보장되는 것처럼 보이지 않는, 실질적으로 완화된 SiGe 층과 같은, 실질적으로 제어된 구조적 상태의 1개 이상의 층을 포함하는 최종 구조물의 생산에 또한 관한 것이다.
문헌 WO 01/99169에 관하여, 이것은 Si 기판, SiGe 완충층, 완화된 SiGe 층 및 임의로 긴장된 Si 또는 SiGe 층으로 연속적으로 이루어지는 웨이퍼로부터 임의의 다른 긴장된 Si 또는 SiGe 층 상에 완화된 SiGe 층을 가진 최종 구조물을 생산하기 위한 공정을 제공한다.
이러한 구조물을 생산하기 위해 채용된 기술은 수취 기판에 웨이퍼를 접착한 후에, Si 기판 및 SiGe 완충층을 선택적으로 에칭함으로써, 유지하는 것이 바람직하지 않는 웨이퍼 재료의 제거를 포함한다.
이 기술이 두께에 걸쳐 균일한 특히 박층 두께를 달성할 수 있게 한다는 것은 발생하지만, 전반에서, 화학적 에칭에 의해 Si 기판 및 SiGe 완충층의 파괴를 수반한다.
그러므로, 이들 공정은 층의 추가의 이송을 위한 웨이퍼의 일부, 및 특히 완충층의 적어도 일부를 재이용할 가능성을 없게 한다.
그러므로, 문헌의 개시에서 언급된 이송의 제3 목적은 이 경우에 달성되지 않는다.
WO 02/15244 문헌에는 완화된 SiGe 층/긴장된 Si/SiGe 층/완충 SiGe 층/Si 기판 구조물을 포함하는, 이송하기 전에 제공된 소스 웨이퍼를 개시하고 있다.
이어서, 이송은 긴장된 Si 층 레벨에서 스마트-컷
Figure 112005001314244-pct00004
공정을 실시하는 것으로 이루어진다.
Si의 긴장된 층에 이온을 주입하는 것은 이러한 층의 두께 때문에 작업하는 것이 어려워질 수 있어, 이 주위의 SiGe 층 내측에 구조적 손상의 생성을 유발할 수 있다.
특히 이들 목적을 달성하기 위해, 본 발명은 제1 측면에 따라, 웨이퍼로부터 얻어진 반도체 재료의 박층을 포함하는 구조물을 생산하는 방법으로서, 상기 웨이퍼는 제1 격자 파라미터를 갖는 반도체 재료 중에서 선택된 재료의 상부층을 포함하는 격자 파라미터 매칭층을 포함하고,
(a) 매칭층의 상부층 상에 반도체 재료 중에서 선택된 재료의 필름을 성장시키는 단계로서, 필름이 제1 격자 파라미터와 실질적으로 상이한 공칭 격자 파라미터를 갖는 재료이고, 성장 필름이 아래의 매칭층의 상부층의 제1 격자 파라미터를 유지하여 긴장될 정도로 얇은 두께를 갖는 단계;
(b) 필름 상에 반도체 재료 중에서 선택된 재료의 완화된 층을 성장시키는 단계로서; 상기 층은 제1 격자 파라미터와 실질적으로 동일한 공칭 격자 파라미터를 갖는 단계;
(c) 웨이퍼의 일부를 제거하는 단계로서,
-매칭층 내에 취약화 영역을 형성하고;
-완화된 층을 포함하는 웨이퍼의 일부를 취약화 영역 레벨에서 분리하기 위해 에너지를 공급하여, 생산된 구조물을 형성하는 작업을 포함하는 단계를 포함하 는 것을 특징으로 하는 방법을 제공한다.
본 발명에 따른 방법의 추가의 특징은 다음과 같다:
-단계 (b) 후에, 수취 기판이 완화된 층 측 상의 웨이퍼에 접착되는 추가의 단계가 실시되고;
-이 경우에 있어서, 수취 기판이 실리콘으로 제조되고;
-이들 후자 2개의 경우 중의 어느 하나에 있어서, 접착 전에, 수취 기판과 웨이퍼 사이에 하나 이상의 접착층을 형성하는 단계가 또한 실시되고, 접착층이 수취 기판 상에 및/또는 웨이퍼의 접착면 상에 형성되고;
-후자의 경우에 있어서, 접착층이 실리카와 같은 전기적 절연재이고;
-취약화 영역이 주입 깊이와 실시적으로 동일한 깊이에서 매칭층 내로 종(species)의 주입에 의해 형성되고;
-단계 (b) 전에, 취약화 영역이 완화된 층 아래의 층의 다공성화(porosification)에 의해 형성되고;
-단계 (c)가 단계 (c)의 에너지 공급 작업 후에, 하나 이상의 선택적 에칭 작업을 포함하고;
-후자의 2개의 경우 중의 어느 하나에 있어서, 선택적 에칭 작업은 (에너지 공급에 의한 웨이퍼의 분리 후) 필름에 대하여 매칭층의 잔부의 에칭에 관한 것이고;
-필름 상에 반도체 재료의 성장을 더 포함하고, 반도체 재료가 필름(3)의 것과 실질적으로 동일하고;
-필름의 산화를 더 포함하고;
-어닐링 처리가 산화와 동시에 또는 산화에 이어서 실시되고, 상기 어닐링 처리가 접착 계면을 강화할 수 있다.
-후자의 경우에 있어서, 선택적 에칭 작업은 완화된 층에 대한 필름의 에칭에 관한 것이고;
-공정은 또한 단계 (c) 후에, 완화된 층 상에 층을 성장시키는 단계를 포함하고;
-이 경우에 있어서, 완화된 층 상의 성장층이 긴장된 재료로 제조되고;
-매칭층이 실리콘-게르마늄(두께에 걸쳐 증가하는 게르마늄 농도를 가진 완충층 및 필름 아래의 완화된 층을 포함하는 매칭층)으로 제조되고, 긴장된 재료의 필름이 실리콘으로 제조되고, 완화된 층이 실질적으로 완화된 실리콘-게르마늄(매칭층의 완화된 층의 게르마늄 농도와 실질적으로 동일한 게르마늄 농도를 갖는)으로 제조되고;
-후자의 2개의 경우에 있어서, 완화된 층 상에 생성된 성장층은 아래의 완화된 실리콘-게르마늄 층의 격자 파라미터를 실질적으로 유지하도록 긴장된 실리콘으로 제조되고;
-웨이퍼가 실질적으로 50% 이하의 층 중의 탄소 농도를 갖는 탄소를 더 함유하는 하나 이상의 층을 포함하고;
-웨이퍼가 실질적으로 5% 이하의 층 중의 탄소 농도를 갖는 탄소를 더 함유하는 하나 이상의 층을 포함한다.
제2 측면에 따르면, 본 발명은, 연속적으로 기판, 제1 격자 파라미터를 갖는 상부층을 포함하는 격자 파라미터 매칭층, 제1 격자 파라미터와 실질적으로 상이한 공칭 격자 파라미터를 갖는 긴장된 재료의 필름, 및 제1 격자 파라미터와 실질적으로 동일한 공칭 격자 파라미터를 갖는 실질적으로 완화된 재료로 이루어진 층을 포함하는, 본 발명에 따른 공정의 주입(implantation) 단계시에 얻어진 중간 구조물을 제공하고;
제3 측면에 따르면, 본 발명은 하기의 적용을 제공한다:
-SGOI, 긴장된 Si/SGOI, SiGe/긴장된 Si/SGOI, SiO2/SGOI의 "세미컨덕터 온 인슐레이터(semiconductor on insulator)" 구조물 중의 하나의 생산물;
-"세미컨덕터 온 인슐레이터" 구조물은 탄소를 함유하는 반도체 층을 포함한다.
본 발명의 추가의 측면, 목적 및 이점은 본 발명의 바람직한 공정의 실시의 하기 상세한 설명을 읽을 때 보다 명료하게 밝혀질 것이고, 이들은 비제한적인 예를 통하여 및 첨부된 도면을 참조하여 부여된다.
도 1은 본 발명에 따른 SiGe 박층을 포함하는 전자 구조물을 생산하는 방법의 다양한 단계를 도시한다.
본 발명에 따른 방법의 예는 하기에 설명될 것이고, 도 1(a)를 참조하여, 단 결정 실리콘 지지 기판(1) 및 SiGe 격자 파라미터 매칭층(2)의 제1 위치로 구성되는 웨이퍼(10)로부터 시작한다.
표현 "격자 파라미터 매칭층"은 어긋남 등의 상당한 수의 구조적 결점 없이, 완충층으로서 거동하고 표면 상에 실질적으로 완화된 재료의 층을 갖는 임의의 구조물을 의미한다.
따라서, 본원의 예에 있어서, 표면 상에 연속적으로 SiGe 완충층 및 완화된 SiGe 층으로 구성되는 SiGe 매칭층(2)을 선택하는 것이 유리할 것이다.
상기 설명한 이유에 의해, 완충층은 바람직하게는 지지 기판(1)과의 계면으로부터 균일하게 성장하는 게르마늄 농도를 갖는다. 이의 두께는 표면 상에 양호한 구조적 완화를 얻기 위해 일반적으로 1 내지 3 마이크로미터이다.
완화된 SiGe 층은 유리하게는 완충층의 표면 상에 에피택시에 의해 형성되어 있고, 이의 두께는 0.5 내지 1 미크론의 전형적인 두께로 경우에 따라 폭 넓게 변화할 수도 있다.
완화된 SiGe 층 내의 실리콘 중의 게르마늄 농도는 값의 면에서 제한되지 않지만, 다음의 단계 (도 1(b) 참조)시에 성장된 긴장된 Si 필름(3)을 얻기 위해 바람직하게는 15%보다 높고, 일반적으로 15% 내지 30%이지만, 30%보다 클 수도 있다.
이 30% 제한은 현재의 기술에서의 전형적인 제한을 나타내지만, 이것은 장래에 변화될 수도 있다.
도 1(b)를 참조하면, Si 필름(3)은 SiGe 매칭층(2) 상에서 성장한다.
제1 경우에 있어서, 필름(3)은 아래의 매칭층(2)의 형성과 연속하여 제자리 에서 바로 성장하고, 후자는 또한 이 경우에 유리하게는 층 성장에 의해 형성된다.
제2 경우에 있어서, 필름(3)은 아래의 매칭층(2)의 표면 상에 실시된, 예를 들면 CMP 연마에 의한 적당한 마감 단계 후에 성장한다.
Si 필름(3)은 유리하게는 CVD(화학 증착법) 및 MBE(분자선 에피택시) 기술과 같은 기술을 사용하여 에피택시에 의해 형성된다.
다음에 필름(3)의 실리콘은 이의 성장 기판의 것과 실질적으로 동일하게 하여 내부의 인장 변형을 도입하도록 매칭층(2)에 의해 이의 공칭 격자 파라미터를 증가시켜야 한다.
상당히 얇은 Si 필름(3)을 형성하는 것이 필요하다-이것은 너무 큰 필름 두께가 필름의 두께 내의 긴장을 실리콘의 공칭 격자 파라미터를 향하여 완화하고/하거나 결점을 필름(3) 중에 생성시키기 때문이다.
따라서, 필름(3)의 두께는 긴장의 임의의 완화를 피하기 위해 일반적으로 200옹스트롬 미만이다.
도 1(c)를 참조하면, 완화된 SiGe 층(4)은 유리하게는 에피택시에 의해(예를 들면 CVD 또는 MBE에 의해) 긴장된 Si 필름(3) 상에 성장한다.
이 완화된 SiGe 층은 제자리에서 아래의 필름(3)의 성장 직후나, 아래의 필름(3)의 표면에 실시된 CMP 연마 단계 등의 온화한 마감 단계 후에 생산된다.
이 층(4) 중의 Ge 농도는, 매칭층(2) 내에 이 레벨로 존재하고 긴장된 Si 필름(3)에 보존된 완화된 SiGe 층의 공칭 매칭 파라미터를 유지하기 위해, 매칭층(2)의 접착면 가까이에 존재하는 것과 실질적으로 동일하다.
이 완화된 SiGe 층(4)의 두께는 수십 내지 수백 나노미터이고, 바람직하게는 10 내지 100나노미터일 수도 있다.
도 1(d)를 참조하면, 수취 기판(5)은 유리하게는 완화된 SiGe 층(4)에 접착된다.
이 수취 기판(5)은 예를 들면 실리콘으로 제조되거나 다른 타입의 재료로 구성될 수도 있다.
수취 기판(5)은 완화된 층(4)과 친밀 접촉(intimate contact)시킴으로써, 유리하게는 상기 기판(5)과 층(4) 사이에 분자 부착(웨이퍼 접착)을 달성함으로써 접착된다.
변형뿐만 아니라 이 접착 기술은 Q.Y. Tong, U. Gosele 및 Wiley에 의한 "반도체 웨이퍼 접착"의 제목으로 (Science and Technology, Interscience Technology) 문헌에 특히 설명된다.
필요하다면, 접착은 접착되는 각각의 표면의 적당한 전처리 및/또는 열 에너지의 공급 및/또는 부가적인 접착층의 제공을 수반한다.
따라서, 예를 들면, 접착시에 실시된 열 처리는 접착을 강화시킨다.
접착은 또한 층(4)과 수취 기판(5) 사이에 삽입된 접착층에 의해 강화될 수도 있고, 이것은 적어도 층(4)과 수취 기판(5) 사이에 존재하는 것만큼 강한, 층(4) 및 수취 기판(5)의 접착면을 구성하는 재료 모두와 분자 결합을 생산시킬 수 있게 한다.
따라서, 실리콘옥사이드(또한 실리카 또는 SiO2로 불림)는 이러한 접착층을 생산하기 위해 선택될 수도 있는 재료이다. 실리카는 각각의 접착 표면 상에 열 산화 또는 SiO2 증착에 의해 완화된 층(4) 상에 및/또는 수취 기판(5) 상에 형성될 수도 있다.
유리하게는, 수취 기판(5)의 접착면을 구성하는 재료 및/또는 임의로 형성된 접착층의 재료는 최종적으로는 SeOI 구조물(20)을 생산하기 위하여 전기적 절연이고, SeOI 구조물의 반도체 층이 이송된 완화된 층(4)이다.
수취 기판(5)이 일단 접착되면, 웨이퍼(10)의 일부가 수취 기판(5) 상에 완화된 SiGe 층(4)을 이송하기 위해 제거되어 소망의 구조물(20)을 생산한다.
완화된 SiGe 층(4)에 대하여 매칭층(2) 측 상의 웨이퍼(10)의 실질상으로 모든 부분이 제거된다.
도 1(e) 및 도 1(f)를 참조하면, 이 재료 제거는 2 단계로 실시된다:
도 1(e)에 도시된 재료 제거의 제1 단계는 필름(3)에 대하여 매칭층(2) 측 상의 웨이퍼(10)의 전체 부분을 실질적으로 제거하는 것으로 이루어진다.
이를 위해, 제1 재료 제거 작업은 미리 약화되어 있는 매칭층(2)의 영역에서 도너 웨이퍼를 분리하는 것으로 이루어진다.
따라서, 2개의 공지된 비제한적인 기술이 이러한 작업을 실시할 수도 있다:
당업자에게 공지된(이의 설명이 웨이퍼 감소 기술을 취급하는 다수의 작업에서 발견될 수도 있다) 스마트-컷
Figure 112005001314244-pct00005
기술로 불리는 제1 기술은 취약화 영역에서 분 리시키기 위해, 원자 종(수소 이온과 같은)을 주입한 후, 취약화 영역을 형성하는 주입된 영역에 열 처리 및/또는 기계적 처리, 또는 다른 에너지의 공급을 가하는 것으로 이루어진다.
따라서, 매칭층(2)에 형성된 취약화 영역을 분리하는 것은 매칭층(2)의 잔존물, 긴장된 Si 필름(3), 완화된 SiGe 층(4), 임의의 접착층 및 수취 기판(5)을 포함하는 구조물을 얻기 위해 대부분의 웨이퍼(10)를 제거할 수 있게 한다.
제2 기술은 약화층에서 분리시키기 위해, 예를 들면 문헌 EP-A-0 849 788에 설명된 바와 같이 하나 이상의 다공질 층을 생성시킴으로써 약화 계면을 얻은 후 약화층에 기계적 처리, 또는 다른 에너지 공급을 가하는 것으로 이루어진다.
다공질 실리콘으로 제조된 이 약화층은 지지 기판(1) 내에, 지지 기판(1)과 매칭층(2) 사이에, 매칭층(2)(예를 들면 완충층과 완화된 층 사이에) 중에 또는 매칭층(2) 상에(즉 매칭층(2)과 긴장된 Si 필름(3) 사이에) 형성된다.
지지 기판(1) 내에 약화층을 형성하기 위해, 다공질층은 유리하게는 단결정 Si 웨이퍼 상에 형성된 후, 웨이퍼의 Si와 같은 실질적으로 동일 격자 파라미터를 갖는 비다공질 Si 층을 성장시키도록 제2 성장이 다공질층 상에 실시된다; 그러면 지지 기판(1)은 웨이퍼, 다공질층 및 비다공질 Si 층으로 이루어진다.
약화층에서의 분리는 웨이퍼(10)의 임의의 잔존물, 긴장된 Si 필름(3), 완화된 SiGe 층(4), 임의로 삽입된 접착층 및 수취 기판(5)을 포함하는 구조물을 얻기 위해 웨이퍼(10)의 적어도 일부를 제거할 수 있게 한다.
분리 후에 잔존하는 다공질 실리콘을 제거하기 위해 웨이퍼(10)의 처리는 유 리하게는 에칭 작업 또는 열 처리 등이 실시된다.
다공질층이 지지 기판(1) 내에 있다면, 다음에 랩핑, 화학적-기계적 연마 및/또는 선택적 화학적 에칭 작업이 유리하게는 지지 기판(1)의 잔부를 제거하기 위해 실시된다.
이들 2개의 비제한적인 기술은 일괄하여, 웨이퍼(10)의 실질적인 부분을 신속히 제거할 수 있게 한다.
그들은 또한 예를 들면 본 발명에 따른 공정과 같이, 다른 공정에서 웨이퍼(10)의 제거된 부분을 재사용할 수 있게 한다.
따라서, 제거된 부분이 지지 기판(1)이면, 지지 기판(1)의 표면이 연마된 후에, 매칭층(2), 필름(3) 및 완화된 층(4)을 재형성하는 작업이 상기와 같이 실시될 수도 있다.
예를 들면, 상기 2개의 기술 중 하나에 따라 웨이퍼(10)를 분리한 후에 제2 재료 제거 작업은 필요하다면, 매칭층(2)의 잔부를 제거하는 것으로 이루어진다.
이 작업은 선택적 화학적 에칭에 의해 실시될 수도 있어 긴장된 Si 필름(3)이 거의 또는 전혀 에칭되지 않아 에칭 정지층을 형성한다.
매칭층(2)의 잔부는 HF/H2O2/CH3COOH(대략 1/1000 선택도) 또는 HNA(히드로플루오르-니트르-아세트 용액)를 포함하는 용액과 같은, 긴장된 Si 필름(3)에 대하여 상당한 선택도를 갖는 에칭 용액을 사용하여 이 경우에 습식 에칭에 의해 에칭된다.
건식 에칭 작업은 재료를 제거하기 위해 플라즈마 에칭, 또는 스퍼터링에 의해 또한 실시될 수도 있다.
이 화학적 방법은 박층이 상당히 신속하게 제거되고, 웨이퍼를 분리한 후에 일반적으로 채용된 화학적-기계적 연마 마감 작업의 사용을 회피하는 주요한 이점을 갖는다.
그렇지만, 화학적 에칭 작업은 특히 더 두꺼운 층이 제거되는 경우에 있어서, 매칭층(2)의 잔부의 랩핑에 의한 기계적 또는 화학적-기계적 마모 및/또는 화학적-기계적 연마(CMP)에 의해 실시된다.
이들 기술은 본원에서 일례로서 제안되지만, 이들은 조금도 제한을 구성하는 것은 아니고, 본 발명은 본 발명에 따른 공정에 따라 웨이퍼(10)로부터 재료를 제거하기에 적합한 모든 타입의 기술을 망라한다.
본 발명의 제1 적용은 적어도 부분적으로 긴장된 Si/SGOI 구조물을 생산하기 위해, 필름(3)의 보존을 내포한다.
임의로, Si의 성장은 이를 두껍게 하기 위해 필름(3) 상에 실시한다.
성장 후에 얻어진 긴장된 층은 임계 두께 아래로 유지되어야 한다.
매칭층(2)의 잔부를 에칭하는 최종 단계는 필름(3)을 손상시키거나 박육화시킬 수도 있기 때문에, 필름(3)을 두껍게 하는 이점은 초기의 두께, 또는 보다 중요한 두께(여전히 임계 두께 아래)를 되찾는 것이다.
다음에 이 두꺼운 긴장된 Si 층은 활성층(따라서 이러한 재료가 나타내는 전자의 높은 이동성의 이점을 취한다)으로서 사용될 수 있다.
임의로, 이전의 선택시에 두껍게 되거나 그렇지 않은 필름(3)의 긴장된 Si은 적어도 산화된다.
이 산화 단계의 제1 관심은 이로부터 Ge 확산을 피하면서 SiGe의 하층을 캡슐화하는 것이다.
부가적인 어닐링 단계가 접착 계면에서 접착을 강화하기 위해 실시된다면 제2 관심이 발견된다.
예를 들면 필름(3) 품질의 향상과 같은 다른 이점이 발견될 수도 있다.
사실 경계 어닐링(bounding annealing) 단계는 예를 들면 핀홀과 같은 구조 중의 일부 부족을 생성시킬 수 있는 온도의 범위 내에서 일반적으로 실시된다. WO 99/52 145에서 설명된 바와 같이, 반도체 층 상의 SiO2 층의 존재는 어닐링시에 대부분의 문제를 피한다.
산화하는 재료로서 필름(3)의 Si를 사용하는 것은 더욱 더 현명하고, Si는 SiGe 재료보다 산화하기 쉽다.
본 발명의 제2 적용은 도 1(f)에 도시되는 바와 같이 화학적 방식에 의해 필름(3)의 제거를 내포한다.
이를 위해, 문헌 WO 99/53539의 페이지 9에 설명된 바와 같이, KOH(수산화칼륨), NH4OH(수산화암모늄), TMAH(수산화테트라메틸암모늄), EDP(에틸렌디아민/피로카테콜/피라진) 또는 HNO3 중의 하나 이상의 화합물을 포함하는 용액, 또는 HNO3, HNO2H2O2, HF, H2SO4, H2SO2, CH3COOH, H2O2 및 H2O와 같은 작용제와 조합하는 검토 중 의 용액과 같은, 완화된 SiGe 층(4) 대하여 고 선택도를 나타내는 에칭 용액을 채용하는 선택적 에칭을 사용하는 것이 바람직하다.
이 제2 단계는 완화된 SiGe 층(4)의 양호한 표면 품질 및 양호한 두께 균일성을 유지시킬 수 있게 한다.
따라서, 이의 성장(도 1(c) 참조)시에 얻어진 것과 실질적으로 동일한 층 품질이 유지된다.
이것은 이송된 층(4)에 CMP 마감 단계에 의해 생성되는 것과 같은 외부의 기계적 응력이 반드시 가해지지 않아서, 이러한 응력과 관련된 결점의 출현을 피하기 때문이다.
그렇지만, 어떤 특정 경우에 있어서, 온화한 연마가 임의의 약간의 표면 거칠기를 제거하기 위해 실시된다.
따라서, 최종 완화된 SiGe-온-기판(substrate) 구조물이 얻어지고, 완화된 SiGe 층(4)의 아래의 재료가 전기적 절연체이라면 특히 완화된 SiGe-온-인슐레이터 구조물(또한 SGOI 구조물로 불림)이 얻어진다.
이 구조물의 한 특정 적용에 있어서, 임의의 에피택시가 다른 SiGe 층의 에피택시 또는 긴장된 Si 층의 에피택시와 같이, 완화된 SiGe 층 상에 실시될 수도 있다.
후자의 경우에 있어서, Si/SGOI 최종 구조물이 얻어지고, Si 층이 긴장된다.
최종 구조물을 완성할 때, 마감 단계가 수취 기판(5)과의 접착 계면을 더 강화하기 위해, 예를 들면 열 처리와 같은 마감 처리 등이 임의로 실시될 수도 있다.
본 발명은 SiGe 격자 파라미터 매칭층(2)에 제한되는 것은 아니고, 에피택셜하게 과성장한 필름(3)의 재료를 긴장시킬 수 있는 다른 재료 또는 다른 타입의 III-V형 재료로부터 매칭층(2)의 형성에까지 또한 연장한다.
본 발명은 긴장된 Si의 필름(3)에 제한되는 것은 아니고, 아래의 매칭층(2)에 의해 긴장될 수 있는 다른 재료 또는 다른 타입의 III-V 재료로부터 필름(3)의 형성에까지 또한 연장한다.
최종적으로, 본 발명은 완화된 SiGe 층(4)을 이송하는 것에 관한 것 뿐만 아니라, 일반적으로 본 발명의 공정에 따라 이송될 수 있는 임의의 타입의 반도체의 층을 이송하는 것에 관한 것이다.
반도체 층에 있어서, 문제의 층 중에 실질적으로 50% 이하의 탄소 농도 또는 보다 특히 5% 이하의 농도를 가진 탄소와 같은 다른 구성 요소가 여기에 추가될 수도 있다.

Claims (24)

  1. 웨이퍼(10)로부터 얻어진 반도체 재료의 박층을 포함하는 구조물의 제조 방법으로서, 상기 웨이퍼(10)는 제1 격자 파라미터를 갖는 반도체 재료 중에서 선택된 재료의 상부층을 포함하는 격자 파라미터 매칭층(2)을 포함하고,
    (a) 매칭층(2)의 상부층 상에 반도체 재료 중에서 선택된 재료의 필름(3)을 성장시키는 단계로서, 상기 필름(3)은 제1 격자 파라미터와 상이한 공칭 격자 파라미터를 갖는 재료이고, 상기 성장 필름(3)은 아래의 매칭층(2)의 상부층의 제1 격자 파라미터를 유지하여 스트레인될 정도로 얇은 두께를 갖는 단계;
    (b) 필름(3) 상에 릴랙스된 층(4)을 성장시키는 단계로서, 상기 릴랙스된 층(4)은 제1 격자 파라미터와 동일한 공칭 격자 파라미터를 갖는 반도체 재료 중에서 선택된 재료인 단계;
    (c) 웨이퍼(10)의 일부를 제거하는 단계로서,
    -매칭층(2) 내에 취약화 영역을 형성하고;
    -릴랙스된 층(4)을 포함하는 웨이퍼(10)의 일부를 취약화 영역 레벨에서 분리하기 위해 에너지를 공급하여, 생산하는 구조물을 형성하는 작업을 포함하는 단계를 포함하는 것을 특징으로 하는 구조물의 제조 방법.
  2. 제1항에 있어서, 단계 (b) 후에, 수취 기판(5)이 릴랙스된 층(4) 측 상의 웨이퍼(10)에 접착되는 추가의 단계가 실시되는 것을 특징으로 하는 구조물의 제조 방법.
  3. 제2항에 있어서, 수취 기판(5)이 실리콘으로 제조되는 것을 특징으로 하는 구조물의 제조 방법.
  4. 제2항에 있어서, 접착 전에, 수취 기판과 웨이퍼(10) 사이에 하나 이상의 접착층을 형성하는 단계가 더 실시되고, 상기 접착층은 수취 기판(5) 상에 및/또는 웨이퍼(10)의 접착면 상에 형성되는 것을 특징으로 하는 구조물의 제조 방법.
  5. 제4항에 있어서, 상기 접착층이 전기적 절연재인 것을 특징으로 하는 구조물의 제조 방법.
  6. 제5항에 있어서, 상기 접착층이 실리카로 제조되는 것을 특징으로 하는 구조물의 제조 방법.
  7. 제6항에 있어서, 상기 접착층이 열 산화에 의해 형성되는 것을 특징으로 하는 구조물의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 취약화 영역은 매칭층(2) 내에 종(species)을 주입함으로써 주입 깊이와 동일한 깊이로 형성되는 것을 특징으로 하는 구조물의 제조 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 단계 (b) 전에, 릴랙스된 층(4) 아래의 층을 다공성화(porosification)함으로써 취약화 영역이 형성되는 것을 특징으로 하는 구조물의 제조 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서, 단계 (c)는, 단계 (c)의 에너지 공급 작업 후에, 하나 이상의 선택적 에칭 작업을 포함하는 것을 특징으로 하는 구조물의 제조 방법.
  11. 제10항에 있어서, 선택적 에칭 작업은 (에너지 공급에 의한 웨이퍼(10)의 분리 후) 필름(3)에 대해 매칭층(2)의 잔부의 에칭에 관한 것임을 특징으로 하는 구조물의 제조 방법.
  12. 제11항에 있어서, 결정 성장(crystal growth)에 의해 필름(3)을 두껍게 하는 단계를 더 포함하는 것을 특징으로 하는 구조물의 제조 방법.
  13. 제11항에 있어서, 필름(3)의 산화를 더 포함하는 것을 특징으로 하는 구조물의 제조 방법.
  14. 제13항에 있어서, 어닐링 처리가 산화와 동시에 또는 산화에 이어서 실시되고, 상기 어닐링 처리가 접착 계면을 강화할 수 있는 것을 특징으로 하는 구조물의 제조 방법.
  15. 제10항에 있어서, 선택적 에칭 작업이 릴랙스된 층(4)에 대하여 필름(3)의 에칭에 관한 것임을 특징으로 하는 구조물의 제조 방법.
  16. 제1항 내지 제7항 중 어느 한 항에 있어서, 단계 (c) 후에, 릴랙스된 층(4) 상에 층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 구조물의 제조 방법.
  17. 제16항에 있어서, 릴랙스된 층(4) 상의 성장층이 스트레인된 재료로 제조되는 것을 특징으로 하는 구조물의 제조 방법.
  18. 제1항 내지 제7항 중 어느 한 항에 있어서,
    -매칭층(2)이 실리콘-게르마늄으로 제조되고, 매칭층(2)은 두께에 걸쳐 증가하는 게르마늄 농도를 갖는 완충층 및 필름(3) 아래의 릴랙스된 층을 포함하고;
    -스트레인된 재료의 필름(3)이 실리콘으로 제조되고;
    -릴랙스된 층(4)이 매칭층(2)의 릴랙스된 층의 게르마늄 농도와 동일한 게르마늄 농도를 갖는 릴랙스된 실리콘-게르마늄으로 제조되는 것을 특징으로 하는 구조물의 제조 방법.
  19. 제18항에 있어서, 단계(c) 후에, 릴랙스된 층 상에 층을 성장시키는 단계를 더 포함하고, 이 성장층은 아래에 있는 릴랙스된 층(4)의 격자 파라미터를 유지하도록 스트레인된 실리콘으로 제조되는 것을 특징으로 하는 구조물의 제조 방법.
  20. 제1항 내지 제7항 중 어느 한 항에 있어서, 웨이퍼(10)가 탄소를 더 함유하는 하나 이상의 층을 포함하고 상기 층의 탄소 농도는 50% 이하인 것을 특징으로 하는 구조물의 제조 방법.
  21. 제1항 내지 제7항 중 어느 한 항에 있어서, 웨이퍼(10)가 탄소를 더 함유하는 하나 이상의 층을 포함하고 상기 층의 탄소 농도는 5% 이하인 것을 특징으로 하는 구조물의 제조 방법.
  22. 제2항 내지 제7항 중 어느 한 항 기재의 방법의 단계 (c)의 실행 직후에 얻어진 중간 구조물로서, 연속적으로 기판(5), 제1 격자 파라미터를 갖는 제1 층, 스트레인된 재료의 필름(3), 및 제1 격자 파라미터와 동일한 공칭 격자 파라미터를 갖는 릴랙스된 재료로 제조된 상부층을 포함하고, 상기 상부층의 자유 표면이 후분리 취약화 영역 표면의 특징을 나타내는 것을 특징으로 하는 중간 구조물.
  23. SGOI; 스트레인된 Si/SGOI, SiGe/스트레인된 Si/SGOI; SiO2/SGOI의 "세미컨덕터 온 인슐레이터(semiconductor on insulator)" 구조물 중의 하나의 생산물을 제1항 내지 제7항 중 어느 한 항에 기재된 방법으로 제조하는 방법.
  24. 제23항에 있어서, "세미컨덕터 온 인슐레이터" 구조물은 탄소를 함유하는 반도체 층을 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7510949B2 (en) 2002-07-09 2009-03-31 S.O.I.Tec Silicon On Insulator Technologies Methods for producing a multilayer semiconductor structure
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
KR100931421B1 (ko) * 2002-08-26 2009-12-11 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 버퍼층을 포함하는 웨이퍼를 그것으로부터 박막층을 분리한 후에 재활용하는 방법
CN100557785C (zh) * 2002-08-26 2009-11-04 S.O.I.Tec绝缘体上硅技术公司 具有缓冲结构的晶片的再循环
US6730576B1 (en) * 2002-12-31 2004-05-04 Advanced Micro Devices, Inc. Method of forming a thick strained silicon layer and semiconductor structures incorporating a thick strained silicon layer
FR2861497B1 (fr) * 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2867310B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
US7282449B2 (en) 2004-03-05 2007-10-16 S.O.I.Tec Silicon On Insulator Technologies Thermal treatment of a semiconductor layer
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
US8227319B2 (en) * 2004-03-10 2012-07-24 Agere Systems Inc. Bipolar junction transistor having a high germanium concentration in a silicon-germanium layer and a method for forming the bipolar junction transistor
FR2868202B1 (fr) * 2004-03-25 2006-05-26 Commissariat Energie Atomique Procede de preparation d'une couche de dioxyde de silicium par oxydation a haute temperature sur un substrat presentant au moins en surface du germanium ou un alliage sicicium- germanium.
US7495266B2 (en) * 2004-06-16 2009-02-24 Massachusetts Institute Of Technology Strained silicon-on-silicon by wafer bonding and layer transfer
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
EP1801854B1 (en) * 2004-09-24 2015-06-24 Shin-Etsu Handotai Co., Ltd. Method for manufacturing semiconductor wafer
JP4617820B2 (ja) * 2004-10-20 2011-01-26 信越半導体株式会社 半導体ウェーハの製造方法
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
JP2006140187A (ja) * 2004-11-10 2006-06-01 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
FR2880988B1 (fr) * 2005-01-19 2007-03-30 Soitec Silicon On Insulator TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE
FR2886053B1 (fr) 2005-05-19 2007-08-10 Soitec Silicon On Insulator Procede de gravure chimique uniforme
FR2886052B1 (fr) 2005-05-19 2007-11-23 Soitec Silicon On Insulator Traitement de surface apres gravure selective
FR2888400B1 (fr) 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
KR100707654B1 (ko) 2005-07-26 2007-04-13 동부일렉트로닉스 주식회사 반도체 장치의 소자 분리 구조 및 그 형성방법
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2892733B1 (fr) 2005-10-28 2008-02-01 Soitec Silicon On Insulator Relaxation de couches
WO2007053686A2 (en) 2005-11-01 2007-05-10 Massachusetts Institute Of Technology Monolithically integrated semiconductor materials and devices
US8063397B2 (en) 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
FR2912550A1 (fr) * 2007-02-14 2008-08-15 Soitec Silicon On Insulator Procede de fabrication d'une structure ssoi.
EP2143135A1 (en) 2007-05-03 2010-01-13 S.O.I.T.E.C. Silicon on Insulator Technologies Improved process for preparing cleaned surfaces of strained silicon
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8492234B2 (en) 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8415253B2 (en) * 2011-03-30 2013-04-09 International Business Machinees Corporation Low-temperature in-situ removal of oxide from a silicon surface during CMOS epitaxial processing
FR2978605B1 (fr) 2011-07-28 2015-10-16 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support
CN104517883B (zh) * 2013-09-26 2017-08-15 中国科学院上海微***与信息技术研究所 一种利用离子注入技术制备绝缘体上半导体材料的方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
US20190181218A1 (en) * 2017-12-08 2019-06-13 Qualcomm Incorporated Semiconductor device with high charge carrier mobility materials on porous silicon

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6059895A (en) 1997-04-30 2000-05-09 International Business Machines Corporation Strained Si/SiGe layers on insulator
WO2002015244A2 (en) 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
WO1996015550A1 (en) * 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
CA2225131C (en) 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
WO1999053539A1 (en) 1998-04-10 1999-10-21 Massachusetts Institute Of Technology Silicon-germanium etch stop layer system
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3884203B2 (ja) * 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
EP1212787B1 (en) * 1999-08-10 2014-10-08 Silicon Genesis Corporation A cleaving process to fabricate multilayered substrates using low implantation doses
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
KR100429869B1 (ko) * 2000-01-07 2004-05-03 삼성전자주식회사 매몰 실리콘 저머늄층을 갖는 ｃｍｏｓ 집적회로 소자 및기판과 그의 제조방법
JP2001284558A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 積層半導体基板及びその製造方法並びに半導体装置
WO2001099169A2 (en) 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
JP3998408B2 (ja) * 2000-09-29 2007-10-24 株式会社東芝 半導体装置及びその製造方法
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6059895A (en) 1997-04-30 2000-05-09 International Business Machines Corporation Strained Si/SiGe layers on insulator
WO2002015244A2 (en) 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth

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