JP2000068484A - 不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法並びに不揮発 性半導体記憶装置を内蔵したマイクロコンピュータ及び その製造方法

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JP2000068484A
JP2000068484A JP10232421A JP23242198A JP2000068484A JP 2000068484 A JP2000068484 A JP 2000068484A JP 10232421 A JP10232421 A JP 10232421A JP 23242198 A JP23242198 A JP 23242198A JP 2000068484 A JP2000068484 A JP 2000068484A
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poly
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Abstract

(57)【要約】 【課題】 製造プロセスが簡易であるとともに高集積化
に適した不揮発性半導体記憶装置及びその製造方法を提
供する。 【解決手段】 メモリセル領域における半導体基板上
に、トンネル酸化膜１２０、第１のポリシリコン層１６
４、ポリ−ポリ間絶縁膜１３２及び第２のポリシリコン
層１６６を形成する。その後、２つのフォトレジスト１
６８−Ｓ及び１６８−Ｍをマスクとしてこれら膜をパタ
ーニングし、フォトレジスト１６８−Ｓに基づき形成さ
れたこれら膜の積層体を選択トランジスタＳのゲート電
極とし、フォトレジスト１６８−Ｍに基づき形成された
これら膜の積層体をメモリトランジスタＭのゲート電極
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法並びに不揮発性半導体記憶装置
を内蔵したマイクロコンピュータ及びその製造方法に関
し、特にマイクロコンピュータの製造プロセスとの相性
に優れた不揮発性半導体記憶装置及びその製造方法等に
関する。
【０００２】
【従来の技術】近年、不揮発性メモリでありながら高集
積化（大容量化）に好適な半導体メモリとして、フラッ
シュメモリが非常に注目されている。フラッシュメモリ
のメモリセルは、基本的に、浮遊ゲートを有するメモリ
セルトランジスタ１個からなり、この浮遊ゲートに電荷
を蓄積させることによってメモリセルトランジスタのし
きい値を変化させ、これにより情報を不揮発的に記憶す
る。このように、フラッシュメモリでは、メモリセルが
基本的に１つのメモリセルトランジスタのみからなるの
で、一つのメモリセルが占有する面積が小さく、これが
高集積化に適する最大の理由となっている。
【０００３】しかし、フラッシュメモリは、１つのトラ
ンジスタによってメモリセルトランジスタを構成してい
ることから、メモリセルトランジスタのしきい値調整を
高精度に行う必要がある。すなわち、フラッシュメモリ
では、各メモリセルに選択トランジスタが備えられてお
らず、個々のメモリセルは自身が選択されているか否か
を自己のしきい値電圧によって判断する必要があるの
で、単に記憶すべき情報に応じて「高しきい値」か「低
しきい値」かに設定するだけでは足りない。例えば、メ
モリセルに一方の論理レベルを格納する（データを書込
む）場合には、そのメモリセルトランジスタのしきい値
電圧を選択時のゲート電圧以上の電圧に設定し、メモリ
セルに他方の論理レベルを格納する（データを消去す
る）場合には、そのメモリセルトランジスタのしきい値
電圧を選択時のゲート電圧以下の電圧であって且つ非選
択時のゲート電圧以上に設定する必要がある。
【０００４】このため、データの書込みに際しては高精
度のしきい値調整は必要ないものの、データを消去する
際にはメモリセルトランジスタのしきい値電圧を上記範
囲に収束させるべく高精度に制御する必要が生じる。仮
に、データ消去時のしきい値電圧が過剰に低くなり、非
選択時のゲート電圧以下となってしまうと、選択時にお
いても非選択時においても、メモリセルトランジスタは
常に導通状態となり、読み出しが不能となってしまう、
いわゆる「過消去」が生じる。しかも、フラッシュメモ
リはブロック単位での一括消去を特徴としているが、各
ブロックに含まれる多数のメモリセルはその消去特性が
一様でないため、一括して消去される多数のメモリセル
の消去時しきい値電圧を上記範囲に収束させることには
多くの困難が伴う。
【０００５】この過消去の問題を防止するために種々の
方法が提案されているが、その一つに、スプリットゲー
ト型トランジスタを使用する方法がある。スプリットゲ
ート型トランジスタは、いわば選択トランジスタをメモ
リセルトランジスタと一体化させたメモリセル構造であ
り、このようなメモリセル構造を用いることによりメモ
リトランジスタがたとえ過消去状態となっても、非選択
時には選択トランジスタが確実にメモリセルの非導通状
態を確保する。これにより、消去時におけるメモリトラ
ンジスタのしきい値電圧を上記範囲に収束させる必要が
なくなり、消去動作が容易となる。
【０００６】
【発明が解決しようとする課題】しかし、スプリットゲ
ート型のメモリセルは、その製造工程が複雑であるとい
う問題がある。特に、マイクロコンピュータ等の製造プ
ロセスとは大幅に異なった製造プロセスを必要とするこ
とから、マイクロコンピュータ等と同一半導体基板上に
集積する場合、プロセス上の困難を伴うという問題が生
じていた。
【０００７】これに対し、特開平７−２９７３０４号公
報には、メモリセルをスプリットゲート型のトランジス
タとするのではなく、分離トランジスタ及びメモリトラ
ンジスタの２つのトランジスタによって構成することに
より製造プロセスを容易化する技術が記載されている。
しかし、この技術では一つのメモリセルが占有する面積
が大幅に増大してしまう。この様子を図２６乃至図３０
を用いて説明する。
【０００８】図２６乃至図３０は、特開平７−２９７３
０４号公報に記載された技術による不揮発性半導体記憶
装置の製造工程を示す工程図である。
【０００９】まず、図２６に示すように、半導体基板１
０上にトンネル酸化膜１２及び第１のポリシリコン層１
４を形成し、フォトレジスト１６を形成する。次に、図
２７に示すように、フォトレジスト１６をマスクとして
第１のポリシリコン層１４を選択的にプラズマエッチン
グすることにより、選択トランジスタＳのゲート電極２
０とメモリトランジスタＭの浮遊ゲート電極２２とを同
時に形成する。次に、フォトレジスト１６及びゲート電
極２０、２２をマスクとしてイオン注入を行い、選択ト
ランジスタＳのソース拡散層１８、メモリトランジスタ
Ｍのソース拡散層であり且つ選択トランジスタＳのドレ
イン拡散層である拡散層２４、及びメモリトランジスタ
Ｍのドレイン拡散層２６を自己整合的に形成する。
【００１０】次に、図２８に示すように、フォトレジス
ト１６を剥離した後、ポリ−ポリ間絶縁膜（ＯＮＯ膜）
２８を形成し、その上に第２のポリシリコン層３０を形
成する。次に、図示しないフォトレジストを形成し、こ
れをマスクとしたプラズマエッチングを行うことによ
り、図２９に示すようにメモリトランジスタＭの浮遊ゲ
ート電極２２上に第２のポリシリコン層を残し、メモリ
トランジスタＭのコントロールゲート電極３２を形成す
る。そして、メモリトランジスタＭのドレイン拡散層に
ドレインコンタクト３６を形成する。尚、図２９では、
ドレインコンタクト３６は便宜上、その一壁面のみを示
している。
【００１１】図３０は、このように作成されたメモリセ
ルの平面図であり、そのＡ−Ａ’断面図が図２９であ
る。
【００１２】この方法によれば、メモリセルの製造プロ
セスは比較的簡易となるが、メモリトランジスタＭと選
択トランジスタＳとの間隔は、メモリトランジスタＭの
浮遊ゲート電極２２及び選択トランジスタＳのゲート電
極２０のパターニング工程（図２７）と、メモリトラン
ジスタＭのコントロールゲート電極３２のパターニング
工程（図２９）とのために大きな間隔を必要としてしま
う。すなわち、第２のポリシリコン層３０の膜厚が０．
１５μｍであるとすると、第２のポリシリコン層３０の
エッジとなるべき部分がパターニング時において平坦で
なくてはならないことを考慮すれば、両トランジスタの
ゲート間隔は約０．６μｍ必要となり、目ずれ等のマー
ジン（片側約０．１μｍ）を加えると、約０．８μｍも
の間隔が必要となる。同様に、メモリトランジスタの浮
遊ゲート電極２２とドレインコンタクト３６との間にも
大きな間隔が必要となってしまう。このため、高集積化
に適さず、マイクロコンピュータとの混載を行う場合に
おいても、最新のＣＭＯＳロジックプロセスで用いられ
る微細加工技術を有効に生かすことができない。
【００１３】しかも、選択トランジスタＳのゲート電極
側面では、第２のポリシリコン層のパターニング残り３
４が生じる恐れがある。この残り３４がコントロールゲ
ート電極３２と短絡している場合には、メモリセルの消
去時において、選択トランジスタＳのゲート電極２０と
残り３４との間において局部的に大きな電位差が生じ、
ポリ−ポリ間絶縁膜２８を破壊するおそれがある。短絡
が回避された場合であっても、製造プロセス中に残り３
４が剥がれて、汚染を引き起こす可能性がある。
【００１４】したがって、本発明の目的は、製造プロセ
スが簡易であるとともに高集積化に適した不揮発性半導
体記憶装置及びその製造方法を提供することである。
【００１５】本発明の他の目的は、製造プロセスが簡易
であるとともに高集積化に適し、且つメモリトランジス
タが過消去された場合にあっても、非選択時において非
導通状態が確保される不揮発性半導体記憶装置及びその
製造方法を提供することである。
【００１６】本発明のさらに他の目的は、製造プロセス
が簡易であるとともに高集積化に適した不揮発性半導体
記憶装置内蔵のマイクロコンピュータ及びその製造方法
を提供することである。
【００１７】本発明のさらに他の目的は、マイクロコン
ピュータの製造プロセスとの相性に優れた不揮発性半導
体記憶装置を内蔵するマイクロコンピュータ及びその製
造方法を提供することである。
【００１８】
【課題を解決するための手段】本発明によれば、半導体
基板に形成された第１、第２及び第３の不純物拡散領域
と、前記第１及び第２の不純物拡散領域間の前記半導体
基板上に形成された第１のゲート絶縁膜と、前記第２及
び第３の不純物拡散領域間の前記半導体基板上に形成さ
れた第２のゲート絶縁膜と、前記第１のゲート絶縁膜上
に形成された浮遊ゲート電極と、前記第２のゲート絶縁
膜上に形成された選択ゲート電極と、前記浮遊ゲート電
極上に形成された第３のゲート絶縁膜と、前記選択ゲー
ト電極上に形成された第４のゲート絶縁膜と、前記第３
のゲート絶縁膜上に形成されたコントロールゲート電極
と、前記第４のゲート絶縁膜上に形成された付加ゲート
電極とを備える不揮発性半導体記憶装置が提供される。
【００１９】また、本発明によれば、浮遊ゲート電極が
一方向へ断続的に延在する浮遊ゲート電極パターンと、
前記浮遊ゲート電極パターン上に形成された第１のポリ
−ポリ間絶縁膜が前記一方向へ連続的に延在する第１の
ポリ−ポリ間絶縁膜パターンと、前記第１のポリ−ポリ
間絶縁膜パターン上に形成されたコントロールゲート電
極が前記一方向へ連続的に延在するコントロールゲート
電極パターンと、前記浮遊ゲート電極パターンに隣接し
て形成された選択ゲート電極が前記一方向へ連続的に延
在する選択ゲート電極パターンと、前記選択ゲート電極
パターン上に形成された第２のポリ−ポリ間絶縁膜が前
記一方向へ連続的に延在する第２のポリ−ポリ間絶縁膜
パターンと、前記第２のポリ−ポリ間絶縁膜パターン上
に形成された付加ゲート電極パターンが前記一方向へ連
続的に延在する付加ゲート電極パターンとを備え、前記
各浮遊ゲート電極及びその上に存在する前記コントロー
ルゲート電極によってメモリトランジスタのゲートを構
成し、前記各浮遊ゲート電極に隣接する部分の選択ゲー
ト電極及びその上に存在する前記付加ゲート電極によっ
て選択トランジスタのゲートを構成していることを特徴
とする不揮発性半導体記憶装置が提供される。
【００２０】さらに、本発明によれば、このような不揮
発性半導体記憶装置を内蔵したマイクロコンピュータが
提供される。
【００２１】さらに、本発明によれば、半導体基板上に
トンネル酸化膜を形成する工程と、前記トンネル酸化膜
上に第１のポリシリコン層を形成する工程と、前記第１
のポリシリコン層上にポリ−ポリ間絶縁膜を形成する工
程と、前記ポリ−ポリ間絶縁膜上に第２のポリシリコン
層を形成する工程と、前記第２のポリシリコン層上に第
１及び第２のフォトレジストを形成する工程と、前記第
１及び第２のフォトレジストをマスクとして前記第２の
ポリシリコン層、前記ポリ−ポリ間絶縁膜及び前記第１
のポリシリコン層をパターニングし、これらの第１及び
第２の積層体を形成する工程と、前記第１及び第２の積
層体をマスクとして前記半導体基板にイオン注入を行う
工程とを備え、前記第１の積層体をメモリトランジスタ
のゲート電極とし、前記第２の積層体を選択トランジス
タのゲート電極とすることを特徴とする不揮発性半導体
記憶装置の製造方法が提供される。
【００２２】さらに、本発明によれば、半導体基板上に
選択的にフィールド酸化膜を形成する工程と、前記フィ
ールド酸化膜が形成されていない前記半導体基板上にト
ンネル酸化膜を形成する工程と、前記フィールド酸化膜
及び前記トンネル酸化膜上に第１のポリシリコン層を形
成する工程と、前記第１のポリシリコン層上にポリ−ポ
リ間絶縁膜を形成する工程と、前記ポリ−ポリ間絶縁膜
上に第２のポリシリコン層を形成する工程と、前記第２
のポリシリコン層上に第１及び第２のフォトレジストを
形成する工程と、前記第１及び第２のフォトレジストを
マスクとして前記第２のポリシリコン層、前記ポリ−ポ
リ間絶縁膜及び前記第１のポリシリコン層をパターニン
グし、前記フィールド酸化膜上及び前記トンネル酸化膜
上に亘って延在する第１及び第２の積層体を形成する工
程と、前記第２の積層体のうち前記フィールド酸化膜上
に存在する部分の少なくとも一部において前記第２のポ
リシリコン層及び前記ポリ−ポリ間絶縁膜を除去し前記
第１のポリシリコン層を露出させる工程と、層間絶縁膜
を形成する工程と、前記第１の積層体うち前記フィール
ド酸化膜上に存在する部分における前記第２のポリシリ
コン層の少なくとも一部を露出させる第１のコンタクト
ホールを前記層間絶縁膜に形成する工程と、前記第２の
積層体のうち前記フィールド酸化膜上に存在する前記部
分において露出された前記第１のポリシリコン層を露出
させる第２のコンタクトホールを前記層間絶縁膜に形成
する工程と、前記第１のコンタクトホールを介して前記
第１の積層体の前記第２のポリシリコン層と電気的に接
続される第１の金属配線を形成する工程と、前記第２の
コンタクトホールを介して前記第２の積層体の前記第１
のポリシリコン層と電気的に接続される第２の金属配線
を形成する工程とを備える不揮発性半導体記憶装置の製
造方法が提供される。
【００２３】さらに、本発明によれば、メモリセル領域
における半導体基板上にトンネル酸化膜、第１のポリシ
リコン層及びポリ−ポリ間絶縁膜を形成する工程と、マ
イクロコンピュータが形成されるべきロジック領域にお
ける半導体基板上にゲート酸化膜を形成する工程と、前
記ポリ−ポリ間絶縁膜上及び前記ゲート酸化膜上に第２
のポリシリコン層を形成する工程と、前記メモリセル領
域における前記第２のポリシリコン層の一部をそれぞれ
覆う第１及び第２のフォトレジスト並びに前記ロジック
領域における前記第２のポリシリコン層の全面を覆う第
３のフォトレジストを形成する工程と、前記第１、第２
及び第３のフォトレジストをマスクとして前記第２のポ
リシリコン層、前記ポリ−ポリ間絶縁膜及び前記第１の
ポリシリコン層をパターニングし、前記メモリセル領域
において第１及び第２の積層体を形成する工程と、前記
第１及び第２の積層体をマスクとして前記半導体基板に
イオン注入を行い前記メモリセル領域における前記半導
体基板に不純物拡散領域を形成する工程と、前記ロジッ
ク領域における前記第２のポリシリコン層をパターニン
グし、ゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板にイオン注入を行い前記ロ
ジック領域における前記半導体基板に不純物拡散領域を
形成する工程とを備える不揮発性半導体記憶装置を内蔵
したマイクロコンピュータの製造方法が提供される。
【００２４】
【発明の実施の形態】まず、本発明の実施の形態による
不揮発性半導体記憶装置の構造について説明する。本実
施の形態では、マイクロコンピュータに内蔵される不揮
発性半導体記憶装置について説明する。但し、本発明に
よる不揮発性半導体記憶装置は、マイクロコンピュータ
に内蔵されるものには限定されず、他のロジックＬＳＩ
に内蔵されるものであってもよいし、またマイクロコン
ピュータ等に内蔵されるのではなく単体の不揮発性半導
体記憶装置としてもよい。
【００２５】本実施の形態による不揮発性半導体記憶装
置のメモリセル構造は、図１及び図２に示すとおりであ
り、図１はその平面図、図２（ａ）は図１におけるＡ−
Ａ’断面図、図２（ｂ）は図１におけるＢ−Ｂ’断面
図、図２（ｃ）は図１におけるＣ−Ｃ’断面図である。
【００２６】図２（ａ）に示すとおり、本実施の形態に
よる不揮発性半導体記憶装置のメモリセル１００は、メ
モリトランジスタＭと選択トランジスタＳとからなる２
トランジスタ構成であり、メモリトランジスタＭと選択
トランジスタＳとは実質的に同一の構造を有する。すな
わち、ドレイン線１４２とソース線１１２との間にはメ
モリトランジスタＭ及び選択トランジスタＳが直列接続
されており、メモリトランジスタＭは浮遊ゲート電極１
２８とコントロールゲート電極１３０とからなる２層ゲ
ート構造を有し、同様に選択トランジスタＳも第１のゲ
ート電極（選択ゲート電極）１２４と第２のゲート電極
（付加ゲート電極）１２６とからなる２層ゲート構造を
有する。このように、メモリトランジスタＭと選択トラ
ンジスタＳとを実質的に同一の構造とすることの利点は
後述する。
【００２７】尚、メモリセル１００は、図１おける紙面
の上下方向に連続して形成されており、例えば、３２個
連続して形成されている。したがって、図２（ｂ）に示
すとおり、選択トランジスタＳの第１のゲート電極（選
択ゲート電極）１２４及び第２のゲート電極１２６は、
図１おける紙面の上下方向へ途切れることなく連続的に
形成されている。また、図２（ｃ）に示すとおり、メモ
リトランジスタＭのコントロールゲート電極１３０も、
図１おける紙面の上下方向へ途切れることなく連続的に
形成されているが、浮遊ゲート電極１２８は分離パター
ン１４４にて各メモリセル１００毎に分離されている。
したがって、メモリトランジスタＭに関しては、浮遊ゲ
ート電極１２８は各メモリセル毎に独立であり、コント
ロールゲート電極１３０は連続的に形成されてい各メモ
リセルに共通となる。
【００２８】図１及び図２に示すメモリセル１００の構
造をより詳細に説明すると、メモリトランジスタＭは、
ドレイン領域１０８、ソース領域１１０（本領域は、選
択トランジスタＳのドレイン領域を兼用する）、浮遊ゲ
ート電極１２８、及びコントロールゲート電極１３０か
らなる。ドレイン領域１０８の表面にはチタンシリサイ
ド（ＴｉＳｉ）層１１４が形成され、ソース領域１１０
の表面にはチタンシリサイド（ＴｉＳｉ）層１１６が形
成されて低抵抗化が図られている。また、浮遊ゲート電
極１２８は、トンネル酸化膜１２０を介してＰウェル１
０６上に形成されており、コントロールゲート電極１３
０は、ポリ−ポリ間絶縁膜１３２を介して浮遊ゲート電
極１２８上に形成されている。尚、コントロールゲート
電極１３０の上面はタングステンシリサイド（ＷＳｉ）
層１３６が形成されて、低抵抗化が図られている。
【００２９】同様に、選択トランジスタＳは、ドレイン
領域１１０（本領域は、メモリトランジスタＭのソース
領域を兼用する）、ソース領域１１２、第１のゲート電
極（選択ゲート電極）１２４、及び第２のゲート電極１
２６からなる。ソース領域１１２の表面にはチタンシリ
サイド（ＴｉＳｉ）層１１８が形成されて低抵抗化が図
られている。また、選択ゲート電極１２４は、トンネル
酸化膜１２０を介してＰウェル１０６上に形成されてお
り、第２のゲート電極１２６は、ポリ−ポリ間絶縁膜１
３２を介して選択ゲート電極１２４上に形成されてい
る。尚、第２のゲート電極１２６の上面はタングステン
シリサイド（ＷＳｉ）層１３６が形成されて、低抵抗化
が図られている。
【００３０】図２（ａ）に示すとおり、メモリセル１０
０はその全体を層間絶縁膜１４８にて覆われており、メ
モリセル１００のドレイン領域１０８は、層間絶縁膜１
４８に形成されたコンタクトホール１４０を介してアル
ミニウム配線層１４２へ引き出されている。
【００３１】図３は、各メモリセル１００の接続関係を
示す回路図である。メモリセル１００を構成する２つの
トランジスタのうち、メモリトランジスタＭに対しては
コントロールゲート１３０、すなわち上層のゲート電極
に配線が接続され、選択トランジスタＳに対しては選択
ゲート１２４、すなわち下層のゲート電極に配線が接続
されている点に注目されたい。
【００３２】尚、図３に示すメモリセル１００の右側に
並んで示された各メモリセル、すなわちメモリセル１０
０とコントロールゲート１３０及び選択ゲート１２４を
共有する各メモリセルは、上述した図１における紙面の
上下方向に連続して形成された各メモリセルに対応す
る。
【００３３】また図４に、メモリセル１００に対して
「書込」、「消去」及び「読出」の各動作を行う場合に
各電極に印加すべき電圧を示す。
【００３４】図５は、図１における紙面の上下方向の延
長線上に存在する裏打ち部１３８を示す平面図である。
このような裏打ち部１３８は、例えば、上述の例のよう
にメモリセル１００が３２個連続して形成されていると
するとすれば、メモリセル１００の３２個おきに出現
し、これらメモリセル１００のコントロールゲート電極
１３０や選択ゲート電極１２４を上層配線に接続する。
すなわち、一列に多数個形成されたメモリセル１００の
３２個おきに設けられて、これら多数個のメモリセル１
００のコントロールゲート電極１３０及び選択ゲート電
極１２４を裏打ちするものである。尚、裏打ち部１３８
の挿入間隔はメモリセルの３２個おきに限定されるもの
ではなく、コントロールゲート電極１３０や選択ゲート
電極１２４の配線遅延と、裏打ち部１３８を挿入するこ
とによるチップ面積の増大との兼ね合いから決定すれば
よい。したがって、配線遅延を一層低減する必要がある
場合には例えばメモリセルの１６個おきに挿入すればよ
く、逆に配線遅延の低減よりもチップ面積の削減を重視
する場合には例えばメモリセルの６４個おきに挿入すれ
ばよい。
【００３５】図６（ａ）及び（ｂ）は、それぞれ図５に
示す裏打ち部１３８のＡ−Ａ’断面及びＢ−Ｂ’断面を
示す図であり、図６（ａ）は、選択ゲート電極１２４の
裏打ちコンタクト部を示し、図６（ｂ）は、コントロー
ルゲート電極１３０の裏打ちコンタクト部を示してい
る。
【００３６】図６（ａ）に示すように、選択ゲート電極
１２４の裏打ちのため、浮遊ゲート電極１２８及びコン
トロールゲート電極１３０の切れ目部において、選択ゲ
ート電極１２４はフィールド酸化膜１４６上に延在して
おり、その表面のチタンシリサイド（ＴｉＳｉ）層１６
２上においてコンタクトホール１５４を介して上層の裏
打ちアルミ配線１５８に接続されている。選択ゲート電
極１２４の裏打ちアルミ配線１５８は、図５及び図６
（ａ）に示すように、選択ゲート電極１２４や第２のゲ
ート電極１２６に沿って層間絶縁膜１４８上に形成され
ている。すなわち、図５に示す平面図では、選択ゲート
電極１２４、第２のゲート電極１２６及び裏打ちアルミ
配線１５８は重なることとなる。
【００３７】一方、図６（ｂ）に示すように、コントロ
ールゲート電極１３０の裏打ちのため、層間絶縁膜１４
８には浮遊ゲート電極１２８及びコントロールゲート電
極１３０の終端部近傍においてコンタクトホール１５６
が開口されており、かかるコンタクトホール１５６を介
して上層の裏打ちアルミ配線１６０に接続されている。
尚、図示しないが、図５に示す紙面上側のコンタクトホ
ール１５６を介して接続されている裏打ちアルミ配線１
６０と、紙面下側のコンタクトホール１５６を介して接
続されている裏打ちアルミ配線１６０とは、さらに上層
のアルミニウム配線を介して互いに接続されている。
【００３８】このような構造を有する不揮発性半導体記
憶装置の利点については、以下に述べる製造方法の説明
によって明らかとなるであろう。
【００３９】図７乃至２２は、本実施例による不揮発性
半導体記憶装置の製造方法を示す工程図であり、これら
を参照しながら本実施例による不揮発性半導体記憶装置
の製造方法について説明する。
【００４０】まず、周知の技術を用いて半導体基板１０
２にフィールド酸化膜１４６を形成し、不純物拡散法又
はイオン注入法を用いてメモリセル領域のＮウェル１０
４及びＰウェル１０６を形成するとともに、ロジック領
域（マイクロコンピュータが形成される領域）のＰウェ
ル１６２を形成する。
【００４１】次に、フィールド酸化膜１４６に覆われて
いない部分にトンネル酸化膜１２０を形成し、続いて全
面に第１のポリシリコン層１６４を形成する。その後、
フォトレジストを全面に塗布し、周知のフォトリソグラ
フィー法により、図７に示す所定のフォトレジストパタ
ーン１５２を形成する。
【００４２】次に、フォトレジスト１５２をマスクとし
て第１のポリシリコン層１６４に対してプラズマエッチ
ングを行い、フォトレジスト１５２に覆われていない箇
所における第１のポリシリコン層１６４を除去する。こ
こで、フォトレジスト１５２に覆われていない箇所と
は、ロジック領域の全面及びメモリセル領域のうち分離
パターン１４４となる部分である。
【００４３】かかるパターニングが完了すると、フォト
レジスト１５２を除去する。このようなパターニングが
施されたメモリセル領域の平面図を図８に示す。また、
図９（ａ）は図８におけるＡ−Ａ’断面図、図９（ｂ）
は図８におけるＢ−Ｂ’断面図、図９（ｃ）は図８にお
けるＣ−Ｃ’断面図である。図９（ａ）から明らかなよ
うに、このパターニングにより、ロジック領域の全面が
開口される一方、図８及び図９（ｃ）から明らかなよう
に、メモリセル領域においては、分離パターン１４４と
なる部分のみが開口される。尚、上述したように、分離
パターン１４４は、個々のメモリセルの浮遊ゲート電極
１２８を分割するためのスリットである。
【００４４】次に、図１０に示すように、ポリ−ポリ間
絶縁膜１３２を全面に形成する。ここで、ポリ−ポリ間
絶縁膜１３２としては、ＯＮＯ膜等が好適である。
【００４５】次に、図１１に示すように周知のフォトリ
ソグラフィー技術を用いてパターンニングを行い、ロジ
ック領域におけるポリ−ポリ間絶縁膜１３２及びトンネ
ル酸化膜１２０を除去する。これにより、図１１に示す
ように、ロジック領域においてはＰウェル１６２が再び
露出することとなる。このようにロジック領域における
Ｐウェル１６２を露出させた後、続いて図１２に示すよ
うに、熱酸化工程によってＰウェル１６２上にロジック
領域にゲート酸化膜１５０を形成する。
【００４６】次に、図１３に示すように、全面に第２の
ポリシリコン層１６６を形成し、さらにスパッタ法によ
り、全面にタングステンシリサイド（ＷＳｉ）層１３６
を形成する。
【００４７】ここまでの工程により、メモリセル領域及
びロジック領域の下地形成が完了する。この後、メモリ
セルの形成工程、ロジックトランジスタの形成工程へと
続く。
【００４８】メモリセルの形成工程を図１４に示す。こ
こでは、フォトレジストを全面に塗布し、周知のフォト
リソグラフィー法により、図１４に示す所定のフォトレ
ジストパターン１６８を形成する。フォトレジスト１６
８は、ロジック領域の全面を覆う部分（１６８−Ｌ）
と、メモリセル領域のうち選択トランジスタＳとなる箇
所を覆う部分（１６８−Ｓ）と、メモリセル領域のうち
メモリトランジスタＭとなる箇所を覆う部分（１６８−
Ｍ）とからなる。
【００４９】このような３つの部分からなるフォトレジ
スト１６８をマスクとして、タングステンシリサイド
（ＷＳｉ）層１３６、第２のポリシリコン層１６６、ポ
リ−ポリ間絶縁膜１３２、及び第１のポリシリコン層１
６４に対してプラズマエッチングを行って、フォトレジ
スト１６８に覆われていない箇所におけるこれら各層を
除去し、トンネル酸化膜１２０を露出させる。さらに、
露出したトンネル酸化膜１２０を介してＰウェル１０６
へイオン注入を行い、拡散層を形成する。その後、フォ
トレジスト１６８を除去する。
【００５０】図１５は、このようなパターニング及びイ
オン注入が施された状態の概略平面図である。また、図
１６（ａ）は図１５におけるＡ−Ａ’断面図、図１６
（ｂ）は図１５におけるＢ−Ｂ’断面図、図１６（ｃ）
は図１５におけるＣ−Ｃ’断面図である。
【００５１】上記パターニング工程により、図１５に示
すように、選択トランジスタＳのゲート電極１２４、１
２６及びメモリトランジスタＭのゲート電極１２８、１
３０は、紙面の上下方向に延在して形成されることとな
る。このように、選択トランジスタＳ及びメモリトラン
ジスタＭはいずれも２重ゲート構造となるが、図７乃至
図９に示したパターニング工程により浮遊ゲート電極１
２８には分離パターン１４４が形成されているので、浮
遊ゲート電極１２８に関しては各メモリセル毎に独立と
なる。その他のゲート電極、すなわちメモリトランジス
タＭのコントロールゲート電極１３０、選択トランジス
タＳの第１のゲート電極１２４及び第２のゲート電極１
２６は、いずれも各メモリセルに共通となる。尚、上記
パターニングにより、選択トランジスタＳ部分における
第１のポリシリコン層１６４は選択ゲート電極１２４と
なり、また第２のポリシリコン層１６６は第２のゲート
電極１２６となる。さらに、メモリトランジスタＭ部分
における第１のポリシリコン層１６４は浮遊ゲート電極
１２８となり、第２のポリシリコン層１６６はコントロ
ールゲート電極１３０となっている。
【００５２】また、図１６（ａ）の左端のフィールド酸
化膜１４６上に形成された各電極は、選択ゲート電極１
２４の裏打ち部１３８となるべき箇所の電極であり、図
５のＡ−Ａ’断面及び図６（ａ）に対応する。
【００５３】ここで、選択トランジスタＳのゲート電極
とメモリトランジスタＭのゲート電極との間隔について
述べると、これらゲート電極のパターニングは、図１４
に示すように一つのフォトレジスト１６８により同時に
行われていることから、両者の間隔は微細加工の精度限
界まで狭められている。例えば、加工精度限界が０．３
μｍであるとすれば、両者の間隔も０．３μｍまで狭く
することができる。
【００５４】メモリセルを形成した後は、ロジック領域
のトランジスタの形成工程へと移る。まず、フォトレジ
ストを全面に塗布し、周知のフォトリソグラフィー法に
より図１７に示す所定のフォトレジストパターン１７０
を形成する。図１７に示すように、このフォトレジスト
１７０は、ロジック領域のうちゲート電極となるべき部
分、及びメモリセル領域のうち、選択ゲート電極の裏打
ち部１３８となるべき部分を除く部分の全面を覆ってい
る。
【００５５】次に、このフォトレジスト１７０をマスク
としてタングステンシリサイド（ＷＳｉ）層１３６及び
第２のポリシリコン層１６６に対してプラズマエッチン
グを行い、フォトレジスト１７０に覆われていない箇所
におけるこれら膜を除去し、ポリ−ポリ間絶縁膜１３２
及びゲート酸化膜１５０を露出させる。さらに、露出し
たゲート酸化膜１５０を介してロジック領域におけるＰ
ウェル１６２へＬＤＤイオン注入を行い、ＬＤＤ拡散層
１７６を形成する。かかるパターニング及びイオン注入
が完了すると、フォトレジスト１７０を除去する。これ
により、図１８に示す構造となり、ロジック領域におけ
るロジックトランジスタＴのゲート電極が形成される。
すなわち、このパターニングにより、第２のゲート電極
１２６及びタングステンシリサイド（ＷＳｉ）層１３６
が、ロジックトランジスタＴのゲート電極のうちゲート
電極１７２及びタングステンシリサイド（ＷＳｉ）層１
７４となる。
【００５６】次に、図１９に示すように、周知の方法を
用いて選択トランジスタＳ、メモリトランジスタＭ、及
びロジックトランジスタＴの各ゲート電極にサイドウォ
ール１３４、１８０を形成する。尚、この工程により、
露出していたポリ−ポリ間絶縁膜１３２、トンネル酸化
膜１２０、及びゲート酸化膜１５０はいずれも除去され
る。
【００５７】次に、図２０に示すように、メモリセル領
域の全面を覆うフォトレジスト１８２を形成し、これを
マスクとしてロジック領域にイオン注入を行い、ロジッ
クトランジスタＴの拡散層１７８を形成する。その後、
フォトレジスト１８２を除去する。
【００５８】フォトレジスト１８２を除去した後、チタ
ンスパッタを行う。これにより、図２１に示すように、
選択トランジスタＳ及びメモリトランジスタＭの拡散層
表面にはチタンシリサイド（ＴｉＳｉ）層１１４、１１
６及び１１８が形成され、裏打ち部１３８において露出
していた選択ゲート電極１２４の表面にはチタンシリサ
イド（ＴｉＳｉ）層１９８が形成され、ロジックトラン
ジスタＴの拡散層１７８表面にはチタンシリサイド（Ｔ
ｉＳｉ）層１８４が形成される。
【００５９】そして、図２２に示すように、層間絶縁膜
１８６を全面に形成し、これにコンタクトホール１５
４、１４０及び１８８を設けて、それぞれ選択ゲート電
極１２４と裏打ちアルミ配線１５８、メモリトランジス
タＭのドレイン領域１０８とアルミニウム配線層１４
２、ロジックトランジスタＴの拡散層１７８とアルミニ
ウム配線層１９０とを接続する。尚、図２２には、メモ
リトランジスタＭのコントロールゲート電極１３０に接
続される裏打ちアルミ配線１６０は示されていないが、
これらアルミニウム配線層１５８、１４２及び１９０と
同時に形成されることは言うまでもない。また、その
後、裏打ちアルミ配線１６０同士を相互に接続するさら
なる上層配線層が形成されるが、これについては図５及
び図６と同様に図示しない。
【００６０】以上説明したように、本実施の形態による
不揮発性半導体記憶装置では、メモリトランジスタＭの
ゲート電極と選択トランジスタＳのゲート電極とを実質
的に同一構造とし、１回のフォトリソグラフィー工程に
よりこれらゲート電極のパターニングを行っているの
で、両トランジスタのゲート電極間隔は加工精度限界ま
で狭くすることができ、高集積化に大きく寄与する。例
えば、メモリトランジスタＭのゲート長を０．４μｍ、
メモリトランジスタＭのソース領域１１０の幅を０．８
μｍ、コンタクトホール１４０の半径を０．２μｍ、ゲ
ート−ソース間のマージンを０．１μｍ、ゲート−コン
タクト間のマージンを０．３μｍとすれば、メモリセル
のセル長８（ソース領域１１２の中央からコンタクトホ
ール１４０の中央までの長さ）は２．１μｍとなり、特
開平７−２９７３０４号公報に記載された不揮発性半導
体記憶装置のメモリセル長である２．９μｍと比べて大
幅に短縮され、セル面積も約７２％程度まで縮小され
る。
【００６１】さらに、このような不揮発性半導体記憶装
置をマイクロコンピュータ等のロジック回路と同一半導
体基板に集積することを考慮しても、上記説明から分か
るとおり、プロセス上の相性は非常によい。すなわち、
メモリトランジスタＭの上層ゲート電極（コントロール
ゲート電極１３０）及び選択トランジスタＳの上層ゲー
ト電極（第２のゲート電極１２６）はロジックトランジ
スタＴのゲート電極と同一導電膜により形成することが
でき、且つロジックトランジスタＴのゲート電極パター
ニング工程において、選択ゲート電極１２４の裏打ち部
形成のためのパターニングを同時に行うことができる
等、両者には共通のプロセスが多い。この点は、スプリ
ットゲート型のメモリセルによっては得られない、本発
明の大きな特徴である。
【００６２】尚、選択トランジスタＳの上層ゲート電極
である第２のゲート電極１２６は使用されない。したが
って、電気的にフローティング状態としておいてもよい
が、ノイズ等の影響を考慮すれば、所定の電位をバイア
スしておくのが好ましい。この場合は、コントロールゲ
ート電極１３０の裏打ちと同様の手法により、上層のア
ルミニウム配線と接続し、当該アルミニウム配線に所定
の電位を供給すればよい。また、この第２のゲート電極
１２６には、選択ゲート電極１２４に印加される電位と
同一の電位を供給するのも好ましい。この場合は、第２
のゲート電極１２６を上層のアルミニウム配線へ引き出
し、選択ゲート電極１２４の裏打ちアルミ配線１５８に
接続すればよい。
【００６３】次に、本発明の他の実施の形態による不揮
発性半導体記憶装置について、図２３乃至図２５を参照
して説明する。本実施の形態による不揮発性半導体記憶
装置は、前述の実施の形態に対し、選択ゲート電極１２
４を低抵抗化する工程を追加したものである。すなわ
ち、選択ゲート電極１２４を低抵抗化するには、選択ゲ
ート電極１２４を構成する第１のポリシリコン層１６４
の不純物濃度を高めればよいが、第１のポリシリコン層
１６４はメモリトランジスタＭの浮遊ゲート電極１２８
としても使用されるので、トンネル酸化膜１２０への影
響を考慮すれば第１のポリシリコン層１６４の不純物濃
度をあまり高めることはできない。
【００６４】本実施の形態による不揮発性半導体記憶装
置は、かかる問題をも解決するものであり、前述の実施
の形態による不揮発性半導体記憶装置の製造方法のう
ち、図２０に示す工程と図２１に示す工程との間に付加
工程を挿入するものである。
【００６５】まず、サイドウォール１３４、１８０を形
成した後、図２３に示すように、全面にフォトレジスト
１９２を塗布し、周知のフォトリソグラフィー技術を用
いて選択トランジスタＳのゲート電極に対応する部分に
のみ開口１９４を設ける。この工程をロジック領域にお
ける他のパターニング工程と同時に行えば、工程数を増
加させることはない。
【００６６】次に、図２４に示すように、かかるフォト
レジスト１９２をマスクとしてタングステンシリサイド
（ＷＳｉ）層１３６、第２のゲート電極１２６、及びポ
リ−ポリ間絶縁膜１３２をプラズマエッチング法により
エッチング除去する。これにより、図２４に示すよう
に、選択ゲート電極１２４が露出するので、続いて行わ
れるシリサイド形成工程において選択ゲート電極１２４
上にもチタンシリサイド（ＴｉＳｉ）層１９６が形成さ
れることになる。
【００６７】本実施の形態によれば、選択ゲート電極１
２４上にチタンシリサイド（ＴｉＳｉ）層１９６が形成
されるので選択ゲート電極１２４のワード線シート抵抗
は数Ωにまで低減する事ができ、メモリセルの読み出し
動作を高速化することができる。
【００６８】
【発明の効果】以上説明したとおり、本発明による不揮
発性半導体記憶装置及びその製造方法によれば、メモリ
トランジスタＭのゲート電極と選択トランジスタＳのゲ
ート電極とを実質的に同一構造とし、１回のフォトリソ
グラフィー工程によりこれらゲート電極のパターニング
を行っているので、両トランジスタのゲート電極間隔は
加工精度限界まで狭くすることができる。
【００６９】さらに、本発明による不揮発性半導体記憶
装置を内蔵したマイクロコンピュータ及びその製造方法
によれば、メモリセル領域の製造プロセスとロジック領
域の製造プロセスとの相性が非常によく、製造工程の大
幅な増加をもたらさないことから、製造コストを低く抑
えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態による不揮発性半導体記
憶装置のメモリセル１００の構造を示す平面図である。
【図２】 図１におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、
及びＣ−Ｃ’断面を示す断面図である。
【図３】 本発明の実施の形態による不揮発性半導体記
憶装置の概略回路図である。
【図４】 本発明の実施の形態による不揮発性半導体記
憶装置のメモリセル１００へ書込、消去及び読出を行う
場合に各電極に印加すべき電圧を示す図である。
【図５】 本発明の実施の形態による不揮発性半導体記
憶装置の裏打ち部１３８を示す平面図である。
【図６】 図５におけるＡ−Ａ’断面、及びＢ−Ｂ’断
面を示す断面図である。
【図７】 本発明の実施の形態による不揮発性半導体記
憶装置の製造方法を示す工程図の一部である。
【図８】 本発明の実施の形態による不揮発性半導体記
憶装置の製造方法を示す工程図の一部である。
【図９】 図８におけるＡ−Ａ’断面、Ｂ−Ｂ’断面、
及びＣ−Ｃ’断面を示す断面図である。
【図１０】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１１】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１２】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１３】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１４】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１５】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１６】 図１５におけるＡ−Ａ’断面、Ｂ−Ｂ’断
面、及びＣ−Ｃ’断面を示す断面図である。
【図１７】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１８】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図１９】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図２０】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図２１】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図２２】 本発明の実施の形態による不揮発性半導体
記憶装置の製造方法を示す工程図の一部である。
【図２３】 本発明の他の実施の形態による不揮発性半
導体記憶装置の製造方法を示す工程図の一部である。
【図２４】 本発明の他の実施の形態による不揮発性半
導体記憶装置の製造方法を示す工程図の一部である。
【図２５】 本発明の他の実施の形態による不揮発性半
導体記憶装置の製造方法を示す工程図の一部である。
【図２６】 従来の不揮発性半導体記憶装置の製造方法
を示す工程図の一部である。
【図２７】 従来の不揮発性半導体記憶装置の製造方法
を示す工程図の一部である。
【図２８】 従来の不揮発性半導体記憶装置の製造方法
を示す工程図の一部である。
【図２９】 従来の不揮発性半導体記憶装置の製造方法
を示す工程図の一部である。
【図３０】 従来の不揮発性半導体記憶装置の構造を示
す平面図である。
【符号の説明】
１００ メモリセル １０２ 半導体基板 １０４ Ｎウェル １０６，１６２ Ｐウェル １０８ ドレイン領域 １１０，１１２ ソース領域 １１４，１１６，１１８，１８４，１９６，１９８ チ
タンシリサイド（ＴｉＳｉ）層 １２０ トンネル酸化膜 １２４ 選択ゲート電極 １２６ 第２のゲート電極 １２８ 浮遊ゲート電極 １３０ コントロールゲート電極 １３２ ポリ−ポリ間絶縁膜 １３４，１８０ サイドウォール １３６，１７４ タングステンシリサイド（ＷＳｉ）層 １３８ 裏打ち部 １４０，１５４，１５６ コンタクトホール １４２，１９０ アルミニウム配線層 １４４ 分離パターン １４６ フィールド酸化膜 １４８，１８６ 層間絶縁膜 １５０ ゲート酸化膜 １５２，１６８，１７０，１８２，１９２ フォトレジ
スト １５８，１６０ 裏打ちアルミ配線 １６４ 第１のポリシリコン層 １６６ 第２のポリシリコン層 １７２ ゲート電極 １７８ 拡散層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された第１、第２及び
    第３の不純物拡散領域と、前記第１及び第２の不純物拡
    散領域間の前記半導体基板上に形成された第１のゲート
    絶縁膜と、前記第２及び第３の不純物拡散領域間の前記
    半導体基板上に形成された第２のゲート絶縁膜と、前記
    第１のゲート絶縁膜上に形成された浮遊ゲート電極と、
    前記第２のゲート絶縁膜上に形成された選択ゲート電極
    と、前記浮遊ゲート電極上に形成された第３のゲート絶
    縁膜と、前記選択ゲート電極上に形成された第４のゲー
    ト絶縁膜と、前記第３のゲート絶縁膜上に形成されたコ
    ントロールゲート電極と、前記第４のゲート絶縁膜上に
    形成された付加ゲート電極とを備える不揮発性半導体記
    憶装置。
  2. 【請求項２】 前記第１及び第２の不純物拡散領域と、
    前記第１及び第３のゲート絶縁膜と、前記浮遊ゲート電
    極と、前記コントロールゲート電極とはメモリトランジ
    スタを構成し、前記第２及び第３の不純物拡散領域と、
    前記第２及び第４のゲート絶縁膜と、前記選択ゲート電
    極と、前記付加ゲート電極とは選択トランジスタを構成
    し、前記メモリトランジスタと選択トランジスタとは実
    質的に同一構造であることを特徴とする請求項１記載の
    不揮発性半導体記憶装置。
  3. 【請求項３】 前記付加ゲート電極は、電気的にフロー
    ティング状態であることを特徴とする請求項１又は２記
    載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記付加ゲート電極には、所定の一定電
    位が供給されていることを特徴とする請求項１又は２記
    載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記付加ゲート電極は、前記選択ゲート
    電極と電気的に接続されていることを特徴とする請求項
    １又は２記載の不揮発性半導体記憶装置。
  6. 【請求項６】 請求項１又は２記載の不揮発性半導体記
    憶装置を内蔵したマイクロコンピュータ。
  7. 【請求項７】 浮遊ゲート電極が一方向へ断続的に延在
    する浮遊ゲート電極パターンと、前記浮遊ゲート電極パ
    ターン上に形成された第１のポリ−ポリ間絶縁膜が前記
    一方向へ連続的に延在する第１のポリ−ポリ間絶縁膜パ
    ターンと、前記第１のポリ−ポリ間絶縁膜パターン上に
    形成されたコントロールゲート電極が前記一方向へ連続
    的に延在するコントロールゲート電極パターンと、前記
    浮遊ゲート電極パターンに隣接して形成された選択ゲー
    ト電極が前記一方向へ連続的に延在する選択ゲート電極
    パターンと、前記選択ゲート電極パターン上に形成され
    た第２のポリ−ポリ間絶縁膜が前記一方向へ連続的に延
    在する第２のポリ−ポリ間絶縁膜パターンと、前記第２
    のポリ−ポリ間絶縁膜パターン上に形成された付加ゲー
    ト電極パターンが前記一方向へ連続的に延在する付加ゲ
    ート電極パターンとを備え、前記各浮遊ゲート電極及び
    その上に存在する前記コントロールゲート電極によって
    メモリトランジスタのゲートを構成し、前記各浮遊ゲー
    ト電極に隣接する部分の選択ゲート電極及びその上に存
    在する前記付加ゲート電極によって選択トランジスタの
    ゲートを構成していることを特徴とする不揮発性半導体
    記憶装置。
  8. 【請求項８】 半導体基板上にトンネル酸化膜を形成す
    る工程と、前記トンネル酸化膜上に第１のポリシリコン
    層を形成する工程と、前記第１のポリシリコン層上にポ
    リ−ポリ間絶縁膜を形成する工程と、前記ポリ−ポリ間
    絶縁膜上に第２のポリシリコン層を形成する工程と、前
    記第２のポリシリコン層上に第１及び第２のフォトレジ
    ストを形成する工程と、前記第１及び第２のフォトレジ
    ストをマスクとして前記第２のポリシリコン層、前記ポ
    リ−ポリ間絶縁膜及び前記第１のポリシリコン層をパタ
    ーニングし、これらの第１及び第２の積層体を形成する
    工程と、前記第１及び第２の積層体をマスクとして前記
    半導体基板にイオン注入を行う工程とを備え、前記第１
    の積層体をメモリトランジスタのゲート電極とし、前記
    第２の積層体を選択トランジスタのゲート電極とするこ
    とを特徴とする不揮発性半導体記憶装置の製造方法。
  9. 【請求項９】 半導体基板上に選択的にフィールド酸化
    膜を形成する工程と、前記フィールド酸化膜が形成され
    ていない前記半導体基板上にトンネル酸化膜を形成する
    工程と、前記フィールド酸化膜及び前記トンネル酸化膜
    上に第１のポリシリコン層を形成する工程と、前記第１
    のポリシリコン層上にポリ−ポリ間絶縁膜を形成する工
    程と、前記ポリ−ポリ間絶縁膜上に第２のポリシリコン
    層を形成する工程と、前記第２のポリシリコン層上に第
    １及び第２のフォトレジストを形成する工程と、前記第
    １及び第２のフォトレジストをマスクとして前記第２の
    ポリシリコン層、前記ポリ−ポリ間絶縁膜及び前記第１
    のポリシリコン層をパターニングし、前記フィールド酸
    化膜上及び前記トンネル酸化膜上に亘って延在する第１
    及び第２の積層体を形成する工程と、前記第２の積層体
    のうち前記フィールド酸化膜上に存在する部分の少なく
    とも一部において前記第２のポリシリコン層及び前記ポ
    リ−ポリ間絶縁膜を除去し前記第１のポリシリコン層を
    露出させる工程と、層間絶縁膜を形成する工程と、前記
    第１の積層体うち前記フィールド酸化膜上に存在する部
    分における前記第２のポリシリコン層の少なくとも一部
    を露出させる第１のコンタクトホールを前記層間絶縁膜
    に形成する工程と、前記第２の積層体のうち前記フィー
    ルド酸化膜上に存在する前記部分において露出された前
    記第１のポリシリコン層を露出させる第２のコンタクト
    ホールを前記層間絶縁膜に形成する工程と、前記第１の
    コンタクトホールを介して前記第１の積層体の前記第２
    のポリシリコン層と電気的に接続される第１の金属配線
    を形成する工程と、前記第２のコンタクトホールを介し
    て前記第２の積層体の前記第１のポリシリコン層と電気
    的に接続される第２の金属配線を形成する工程とを備え
    る不揮発性半導体記憶装置の製造方法。
  10. 【請求項１０】 メモリセル領域における半導体基板上
    にトンネル酸化膜、第１のポリシリコン層及びポリ−ポ
    リ間絶縁膜を形成する工程と、マイクロコンピュータが
    形成されるべきロジック領域における半導体基板上にゲ
    ート酸化膜を形成する工程と、前記ポリ−ポリ間絶縁膜
    上及び前記ゲート酸化膜上に第２のポリシリコン層を形
    成する工程と、前記メモリセル領域における前記第２の
    ポリシリコン層の一部をそれぞれ覆う第１及び第２のフ
    ォトレジスト並びに前記ロジック領域における前記第２
    のポリシリコン層の全面を覆う第３のフォトレジストを
    形成する工程と、前記第１、第２及び第３のフォトレジ
    ストをマスクとして前記第２のポリシリコン層、前記ポ
    リ−ポリ間絶縁膜及び前記第１のポリシリコン層をパタ
    ーニングし、前記メモリセル領域において第１及び第２
    の積層体を形成する工程と、前記第１及び第２の積層体
    をマスクとして前記半導体基板にイオン注入を行い前記
    メモリセル領域における前記半導体基板に不純物拡散領
    域を形成する工程と、前記ロジック領域における前記第
    ２のポリシリコン層をパターニングし、ゲート電極を形
    成する工程と、前記ゲート電極をマスクとして前記半導
    体基板にイオン注入を行い前記ロジック領域における前
    記半導体基板に不純物拡散領域を形成する工程とを備え
    る不揮発性半導体記憶装置を内蔵したマイクロコンピュ
    ータの製造方法。
  11. 【請求項１１】 前記ゲート電極を形成する工程では、
    前記第２の積層体の少なくとも一部における前記第２の
    ポリシリコン層も同時に除去されることを特徴とする請
    求項１０記載の不揮発性半導体記憶装置を内蔵したマイ
    クロコンピュータの製造方法。
  12. 【請求項１２】 前記付加ゲート電極及び前記第４のゲ
    ート絶縁膜には前記選択ゲート電極の少なくとも一部を
    露出させる開口部が設けられており、前記開口部により
    露出された前記選択ゲート電極の前記少なくとも一部は
    シリサイド化されていることを特徴とする請求項１記載
    の不揮発性半導体記憶装置。
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