JP5073934B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、スプリットゲート型の不揮発性メモリトランジスタとＭＯＳトランジスタとが混載された半導体装置の製造方法に関する。
近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、フラッシュメモリとして広く普及している。
ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すこと
ができるものである。
このＥＥＰＲＯＭは、半導体基板上にフローティングゲートとコントロールゲートとが順次積層された構造を持つスタックゲート型（Stacked-Gate Type）と、フローティングゲートとコントロールゲートとがともに半導体基板のチャネル領域と対向する構造をもつスプリットゲート型(Split-Gate Type)とに分類される。
図６は、一般的なＥＥＰＲＯＭの構造として、スプリットゲート型のメモリトランジスタ１００の断面図を示している。
スプリットゲート型のメモリトランジスタ１００の構造について説明する。Ｐ型半導体基板１０１の表面に所定間隔を隔てｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が形成されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、厚いシリコン酸化膜１０７が形成されている。
また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。
スプリットゲート型ＥＥＰＲＯＭのメモリトランジスタについては、特許文献１に記載されている。
ところで、不揮発性メモリトランジスタと、ＭＯＳトランジスタなどの素子を同一半導体基板上に混載するときは、できるだけ工程の簡略化が図られている。そして、かかる観点から、メモリトランジスタとＭＯＳトランジスタとを同一半導体基板上に形成する場合には、メモリトランジスタのトンネル絶縁膜となる絶縁膜と、ＭＯＳトランジスタのゲート絶縁膜となる絶縁膜とを同一工程で形成することが一般的である。（特許文献２参照）
特開平１１−２８４０８３号公報 特開平１１−１１１９３６号公報
メモリトランジスタとＭＯＳトランジスタとを同一半導体基板上に混載する場合には、それぞれの素子を所望の性能にする必要がある。従って、メモリトランジスタの動作特性（しきい値電圧やメモリ電流値など）を考慮すると、ＭＯＳトランジスタの耐圧を約１２Ｖ以上にすることは難しかった。従来の製造方法では、上述のとおりトンネル絶縁膜とＭＯＳトランジスタのゲート絶縁膜の製造工程が同一であるため、製造工程を簡略化できる点では望ましいが、ＭＯＳトランジスタを高耐圧にするためにゲート絶縁膜の膜厚を厚くすると、同時にメモリトランジスタのトンネル絶縁膜の膜厚も厚くなりすぎてしまい、メモリセルの動作特性が劣化してしまう。具体的には、トンネル絶縁膜及びゲート絶縁膜の膜厚を２２ｎｍ程度で半導体装置を構成していた。
しかしながら、近年は、上述したＥＥＰＲＯＭをロジックＩＣやマイクロコンピュータ等に搭載したシステムが開発されており、より高電源電圧（例えば、２５Ｖ）で動作する回路を内蔵化する場合もある。そのため、このような高電源電圧に応じて、より高い耐圧を有するＭＯＳトランジスタを同一半導体基板上に混載する必要が生じていた。
そこで、本発明の目的は、メモリトランジスタの動作特性を変動させることなく、容易にメモリトランジスタと高耐圧ＭＯＳトランジスタとを同一半導体基板上に形成する製造方法を提供することである。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、フローティングゲートと、前記フローティングゲートを被覆するように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を介してフローティングゲート上に形成されたコントロールゲートとを備えた不揮発性メモリトランジスタと、少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、前記半導体基板上に前記トンネル絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜とを同時に形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に耐酸化膜を形成する工程と、前記ＭＯＳトランジスタの形成領域に形成された前記耐酸化膜を除去すると共に前記ゲート絶縁膜を除去せずに残す工程と、前記不揮発性メモリセルの形成領域に残された前記耐酸化膜をマスクとして、前記ＭＯＳトランジスタの形成領域を選択酸化することにより前記ゲート絶縁膜を前記トンネル絶縁膜よりも厚くする工程とを有することを特徴とする。
本発明によれば、メモリトランジスタのトンネル絶縁膜の膜厚と、ＭＯＳトランジスタのゲート絶縁膜の膜厚とをそれぞれ任意の膜厚で形成することができる。
また、本発明は、前記選択酸化後に、前記耐酸化膜のうち、前記フローティングゲートの下部近傍の前記絶縁膜を被覆する部分のみを残膜させる工程を有することを特徴とする。本発明によれば、いわゆるリバーストンネリング不良の発生を防止し、データ書き込み時における誤動作を抑制することができる。
また、本発明は、耐酸化膜が窒化シリコン膜であることが好ましい。なお、耐酸化膜とは、酸化されない性質の膜であり、本発明では、所定領域上でマスクの機能をもっており、耐酸化膜で被覆されていない領域を選択的に酸化させるものである。
本発明によれば、メモリトランジスタのトンネル絶縁膜の膜厚と、ＭＯＳトランジスタのゲート絶縁膜の膜厚とをそれぞれ任意の膜厚で形成することができる。従って、所望の特性を有するメモリトランジスタを形成するとともに、より高耐圧（例えば１２Ｖ以上の耐圧）を有するＭＯＳトランジスタをも同一半導体基板上に形成することができる。
また、いわゆるリバーストンネリング不良の発生を防止し、データ書き込み時における誤動作を抑制するメモリトランジスタを備えた半導体装置の製造方法を提供することができる。
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、以下の説明では、Ｐ型半導体基板から成る半導体装置の製造方法に本発明を適用する例を紹介するが、Ｎ型半導体基板から成る半導体装置の製造方法に本発明を適用するものであっても良い。また、図１〜図５において、左側にメモリトランジスタ形成領域が、右側にＮチャネル型のＭＯＳトランジスタ形成領域が形成されている。
まず、図１（ａ）に示すように、ＭＯＳトランジスタ形成領域のＰ型半導体基板１の表面に、Ｐ型不純物（ボロン）をイオン注入して、Ｐ型ウェル５０を形成する。次に、半導体基板１の表面に、選択酸化法（Selective Oxidation Method）によって、約５００ｎｍ程度の膜厚を有するフィールド絶縁膜２を形成し、メモリトランジスタ形成領域，ＭＯＳトランジスタ形成領域の素子領域を分離する。これは、いわゆるロコス（LOCOS）と呼ばれているものである。
次に、半導体基板１の表面に約８ｎｍの膜厚を有する酸化シリコン膜（SiO2膜）から成る絶縁膜３（第１の絶縁膜）を、例えば熱酸化により形成する。この絶縁膜３は、後述するようにメモリトランジスタのゲート絶縁膜８となるものである。
これに続いて、Ｐ型半導体基板１の全面に、例えばＣＶＤ法により約１５０ｎｍの膜厚を有するポリシリコン膜４(Poly Silicon film)を形成する。このポリシリコン膜４は、後述するようにメモリトランジスタのフローティングゲート７となるものである。なお、ポリシリコン膜ではなく、アモルファスシリコン膜を用いても良い。
次に、当該ポリシリコン膜４の全面に約８０ｎｍの膜厚を有する窒化シリコン膜５（第１の窒化シリコン膜）を、例えばＣＶＤ法により形成する。次に、不図示のホトレジスト層をマスクとして、後にフローティングゲート７が形成される所定領域上の窒化シリコン膜５を選択的にエッチングしてポリシリコン膜４を一部露出させる。
そして、ポリシリコン膜４の当該露出部分を選択的に熱酸化することによって、図１（ｂ）に示すように、ポリシリコン膜４上に約１５０ｎｍの膜厚を有する選択酸化絶縁膜６を形成する。また、この際、窒化シリコン膜５は、耐酸化マスクとして用いられている。従って、窒化シリコン膜５によって被覆されたポリシリコン膜４の表面が酸化されることはない。
選択酸化絶縁膜６は例えば酸化シリコン膜であって、その中央部の膜厚が厚く、端部に向かって膜厚が薄くなっている。中央部が厚いのは、メモリトランジスタのフローティングゲートとコントロールゲートとの容量結合を弱めるためである。
次に、選択酸化絶縁膜６をマスクとして全面をエッチングし、図１（ｃ）に示すように、窒化シリコン膜５及びポリシリコン膜４を選択的に除去する。このエッチングにより、選択酸化絶縁膜６の下にメモリトランジスタのフローティングゲート７が積層して形成される。なお、ポリシリコン膜４のエッチング方法としては、例えば異方性エッチング法（Anisotropic Etching）を用いることが高いエッチング精度を得る上で好ましい。この場合、エッチングガスとしては、例えばＨＢｒ，Ｃｌ２の混合ガスなどが用いられる。
その結果、フローティングゲート７の角は先鋭な形状に加工される（以下、先鋭部７ａと称する）。そのため、後述するように、フローティングゲート７からコントロールゲートへのトンネル電流が流れやすくなる。また、フローティングゲート７下の絶縁膜３をメモリトランジスタのゲート絶縁膜８とする。
次に、図２（ａ）に示すように、Ｐ型半導体基板１の全面に、約１５ｎｍの膜厚の絶縁膜９（第２の絶縁膜）を例えばＣＶＤ法により形成する。この絶縁膜９は、例えばモノシラン、テトラエトキシシランなどを用いたＨＴＯ（High Temperature Oxide）膜であり、後述するようにメモリトランジスタのトンネル絶縁膜２０となるものである。また、ＭＯＳトランジスタのゲート絶縁膜１２の一部と成りうるものである。
なお、半導体基板１表面に形成される絶縁膜９と、フローティングゲート７の側面に形成される絶縁膜９とが重なり合って、フローティングゲート９の下角部において、絶縁膜９の形状がフローティングゲート９側に先鋭に入り込んだ状態となる場合がある。なお、絶縁膜９を形成する前に、約８ｎｍの膜厚の熱酸化膜を形成し、この熱酸化膜と絶縁膜９とでトンネル絶縁膜２０やゲート絶縁膜１２の一部を構成するものでも良い。
次に、絶縁膜９の全面に、約２０ｎｍの膜厚を有する窒化シリコン膜１０（第２の窒化シリコン膜）を例えばＣＶＤ法により形成する。この窒化シリコン膜１０は後述するように、メモリトランジスタの側壁絶縁膜１３となり、リバーストンネリング不良を防止するものである。さらにまた、窒化シリコン膜１０は、後述するようにＭＯＳトランジスタのゲート絶縁膜１２を形成する際の耐酸化マスクとしての役割を有するものでもある。
次に、図２（ｂ）に示すように、ＭＯＳトランジスタ形成領域に開口部を有するホトレジスト層１１を露光及び現像処理によって選択的に形成する。次に、ホトレジスト層１１をマスクとして、ＭＯＳトランジスタ形成領域の窒化シリコン膜１０をエッチングにより除去する。
次に、図２（ｃ）に示すように、ＭＯＳトランジスタ形成領域の絶縁膜９を介してイオン注入及び熱拡散によりＭＯＳトランジスタのソース領域及びドレイン領域を形成する。具体的には、不図示のホトレジスト層をマスクとして、ｎ型不純物、例えばリンイオンを加速電圧８０ＫｅＶ、注入量１×１０１３／ｃｍ２の注入条件でイオン注入する。これにより、低濃度（ｎ−）のドレイン領域３０及び低濃度（ｎ−）のソース領域３１を形成する。なお、本実施形態では、この段階において、ＭＯＳトランジスタの低濃度（ｎ−）のソース・ドレイン領域を形成しているが、後述するゲート絶縁膜１２の形成後に、低濃度（ｎ−）のソース・ドレイン領域を形成してもよい。
次に、図３（ａ）に示すように、窒化シリコン膜１０をマスクとして、ＭＯＳトランジスタ形成領域の絶縁膜９をエッチング除去する。なお、当該絶縁膜９をエッチング除去せずに、ゲート絶縁膜１２の一部として用いることもできる。
次に、図３（ｂ）に示すように、窒化シリコン膜１０をマスクとして、ＭＯＳトランジスタ形成領域のＰ型半導体基板１上に約５５ｎｍの膜厚のゲート絶縁膜１２（第３の絶縁膜，選択酸化絶縁膜）を例えば熱酸化法により形成する。この際、メモリトランジスタ形成領域では、窒化シリコン膜１０が耐酸化マスクとして用いられている。また、当該熱酸化の前に上記絶縁膜９を除去している場合には、ゲート絶縁膜１２は単層構造である。なお、前述したように絶縁膜９をエッチング除去しない場合には、絶縁膜９と本工程による選択酸化絶縁膜のシリコン酸化膜同士からなる積層膜となる。
このように、本実施形態では、メモリトランジスタのトンネル絶縁膜の形成工程と、ＭＯＳトランジスタのゲート絶縁膜の形成工程とが異なる工程となっている。従って、トンネル絶縁膜の膜厚よりも厚い膜厚を有する高耐圧のゲート絶縁膜を容易に形成することができる。また、後述する側壁絶縁膜１３を構成する窒化シリコン膜１０をゲート絶縁膜１２形成用のマスクとして利用しているため、製造工程の合理化が図れる。
次に、図３（ｃ）に示すように、Ｐ型半導体基板１上の窒化シリコン膜１０を異方性エッチングにより除去する。ここで、窒化シリコン膜１０のうち、フローティングゲート７の下部近傍の絶縁膜９を被覆する部分のみを残膜させる。この窒化シリコン膜１０の残膜部を側壁絶縁膜１３とする。なお、当該側壁絶縁膜１３の高さは、フローティングゲート７の半分の高さ、例えば２５ｎｍ程度の高さで、幅が１０ｎｍ程度が適当である。
次に、図４（ａ）に示すように、Ｐ型半導体基板１全面に絶縁膜９及び側壁絶縁膜１３を被覆するように、約１００ｎｍの膜厚のポリシリコン膜１４（第２のポリシリコン膜）を例えばＣＶＤ法により形成する。なお、ポリシリコン膜ではなくポリサイド膜などの導電膜でもよい。
次に、図４（ｂ）に示すように、不図示のホトレジスト層を用いてポリシリコン膜１４をパターニングして、メモリトランジスタ形成領域にコントロールゲート１５を、ＭＯＳトランジスタ形成領域にゲート電極１６を形成する。また、フローティングゲート７の側壁及び選択酸化絶縁膜６の一部上を被覆する絶縁膜９をパターニングして、トンネル絶縁膜２０を形成する。尚、前述した絶縁膜９のパターニング工程は省略しても構わないものであり、前記絶縁膜９がそのままトンネル絶縁膜２０となるものでも良い。
次に、不図示のホトレジスト層をマスクとして、図４（ｃ）に示すように、ｎ型の不純物、例えばリンイオンを加速電圧４０ＫｅＶ，注入量４×１０１５／ｃｍ２の注入条件でメモリトランジスタ形成領域のＰ型半導体基板１表面に注入し、熱拡散する。これによって、フローティングゲート７の一端に自己整合（Self-aligned）したソース領域２１を形成する。なお、ソース領域２１の抵抗を下げる目的で、リンイオンの他に、ヒ素イオンを所望の条件で注入しても良い。
次に、図５に示すように、不図示のホトレジスト層をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧６０ＫｅＶ、注入量２×１０１５／ｃｍ２の注入条件でイオン注入し、熱拡散する。これにより、メモリトランジスタ形成領域に高濃度（ｎ＋）のドレイン領域２２を形成し、ＭＯＳトランジスタ領域に高濃度（ｎ＋）のドレイン領域３２及び高濃度（ｎ＋）のソース領域３３を形成する。
以上より、メモリトランジスタ形成領域にメモリトランジスタ２００が形成され、ＭＯＳトランジスタ形成領域に、高耐圧のＭＯＳトランジスタ３００が形成される。なお、この後は、通常の製造プロセスに従って、Ｐ型半導体基板１上に所定の層間絶縁膜や多層配線を形成することによって、目的の半導体装置を実現できる。
本実施形態に係る半導体装置では、メモリトランジスタ２００のトンネル絶縁膜２０と、ＭＯＳトランジスタ３００のゲート絶縁膜１２とが別工程で形成されており、それぞれ任意の膜厚にすることができる。そのため、メモリセルトランジスタ２００に要求される性質と、ＭＯＳトランジスタ３００に要求される性質の両者を満たす半導体装置を製造することができる。
なお、以上の工程は、必ずしもこの順番、及び温度やイオン注入などの条件で製造工程が行われることを意味していない。従って、本発明の効果を奏する範囲においてその順番及び条件を変えることは可能である。
次に、本構成のメモリトランジスタ２００の動作を説明すると以下のとおりである。まず、デジタルデータの書き込み時には、コントロールゲート１５とソース領域２１に所定の電位（例えば、Ｐ型半導体基板１に０Ｖ、コントロールゲート１５に２Ｖ、ソース領域２１に１０Ｖ）を印加し、チャネル領域に電流を流すことにより、ゲート絶縁膜８を通してフローティングゲート７にチャネルホットエレクトロン（Channel Hot Electron） を注入する。フローティングゲート７に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート７内に保持される。
ここで、選択酸化絶縁膜６の役割はコントロールゲート１５とフローティングゲート７との容量結合を弱めることである。これにより、フローティングゲート７とソース領域２１の容量結合は、コントロールゲート１５とフローティングゲート７との容量結合に比して相対的に大きくなるので、ソース領域２１に与えた電位によってフローティングゲート７の電位が上昇し、チャネルホットエレクトロンのフローティングゲート７への注入効率が向上する。
一方、メモリトランジスタ２００に記憶されたデジタルデータを消去する時には、ドレイン領域２２及びソース領域２１を接地し、コントロールゲート１５に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜２０にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート７に蓄積された電子をコントロールゲート１５へ引き抜く。このとき、フローティングゲート７の端部には先鋭部７ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。
また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１５及びドレイン領域２２に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート７に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。
このようにメモリトランジスタ２００では、フローティングゲート７に電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、かつ、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができる。
また、本構成では、フローティングゲート７の下部近傍を被覆するトンネル絶縁膜２０上に側壁絶縁膜１３が形成され、さらに当該側壁絶縁膜１３を被覆してコントロールゲート１５が形成されている。そのため、コントロールゲート１５がフローティングゲート７の下角部側に先鋭に入り込むことはなく、フローティングゲート７とコントロールゲート１５との間が狭くなることはない。従って、本発明はリバーストンネリング不良の発生を防止し、データ書き込み時における誤動作を抑制するメモリトランジスタを備えた半導体装置の製造方法を提供するものでもある。なお、リバーストンネリング不良とは、データ書き込みのために所定の電圧を印加した際に、フローティングゲートとコントロールゲートとの電位差が大きくなり、上記フローティングゲート側に入り込んだコントロールゲートの先鋭部分から電子が排出され、その電子がフローティングゲートへと誤って注入されてしまう現象である。
尚、本実施形態では、メモリトランジスタ形成領域と高耐圧のＭＯＳトランジスタ形成領域にそれぞれ形成されるメモリトランジスタ２００と高耐圧のＭＯＳトランジスタ２００について説明したが、本発明の半導体装置は、約７ｎｍ〜１２ｎｍの熱酸化膜から成るゲート酸化膜を有する低耐圧のＭＯＳトランジスタと、前記トンネル酸化膜２０と同じ膜厚を有する中耐圧用のＭＯＳトランジスタとが混載され、低耐圧用、中耐圧用、そして前記高耐圧用のＭＯＳトランジスタ用に、それぞれ膜厚の異なる３種類のゲート酸化膜が形成されるものである。
本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 従来例に係るスプリットゲート型ＥＥＰＲＯＭのメモリセルを説明する断面図である。
符号の説明
１ Ｐ型半導体基板 ２ フィールド絶縁膜 ３ 絶縁膜（第１の絶縁膜）
４ ポリシリコン膜 ５ 窒化シリコン膜 ６ 選択酸化絶縁膜
７ フローティングゲート ７ａ 先鋭部
８ ゲート絶縁膜（メモリトランジスタ） ９ 絶縁膜（第２の絶縁膜）
１０ 窒化シリコン膜 １１ ホトレジスト層
１２ ゲート絶縁膜（ＭＯＳトランジスタ） １３ 側壁絶縁膜
１４ ポリシリコン膜 １５ コントロールゲート １６ ゲート電極
２０ トンネル絶縁膜 ２１ ソース領域 ２２ ドレイン領域
３０ 低濃度のドレイン領域 ３１ 低濃度のソース領域
３２ 高濃度のドレイン領域 ３３ 高濃度のソース領域 ５０ Ｐ型ウェル
１００ メモリトランジスタ １０１ Ｐ型半導体基板 １０２ ドレイン領域
１０３ ソース領域 １０４ チャネル領域 １０５ ゲート絶縁膜
１０６ フローティングゲート １０７ 厚い酸化シリコン膜
１０８ トンネル絶縁膜 １０９ コントロールゲート
２００ メモリトランジスタ ３００ ＭＯＳトランジスタ

Claims (3)

  1. フローティングゲートと、前記フローティングゲートを被覆するように形成されたトンネル絶縁膜と、前記トンネル絶縁膜を介してフローティングゲート上に形成されたコントロールゲートとを備えた不揮発性メモリトランジスタと、
    少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、
    前記半導体基板上に前記トンネル絶縁膜と、前記ＭＯＳトランジスタのゲート絶縁膜とを同時に形成する工程と、
    前記トンネル絶縁膜及び前記ゲート絶縁膜上に耐酸化膜を形成する工程と、
    前記ＭＯＳトランジスタの形成領域に形成された前記耐酸化膜を除去すると共に前記ゲート絶縁膜を除去せずに残す工程と、
    前記不揮発性メモリセルの形成領域に残された前記耐酸化膜をマスクとして、前記ＭＯＳトランジスタの形成領域を選択酸化することにより前記ゲート絶縁膜を前記トンネル絶縁膜よりも厚くする工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記選択酸化後に、前記耐酸化膜のうち、前記フローティングゲートの下部近傍の前記トンネル絶縁膜を被覆する部分のみを残膜させる工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記耐酸化膜は窒化シリコン膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
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US8202778B2 (en) * 2010-08-31 2012-06-19 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with simultaneous etch in non-NVM area
US9842845B1 (en) * 2016-10-28 2017-12-12 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure

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Publication number Priority date Publication date Assignee Title
JPH03227573A (ja) * 1990-02-01 1991-10-08 Matsushita Electron Corp 半導体記憶装置の製造方法
JP3461107B2 (ja) 1997-07-09 2003-10-27 三洋電機株式会社 半導体集積回路の製造方法
JP3556079B2 (ja) 1997-10-02 2004-08-18 旭化成マイクロシステム株式会社 半導体装置の製造方法
JP3398040B2 (ja) * 1998-03-27 2003-04-21 三洋電機株式会社 不揮発性半導体記憶装置とその製造方法
KR100268894B1 (ko) * 1998-09-29 2000-10-16 김영환 플래쉬 메모리 소자의 제조방법
JP2001060674A (ja) * 1999-08-20 2001-03-06 Seiko Epson Corp 不揮発性メモリトランジスタを含む半導体装置
JP2002064156A (ja) 2000-06-09 2002-02-28 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
KR100505714B1 (ko) * 2003-11-26 2005-08-03 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법
KR100718253B1 (ko) * 2005-08-17 2007-05-16 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법

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