JPH1074846A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】金属またはシリサイドとポリシリコンを積層し
たゲート電極と局所配線の配線容量と抵抗を低減するこ
とにより半導体装置の高速化を図る。ゲートへの不純物
拡散による工程中のしきい値変動を防止し、また配線を
リダンダンシ切断したときの救済率を向上する。 【解決手段】局所配線を構成するポリシリコンが不純物
を含有せず、または抵抗率１０Ωｃｍ以上のノンドープ
ポリシリコンとすることにより、局所配線の容量と抵抗
を低減し、またポリシリコン局所配線へのコンタクト不
良を低減する。ノンドープポリシリコンを高不純物濃度
のポリシリコン配線の中間に配置することにより、ポリ
シリコンからなるＭＯＳＦＥＴゲートへの工程中におけ
る不純物拡散を防止し、しきい値を安定化させる。ノン
ドープポリシリコンをリダンダンシ切断部に用いること
により救済率を向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の配線又
は電極の構造と、その製造方法に関する。特に配線容量
の低減による半導体装置の高速化、リダンダンシ工程の
容易化及び、半導体装置を構成するＭＯＳＦＥＴのしき
い値電圧の安定化を達成する半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】従来より、半導体装置を構成するＭＯＳ
ＦＥＴのゲート電極、及び素子間を接続する配線の材料
には、不純物を高濃度に含むポリシリコンが用いられて
いる。しかし、近年の半導体装置の高速化に伴い、高濃
度不純物を含む単独のポリシリコンを用いるよりも、不
純物を高濃度に含むポリシリコンと、低抵抗の高融点金
属又はそのシリサイドとの積層構造が多く用いられるよ
うになった。

【０００３】シリサイド技術を用いた、ＭＯＳＦＥＴか
ら構成される半導体装置の構造を図１８（ａ）、（ｂ）
に示し、併せてその製造方法について説明する。ここで
図１８（ａ）は従来の製造方法により製造された半導体
装置の断面図であり、図１８（ｂ）は図１８（ａ）に示
した断面図の理解を容易にするための、主要部分のパタ
ーンの平面図である。図１８（ｂ）のＡ−Ａの断面が図
１８（ａ）に対応している。

【０００４】図１８（ａ）において、１はＰ型シリコン
基板、２はＰウエル、３はＮウエル、４は素子分離絶縁
層である。また図面の左から順に、Ｎウエル３上の単体
のＰＭＯＳ、Ｐウエル２とＮウエル３との境界線上の素
子分離絶縁層（以下特にウエル分離絶縁層という）４上
の局所配線によりゲート電極が一体で形成された、ＣＭ
ＯＳインバータを構成するＰＭＯＳとＮＭＯＳ、Ｐウエ
ル２上の単体のＮＭＯＳ、リダンダンシ切断部１５と、
素子分離絶縁層４上の配線、及びＰウエル上の単体のＮ
ＭＯＳとが形成されている。

【０００５】尚、ソース、ドレイン領域、ゲート電極等
はコンタクトホールを通じて、層間絶縁膜１２上のアル
ミ配線１３に接続される。図示するような従来の半導体
装置の製造方法は、まず基板１表面上にＬＯＣＯＳ(Loc
al Oxidation of Silicon)法或いはＳＴＩ（Shallow Tr
ench Isolation）法等により素子分離絶縁層４を形成す
る。次に基板１表面上に、ゲート酸化膜として薄い熱酸
化膜５とポリシリコン６３、６４とを順次形成する。次
にリソグラフィー技術を用いてポリシリコン６３、６４
をパターニングし、ゲート電極及び配線を形成する。

【０００６】次にゲート電極と図示せぬレジストマスク
をマスクとして、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの
ソース、ドレイン形成領域にそれぞれ不純物をイオン注
入し、拡散深さの浅いＮ^- 領域７１とＰ^- 領域７２とを
形成する。次に窒化シリコンを全面に形成し、これを異
方性エッチングすることによりゲート電極の側面に側壁
８を形成する。次に側壁８が形成されたゲート電極と図
示せぬレジストマスクをマスクとしてソース、ドレイン
形成領域に再び不純物をイオン注入し、拡散深さの深い
Ｎ⁺ 領域９１（ソース、 ドレイン領域）とＰ⁺ 領域９２
（ソース、 ドレイン領域）とを形成する。ここでＮ^- 、
Ｐ^- は不純物濃度が低いこと、Ｎ⁺ 、Ｐ⁺ は不純物濃度
が高いことを示す。

【０００７】次にゲート酸化膜５を残してソース、ドレ
イン領域上の熱酸化膜を除去し、全面にチタン等の高融
点金属を堆積して熱処理を行うことにより、ソース、ド
レイン領域上、ゲート電極上及び配線上に選択的にシリ
サイド層１１を形成する。未反応のチタンはエッチング
により除去する。このように、露出したポリシリコン表
面上に自己整合的にシリサイド層を形成する技術を、Ｓ
ＡＬＩＣＩＤＥ(SelfAligned Silicide)技術と称す
る。

【０００８】次に層間絶縁膜１２を堆積し、その表面を
ＣＭＰ（Chemical Mechanical Polish）法により平坦化
する。次にコンタクト孔の開口部分以外を図示せぬレジ
ストで被覆し、異方性エッチングすることにより配線上
へのコンタクト孔１９と拡散層へのコンタクト孔２０を
同時に開口する。その後コンタクト孔１９、２０の開口
部分にのみ、ＣＶＤ法を用いて選択的にタングステン等
の高融点金属１８を形成する。次に、アルミニウム配線
１３、パッシベーション膜１４を形成し、最後にパッド
工程を経て半導体装置が完成される。

【０００９】尚、製造する半導体装置がメモリ装置を含
む場合、パッド工程の後、図示せぬレジストマスクを用
いて、パッシベーション膜１４と層間絶縁膜１２を、層
間絶縁膜が薄く残る程度にエッチングし、図１８（ａ）
に示すように、ポリシリコン６３とシリサイド層１１か
らなる配線上に、リダンダンシ切断部１５を設ける場合
がある。

【００１０】従来のＭＯＳＦＥＴの製造方法において
は、ソース、ドレインの形成領域にイオン注入を行う工
程で、Ｐウエル２上のゲート電極及び配線と、Ｎウエル
３上のゲート電極及び配線にも、それぞれ同時にイオン
注入を行う。よって、ゲート電極及び配線を構成するポ
リシリコン６３、６４には不純物が高濃度に導入される
ため、ゲート電極及び配線は高い導電性を有して形成さ
れる。

【００１１】しかし、全てのポリシリコンに不純物を高
濃度に導入した場合には、以下に示す問題を生ずる。す
なわち、素子分離絶縁層４上に形成された、不純物が高
濃度に導入されたポリシリコン６３、６４を構成要素と
する配線は、素子分離絶縁層４を介して、ウエル表面に
対してＭＩＳ(Metal Insulator Semiconductor) 容量を
形成する。このＭＩＳ容量は、ポリシリコン６３、６４
の下面とＰウエル３表面或いはＮウエル４表面との間で
形成されるため、非常に大きい値となる。この結果、配
線容量が増大し、半導体装置の高速動作が妨げられるこ
とになる。

【００１２】またポリシリコン６３、６４を構成要素と
する配線に電圧を印加した際には、素子分離絶縁層４の
下部のＰウエル３或いはＮウエル４に反転層が生じ、素
子分離の機能が失われる場合がある。従って、このよう
な反転層を生ずる際のしきい値電圧を、半導体装置の動
作電圧よりも十分高くする必要がある。

【００１３】すなわち、素子分離の機能を確保するため
には、Ｐウエル３及びＮウエル４の不純物濃度をより高
くする必要がある。しかし、これによりソース、ドレイ
ン領域９１及び９２とＰウエル３及びＮウエル４との間
に形成されるソース、ドレイン接合容量が増大し、トラ
ンジスタの高速動作が妨げられることになる。

【００１４】また、ポリシリコン中に不純物が高濃度に
導入されている場合には、シリサイド層の生成が妨げら
れ、シリサイド層を十分な厚さに形成することが困難と
なることが知られている。これはポリシリコン中に含有
される不純物が、ポリシリコンと高融点金属との化学反
応を抑制するためである考えられている。

【００１５】従って不純物が高濃度に導入されているポ
リシリコンにＳＡＬＩＣＩＤＥ技術を用いても、配線の
シート抵抗低減の効果が抑制されることになる。また半
導体装置の微細化、高密度化が進み配線の幅が狭くなっ
た場合には、配線のシート抵抗低減の効果がさらに顕著
に抑制されることとなる。

【００１６】尚、シート抵抗とは、単位配線幅における
単位長当りの抵抗値であり、Ω／squareを単位として配
線の特性評価に用いられる。また形成されるＭＯＳＦＥ
Ｔのしきい値制御のため、Ｐウエル上に形成されるＭＯ
ＳＦＥＴのゲート電極及び配線にはＮ型不純物を、また
Ｎウエル上に形成されるＭＯＳＦＥＴのゲート電極及び
配線にはＰ型不純物を導入している。このため、図１８
（ａ）、（ｂ）に示すように、ウエル分離絶縁層４の上
に、Ｎ⁺ ポリシリコン６３とＰ⁺ ポリシリコン６４と
が、互いに接触する部分を生ずる。この接触部分は、ポ
リシリコン６３、６４上に積層したシリサイド層１１に
より電気的に接続される。

【００１７】しかし製造プロセス中の熱工程において、
上層のシリサイド層１１を介して、或いは直接Ｐ⁺ ポリ
シリコン６４からＮ⁺ ポリシリコン６３へ、またはＮ⁺
ポリシリコン６３からＰ⁺ ポリシリコン６４へと、不純
物が相互に拡散する。よって配線と一体に形成されたＰ
型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴのゲート電極に反対
導電型の不純物が侵入し、それぞれのＦＥＴのしきい値
電圧が変動し、動作不良を生じることとなる。

【００１８】また層間絶縁膜１２の平坦化により、配線
へのコンタクト孔１９の深さは、拡散層９１へのコンタ
クト孔２０の深さよりも、ＬＯＣＯＳの基板上面からの
段差と配線の厚さを加えた分だけ小さくなる。このよう
な場合、配線上へのコンタクト孔１９と、拡散層へのコ
ンタクト孔２０とをＲＩＥ法によるエッチングで同時に
開口すれば、両コンタクト孔の深さの差だけ、配線上へ
のコンタクト孔１９の開口がオーバーエッチングされる
ことになる。さらにエッチングのストッパーとなるシリ
サイド層１１の膜厚が薄い場合や、モホロジー（平坦
性）が良くない場合には、エッチングストッパーとして
のマージンが小さいため、配線上へのコンタクト孔１９
への開口部分のシリサイド層１１が消失する部分が生ず
る。

【００１９】シリサイド層１１が一部又は全部消失した
コンタクト孔の開口部分に、タングステン等の高融点金
属を選択的にＣＶＤ成長させても、上層に形成される配
線とのコンタクトにおいて、十分に低い抵抗値が得られ
ず、コンタクト不良を生ずる。この問題の解決のため配
線へのコンタクト孔１９と、拡散層へのコンタクト孔２
０とを別々に開口する必要があるが、コンタクト孔を２
度に分けて開口するため、工程数が増加するという欠点
があった。

【００２０】また製造する半導体装置がメモリ装置を含
む場合には、図１８（ａ）、（ｂ）に示すリダンダンシ
切断部分１５において、動作不良のメモリセルを切断す
ることにより、欠陥を含む形成したメモリを救済する。
切断は、素子分離絶縁層４の上のポリシリコン６３とシ
リサイド層１１により構成された配線をレーザ加工機を
用いて熱的に切り離すことにより行う。

【００２１】しかし配線の切断が不完全で、例えば上層
のシリサイド層１１のみが切断され、配線の一部として
形成される不純物を高濃度に含むポリシリコン６３が残
存する場合には、このポリシリコン６３は導電性が高い
ため、配線は電気的に接続されたままとなり、リダンダ
ンシによるメモリセルの救済率が低下する。

【００２２】

【発明が解決しようとする課題】上記のように、従来の
ＳＡＬＩＣＩＤＥ技術においては、不純物が高濃度に導
入されたポリシリコンを配線として構成するため、ウエ
ル領域との間の容量が増大する。また素子分離絶縁層の
分離特性を確保するため、ウエルの不純物濃度を高くす
る必要があり、ソース、ドレインの接合容量が増大す
る。これらの容量により半導体装置の高速動作が妨げら
れるという問題があった。

【００２３】また、不純物が高濃度に導入されたポリシ
リコン上には、シリサイド層を十分な膜厚で形成するこ
とが困難なため、シリサイド層との積層構造とすること
によるシート抵抗低減の効果が小さく、またこの効果は
半導体装置の微細化に伴って顕著となる。

【００２４】また、Ｐウエル上及びＮウエル上には互い
に反対導電型の不純物が導入されたポリシリコンが用い
られるため、Ｐ⁺ ポリシリコンとＮ⁺ ポリシリコンとが
接触する部分が生じる。よってこの接触部分で互いに不
純物の拡散が生じ、ＦＥＴのしきい値電圧を変動させ、
動作不良を生じさせる原因となっていた。

【００２５】また、配線上へのコンタクト孔と基板への
コンタクト孔の深さが異なり、また配線上へのコンタク
ト孔の開口のマージンが小さいため、コンタクト不良を
生じやすいという欠点があった。またポリシリコン局所
配線上のコンタクト不良を防止しようとすれば工程数が
増加する。

【００２６】また半導体装置がメモリ装置を含んで形成
される場合では、、ポリシリコンより構成される配線の
切断が不完全な場合、ポリシリコンの導電率が高いため
にリダンダンシによるメモリセルの救済率が低いという
問題があった。

【００２７】本発明はＳＡＬＩＣＩＤＥ技術を用いる半
導体装置において、素子分離絶縁層上の配線に、不純物
を添加せずに高抵抗のノンドープポリシリコンを形成す
ることにより、上記の問題点を解決する半導体装置とそ
の製造方法を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明の半導体装置とそ
の製造方法は、高融点金属層または金属シリサイド層と
ポリシリコンとを積層した電極及び配線を有し、かつ前
記ポリシリコンの一部が不純物を添加しない領域、また
は抵抗率１０Ωｃｍ以上の領域からなることを特徴とし
ている。

【００２９】より具体的に本発明の第一の実施の形態で
は、第一、 第二領域を有する半導体基板と、前記半導体
基板の第一領域上に絶縁膜を介して形成された下層が不
純物を高濃度に含有したポリシリコン、上層が第一膜厚
の金属シリサイドによって構成された第一配線層と、前
記半導体基板の第二領域上に絶縁膜を介して形成された
下層がノンドープシリコンまたは、抵抗率１０Ωｃｍ以
上で形成されたポリシリコン、上層が前記第一の膜厚よ
り厚い第二膜厚の金属シリサイドによって構成された第
二配線層とを有することを特徴とする。

【００３０】また本発明の第二の実施の形態では、第
一、 第二領域を有する半導体基板と、前記半導体基板の
第一領域上に絶縁膜を介して形成された下層が不純物を
高濃度に含有したポリシリコン、上層が高融点金属によ
って構成された第一配線層と、前記半導体基板の第二領
域上に絶縁膜を介して形成された下層がノンドープシリ
コンまたは、抵抗率１０Ωｃｍ以上で形成されたポリシ
リコン、上層が高融点金属によって構成された第二配線
層とを有することを特徴とする。

【００３１】また上記の構成の半導体装置の製造方法と
しては、第一、第二領域を有する半導体基板上に絶縁膜
を形成する工程と、前記第一、第二領域上に形成された
前記絶縁膜上にノンドープ状態または抵抗率１０Ωｃｍ
以上のポリシリコンを形成する工程と、前記第一領域上
に形成されたポリシリコン上にレジストマスクを形成す
る工程と、前記レジストマスクを用いて前記第二領域上
に形成されたポリシリコンに不純物を導入する工程と、
前記第一領域上及び前記第二領域上に形成されたポリシ
リコン表面上に高融点金属または金属シリサイド層を形
成する工程とを有することを特徴とする。

【００３２】

【発明の実施の形態】本発明の第一の実施の形態による
半導体装置とその製造方法について、以下図１乃至図８
を参照して説明する。参照する各図面は、図面の左から
順に、Ｎウエル上の単体のＰＭＯＳ、ＰウエルとＮウエ
ルとの境界線上の素子分離絶縁層（以下、特にウエル分
離絶縁層と称する。）上の配線によりゲート電極が一体
で形成されたＣＭＯＳインバータを構成するＰＭＯＳと
ＮＭＯＳ、Ｐウエル上の単体のＮＭＯＳ、リダンダンシ
切断部、素子分離絶縁層上の配線、及びＰウエル上の単
体のＮＭＯＳとを形成する領域の断面図である。

【００３３】まず、図１に示すように、Ｐ型シリコン基
板１上に、不純物濃度４×１０¹⁶ｃｍ^-3のＰウエル２と
Ｎウエル３、及びＬＯＣＯＳ法或いはＳＴＩ法により素
子分離絶縁層４を形成する。次に、Ｐウエル２とＮウエ
ル３の表面上に、摂氏７５０度程度の酸素雰囲気中で、
ゲート酸化膜として膜厚５乃至１０ｎｍ程度の熱酸化膜
５を形成する。次に、摂氏６２０度程度におけるシラン
ガス（ＳｉＨ₄ ）の熱分解によるＣＶＤ(Chemical Vapo
r Deposition) 法により、不純物を含有しない膜厚３５
０ｎｍ程度のノンドープポリシリコン６を形成する。

【００３４】続いて図２に示すように、ノンドープポリ
シリコン６全面に図示せぬレジストを形成し、リソグラ
フィー技術により、ゲート電極及び配線を形成する領域
にレジストマスクを形成する。そして素子分離絶縁層４
及び熱酸化膜５をストッパーとして、ノンドープポリシ
リコン６をエッチングしゲート電極及び配線の形状にパ
ターニングする。

【００３５】続いて図３に示すように、基板１の全面に
レジストを形成し、これをパターニングすることにより
レジストマスク５１を形成し、Ｐウエル２上に形成され
たゲート電極等を露出させる。尚、レジストマスク５１
の開口部における図面左側のゲート絶縁膜５の上のポリ
シリコンもゲート電極として形成されている。次にレジ
ストマスク５１、ゲート電極、素子分離絶縁層４等をマ
スクとして、砒素を加速エネルギー５０ｋｅＶ、ドーズ
量３×１０¹⁴ｃｍ^-2の条件でイオン注入し、Ｐウエル２
におけるＮ型ＭＯＳＦＥＴのソース、ドレインの形成領
域に、拡散深さの浅いＮ^- 領域７１を自己整合的に形成
する。

【００３６】この際、Ｐウエル２上に露出したポリシリ
コンにより形成されたゲート電極にも、同時に砒素が注
入され、ノンドープポリシリコン６から、Ｎ^- ポリシリ
コン６１に変化する。またレジストマスク５１でマスク
されたＮウエル３上のゲート電極６と素子分離絶縁層４
上の配線６は、ノンドープの状態が維持される。

【００３７】レジストマスク５１を除去した後、図４に
示すように、基板１の全面にレジストを形成し、これを
パターニングすることによりレジストマスク５２を形成
し、Ｎウエル３上に形成されたゲート電極を露出させ
る。尚、レジストマスク５２の開口部における図面右側
のゲート絶縁膜５の上のポリシリコンもゲート電極とし
て形成されている。次にレジストマスク５２、ゲート電
極、素子分離絶縁層４等をマスクとして、二弗化ホウ素
を加速エネルギー４５ｋｅＶ、ドーズ量２×１０¹⁴ｃｍ
^-2の条件でイオン注入し、Ｎウエル３におけるＰ型ＭＯ
ＳＦＥＴのソース、ドレインの形成領域に、拡散深さの
浅いＰ^- 領域７２を自己整合的に形成する。この際、Ｎ
ウエル３上に露出したポリシリコンにより形成されたゲ
ート電極にも、同時に二弗化ホウ素が注入されるため、
ノンドープポリシリコン６からＰ^-ポリシリコン６２に
変化する。またレジストマスクでマスクされた素子分離
絶縁層４上の配線６は、ノンドープの状態が維持され
る。

【００３８】レジストマスク５２を除去した後、図５に
示すように、摂氏７８０度程度、ジクロルシラン（Ｓｉ
Ｈ₂ Ｃｌ₂ ）とアンモニヤ（ＮＨ₃ ）を原料とするＣＶ
Ｄ法により、基板１全面に窒化シリコンを堆積する。次
に窒化シリコンを異方性エッチングすることにより、各
ゲート電極の側面に幅１００ｎｍ程度の側壁８を形成す
る。

【００３９】次に基板１全面にレジストを形成し、これ
をパターニングし、レジストマスク５３を形成する。次
にレジストマスク５３、ゲート電極６１、側壁８、素子
分離絶縁層４等をマスクとして、砒素を加速エネルギー
５０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオン
注入し、Ｐウエル２におけるＮ型ＭＯＳＦＥＴのソー
ス、 ドレインの形成領域に拡散深さの深いＮ⁺ 領域（ソ
ース、 ドレイン領域）９１を自己整合的に形成する。

【００４０】この際、Ｐウエル２上のゲート電極には、
同時に砒素が注入され、先の工程における砒素の注入と
併せて、砒素が二重に注入される。これによりポリシリ
コン６１は不純物を高濃度に含有するＮ⁺ ポリシリコン
６３に変化する。また、レジストマスク５３でマスクさ
れた素子分離絶縁層４上の配線６は、ノンドープの状態
が維持される。

【００４１】レジストマスク５３を除去した後、図６に
示すように、基板１全面にレジストを形成し、これをパ
ターニングすることによりレジストマスク５４を形成
し、Ｎウエル上に形成されたゲート電極を露出させる。
次にレジストマスク５４、ゲート電極６４、側壁８、素
子分離絶縁層４等をマスクとして、ホウ素を加速エネル
ギー１０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイ
オン注入し、Ｎウエル３におけるＰ型ＭＯＳＦＥＴのソ
ース、ドレイン領域に拡散深さの深いＰ⁺ 領域（ソー
ス、 ドレイン領域）９２を自己整合的に形成する。

【００４２】この際、Ｎウエル３上のゲート電極には、
同時にホウ素が注入され、先の工程におけるホウ素の注
入と併せて、ホウ素が二重に注入される。これによりポ
リシリコン６２は不純物を高濃度に含有するＰ⁺ ポリシ
リコン６４に変化する。また、レジストマスク５４でマ
スクされた素子分離絶縁層４上の配線６はノンドープの
状態が維持される。

【００４３】尚、基板、ゲート電極及び配線に注入され
た不純物の活性化熱処理は、ランプアニール法により、
摂氏１０００度、２０秒の条件下で、両イオン注入後に
一括して行う。

【００４４】レジストマスク５４を除去した後、図７に
示すように、Ｎ型、Ｐ型ＭＯＳＦＥＴのソース、ドレイ
ン領域９１及び９２上のゲート絶縁膜５を除去し、それ
ぞれソース、 ドレイン領域９１、９２を露出させる。次
に、全面に高融点金属、例えばチタン及びチタンナイト
ライドを連続してスパッタ法により堆積する。尚、本実
施の形態においてはチタンを膜厚２０ｎｍ程度で、チタ
ンナイトライドを膜厚７０ｎｍ程度で形成する。次に、
ランプアニール法を用いて摂氏７５０度、３０秒の熱処
理を行い、シリサイド層１０、１１を形成する。未反応
のチタン及びチタンナイトライドは硫酸、過酸化水素
１：１の混合液によるエッチングで除去する。次に再び
８５０℃、２０秒の熱処理を行うことにより、シリサイ
ドの結晶を安定化させる。このシリサイド形成工程によ
り、ソース、ドレイン領域９１、９２表面上、ゲート電
極６３、６４の上面の露出部分、及びノンドープポリシ
リコンからなる配線６の表面に、それぞれシリサイド層
１０、１１が形成される。尚、形成されるシリサイド層
１０、１１の膜厚は、ノンドープポリシリコン上で５０
ｎｍ程度、その他の部分で３０ｎｍ程度となる。

【００４５】続いて図８に示すように、ＣＶＤ法により
層間絶縁膜１２を堆積した後、ＣＭＰ法により平坦化を
行い、コンタクト孔の開口部分以外を図示せぬレジスト
で被覆する。次に、配線上へのコンタクト孔１９と拡散
層へのコンタクト孔２０を異方性エッチングにより同時
に開口する。次に両コンタクト孔１９、２０に、六弗化
タングステンとシランガスを用いたＣＶＤ法により、摂
氏２５０度程度において例えばタングステン等の高融点
金属１８を選択的に形成する。次にアルミ配線１３、パ
ッシベーション膜１４を形成し、パッド工程を経て本発
明の第一の実施例による半導体装置を完成する。

【００４６】尚、製造する半導体装置がメモリ装置を含
む場合は、パッド工程の後、図示せぬレジストマスクを
用いて、パッシベーション膜１４と層間絶縁膜１２を、
層間絶縁膜１２が薄く残る程度にエッチングし、リダン
ダンシ切断部分１５を設ける場合がある。

【００４７】また第一の実施の形態の図３及び図４を参
照して説明した工程において、レジストマスク５２、５
４は、素子分離絶縁層４上に形成されたポリシリコン６
の全てを覆って形成しているが、これらの工程で行われ
るイオン注入では、注入されるイオンの濃度が低いた
め、上層に形成されるシリサイド層１０を十分な膜厚で
形成することが可能ならば、必ずしも上記に説明したよ
うに、素子分離絶縁層４上に形成されたポリシリコン６
の全てを覆って形成する必要はない。尚、この場合、素
子分離絶縁層４上に形成されるポリシリコン６のシート
抵抗はその抵抗率が１０Ωｃｍ以上で形成されるとよ
い。

【００４８】また第一の実施の形態の図３及び図４を参
照して説明した工程は、トランジスタのＬＤＤ（Lightl
y Doped Drain ）領域の形成工程であるが、ＬＤＤ領域
を形成しないトランジスタの製造工程では、この工程を
省略してもよい。

【００４９】上記のような本発明の第１の実施の形態に
よれば、従来の半導体装置及びその製造方法に比べて次
のような効果を有する。ノンドープポリシリコンは非常
に抵抗率が高く、ほぼ絶縁体とみなすことができる。従
って配線において、ノンドープポリシリコンは、電気的
には素子分離絶縁層４と共に、シリサイド層とＰウエル
２又はＮウエル３との間に容量を形成するための誘電体
層と見なすことができる。よって従来の高不純物濃度ポ
リシリコンを用いる場合に比べて、ノンドープポリシリ
コンの膜厚の分だけ、配線と基板とに生じるＭＩＳ容量
を小さくすることができる。

【００５０】またノンドープポリシリコンを用いれば、
ＭＩＳ容量が小さくなりＭＩＳ反転層形成のしきい値電
圧が高くなる。よって素子分離絶縁層４の分離機能が高
められる。このため、ウエル濃度を低くしても十分な素
子分離が可能となるので、ＭＯＳＦＥＴのソース、ドレ
イン接合容量が低減する。

【００５１】よってＭＩＳ容量の低減及びソース、ドレ
イン接合容量を低減させることができるので、半導体装
置の高速動作が達成される。また、ポリシリコンとシリ
サイド層によって形成された配線のシート抵抗は、シリ
サイド層のシート抵抗とポリシリコンのシート抵抗とが
並列に接続された際の値と考えられる。シリサイド層の
シート抵抗は、不純物を多量に添加したポリシリコンの
シート抵抗に比べて５０倍から１００倍程度小さい。従
って配線のシート抵抗は、主としてシリサイド層のシー
ト抵抗に支配される。

【００５２】本発明では、ノンドープポリシリコンとの
反応によるシリサイド層１０と、従来通り高濃度に不純
物を含有するポリシリコンとの反応によるシリサイド層
１１が形成される。ノンドープポリシリコン上に形成さ
れるシリサイド層１０は、ポリシリコン中にシリサイド
化を抑制する不純物が存在しないため、厚く平坦に成長
することができる。このため配線を構成するノンドープ
ポリシリコン６の抵抗率が非常に高くても、配線として
十分な導電性を示すことができる。従って、ノンドープ
ポリシリコンを用いた配線のシート抵抗は、高濃度に不
純物を含むポリシリコンを用いた配線のシート抵抗に比
べて低い値となる。

【００５３】また、従来では半導体装置の微細化、高密
度化が進み配線等の幅が狭くなるとき、高濃度に不純物
が含有されたポリシリコン上にシリサイド層を形成して
も、シリサイド層による配線のシート抵抗の低減の効果
が抑制される問題点があったが、本発明では微細化に伴
う不都合は生じることなく、配線等の幅にかかわらず十
分な膜厚のシリサイド層を形成することができる。

【００５４】また本発明では、Ｎ⁺ ポリシリコンとＰ⁺
ポリシリコンからなる配線の中間には、必ずノンドープ
ポリシリコンが存在する。よって製造プロセス中の熱工
程において、Ｎ⁺ からＰ⁺ 又はＰ⁺ からＮ⁺ への不純物
の直接的な相互拡散、或いはシリサイド層を介しての不
純物の拡散を防ぐことができ、ＭＯＳＦＥＴのゲート電
極に反対導電型の不純物が導入されるために生じる動作
不良を防ぐことができる。 また配線と拡散層をそれぞ
れ上部のアルミ配線１３と接続する工程において、層間
絶縁層１２を平坦化するために、ポリシリコン局所配線
上へのコンタクト孔１９の深さは、拡散層へのコンタク
ト孔２０の深さよりも素子分離絶縁層の基板上の段差と
配線の膜厚を加えた値だけ小さい。ここで配線上へのコ
ンタクト孔１９と拡散層へのコンタクト孔２０とを同時
にＲＩＥ法により開口すると、両コンタクト孔の深さの
差だけ、局所配線上へのコンタクトの開口にオーバーエ
ッチングが加えられる。しかし、エッチングのストッパ
ーとして働くシリサイド層の膜厚は、不純物が高濃度に
導入されたポリシリコン６３、６４上に形成されるシリ
サイド層１１に比べ、ノンドープポリシリコン６上に形
成されるシリサイド層１０の方が厚い。またチタンシリ
サイドのモホロジー（平坦性）が良好である。このた
め、従来のように局所配線上へのコンタクト孔１９の開
口部分のシリサイド層が、オーバーエッチングにより消
失することがない。

【００５５】またシリサイド層１０が残留しているコン
タクト孔１９の開口部分に、高融点金属１８を選択的に
ＣＶＤ成長すれば、配線上のコンタクトは電気的に良好
な接続状態となる。また従来のように、配線上へのコン
タクト孔１９の開口と、拡散層へのコンタクト孔２０の
開口とを別個に行う方法に比べて、工程数が低減される
利点がある。

【００５６】またレーザ加工機によるメモリ装置のリダ
ンダンシ切断工程において、チタンシリサイド層のみが
切断され、下層のポリシリコンが残存している場合で
も、残留しているシリコンはノンドープの状態であり、
これを絶縁層とみなすことができるので、電気的には切
断されたことになり、リダンダンシの救済率を改善する
ことができる。

【００５７】続いて本発明の第二の実施の形態による半
導体装置とその製造方法について、図９乃至図１７を参
照して説明する。参照する図面は第一の実施の形態と同
様に、図面の左から順に、Ｎウエル上の単体のＰＭＯ
Ｓ、ＰウエルとＮウエルとの境界線上のウエル分離絶縁
層上の配線によりゲート電極が一体で形成されたＣＭＯ
Ｓインバータを構成するＰＭＯＳとＮＭＯＳ、Ｐウエル
上の単体のＮＭＯＳ、リダンダンシ切断部、素子分離絶
縁層上の配線、及びＰウエル上の単体のＮＭＯＳとを形
成する領域の断面図である。また、特に言及しない点
は、第一の実施の形態で示した点と同様である。

【００５８】まず図９に示すように、Ｐ型シリコン基板
１にＰウエル２とＮウエル３、素子分離絶縁層４を形成
する。次にＰウエル２とＮウエル３の表面上に熱酸化膜
５を形成する。次に素子分離絶縁膜４、熱酸化膜５表面
上に、ＣＶＤ法により膜厚３５０ｎｍ程度でノンドープ
ポリシリコン６を堆積する。次にポリシリコン６全面に
レジストを形成し、これをパターニングすることにより
レジストマスク５５を形成する。次にレジストマスク５
５をマスクとして、リンを加速エネルギー４０ｋｅＶ、
ドーズ量１×１０¹⁶ｃｍ^-2の条件でイオン注入し、ノン
ドープポリシリコン６の一部をＮ⁺ ポリシリコン６３に
変化させる。この際、レジストマスク５５でマスクされ
たポリシリコン６はノンドープの状態が維持される。

【００５９】レジストマスク５５を除去した後、図１０
に示すように、同様に、ポリシリコン６全面にレジスト
を形成し、これをパターニングすることにより、レジス
トマスク５６を形成する。次にレジストマスク５６をマ
スクとしてホウ素を加速エネルギー１５ｋｅＶ、ドーズ
量７×１０¹⁵ｃｍ^-2の条件でイオン注入し、ノンドープ
ポリシリコン６を、Ｐ⁺ ポリシリコン６４に変化させ
る。この際、レジストマスク５６でマスクされたポリシ
リコン６はノンドープの状態が維持される。レジストマ
スク５６を除去した後、導入した不純物の拡散のため摂
氏８００度、３０分程度の熱処理を行う。

【００６０】続いて図１１に示すように、全面に膜厚１
００ｎｍ程度の高融点金属１６、例えばタングステン層
をスパッタ法により堆積する。引き続き摂氏７８０度程
度において、ジクロリシランとアンモニヤを用いたＣＶ
Ｄ法により、膜厚１００ｎｍ程度の窒化シリコン膜１７
堆積する。

【００６１】続いて図１２に示すように、図示せぬレジ
ストをマスクとし、素子分離絶縁層４及び基板上の熱酸
化膜５をエッチングストッパーとして、選択的に窒化膜
１７、高融点金属１６及びＮ⁺ 、Ｐ⁺ ポリシリコン６
３、６４、ノンドープポリシリコン６を、パターニング
し、ゲート電極、配線の形状に加工する。

【００６２】続いて図１３に示すように、全面にレジス
トを形成し、これをパターニングすることによりレジス
トマスク５７を形成し、Ｐウエル２上に形成されたゲー
ト電極を露出させる。次にレジストマスク５７、ゲート
電極、素子分離絶縁層５等をマスクとして、基板の露出
部分に砒素を加速エネルギー５０ｋｅＶ、ドーズ量３×
１０¹⁴ｃｍ^-2の条件でイオン注入する。これによりＰウ
エル２におけるＮ型ＭＯＳＦＥＴのソース、ドレインの
形成領域に、拡散深さの浅いＮ^- 領域７１を自己整合的
に形成する。

【００６３】レジストマスク５７を除去した後、続いて
図１４に示すように、全面にレジストを形成し、これを
パターニングすることによりレジストマスク５８を形成
し、Ｎウエル３上に形成されたゲート電極を露出させ
る。次にレジストマスク５８、ゲート電極、素子分離絶
縁層５等をマスクとして、基板の露出部分に二弗化ホウ
素を加速エネルギー４５ｋｅＶ、ドーズ量２×１０¹⁴ｃ
ｍ^-2の条件でイオン注入する。これにより、Ｎウエル３
におけるＰ型ＭＯＳＦＥＴのソース、ドレインの形成領
域に拡散深さの浅いＰ^- 領域７２を自己整合的に形成す
る。

【００６４】レジストマスク５８を除去した後、続いて
図１５に示すようにＣＶＤ法により全面に窒化シリコン
層を堆積し、これを異方性エッチングすることにより、
ゲート電極の側面に幅１００ｎｍ程度の側壁８を形成す
る。次に基板１の全面にレジストを形成しこれをパター
ニングすることにより、レジストマスク５９を形成し、
Ｐウエル２上に形成されたゲート電極を露出させる。次
にレジストマスク５９、ゲート電極、素子分離絶縁層４
等をマスクとして、砒素を加速エネルギー５０ｋｅＶ、
ドーズ量３×１０¹⁴ｃｍ^-2の条件でイオン注入し、Ｐウ
エル２におけるＮ型ＭＯＳＦＥＴのソース、ドレインの
形成領域に、拡散深さの深いＮ⁺ 領域（ソースドレイン
領域）９１を自己整合的に形成する。

【００６５】レジストマスク５９を除去した後、続いて
図１６に示すように、基板１の全面にレジストを形成し
これをパターニングすることにより、レジストマスク６
０を形成し、Ｎウエル３上に形成されたゲート電極を露
出させる。次にレジストマスク６０、ゲート電極、素子
分離絶縁層４等をマスクとして、ホウ素を加速エネルギ
ー１０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオ
ン注入し、Ｎウエル２におけるＰ型ＭＯＳＦＥＴのソー
ス、ドレインの形成領域に、拡散深さの深いＰ⁺ 領域
（ソース、 ドレイン領域）９２を自己整合的に形成す
る。

【００６６】尚、上記のＮ型及びＰ型ＭＯＳＦＥＴのソ
ース、ドレイン領域への自己整合的なイオン注入工程に
ついては、前記第１の実施の形態と同様、ノンドープポ
リシリコンとする部分をレジストマスクで覆うよう述べ
ているが、第二の実施の形態においては、ノンドープポ
リシリコンは、高融点金属膜１６と窒化膜１７で覆われ
ている。高融点金属膜１６と窒化膜１７はイオン注入に
対し十分なマスク作用があるので、イオン注入工程にお
いてノンドープポリシリコン上にはレジストマスクを設
けなくてもよい。

【００６７】続いて図１７に示すように、ＣＶＤ法によ
り層間絶縁膜１２を堆積してＣＭＰ法により平坦化を行
い、図示せぬコンタクト孔を開口し、アルミ配線１３、
パッシベーション膜１４を形成し、パッド工程を経て本
発明の第二の実施の形態による半導体装置を完成する。

【００６８】尚、製造する半導体装置がメモリ装置を含
む場合は、パッド工程の後、図示せぬレジストマスクを
用いて、パッシベーション膜１４と層間絶縁膜１２を、
層間絶縁膜が薄く残る程度にエッチングし、リダンダン
シ切断部分１５を設ける場合がある。

【００６９】また第二の実施の形態の図１３及び図１４
を参照して説明した工程は、トランジスタのＬＤＤ（Li
ghtly Doped Drain ）領域の形成工程であるが、ＬＤＤ
領域を形成しないトランジスタの製造工程では、この工
程を省略してもよい。

【００７０】上記のような本発明の第二の実施の形態に
よれば、上記に述べた第一の実施の形態と基本的には同
様の効果を有する。また特に第二の実施の形態によれ
ば、素子分離絶縁層４及びウエル分離絶縁層４上の配線
として形成されるポリシリコン６が、ソース、 ドレイン
イオン注入の工程中でレジスト（レジストが無い場合は
窒化膜と高融点金属）でマスクされているため、不純物
が含まれないこと、及び配線のシート抵抗はその上部に
形成されたタングステンのシート抵抗によって支配され
ることが特徴である。

【００７１】また第二の実施の形態では第一の実施の形
態と異なり、スパッタ法を用いてポリシリコンの上部に
タングステン等の高融点金属を堆積する。すなわち第二
の実施の形態では、第一の実施の形態のようなシリサイ
ド層を形成することがないため、上層に形成される高融
点金属の膜厚は、下地のポリシリコンの不純物含有量と
は無関係で一定となる。一般にタングステン等の高融点
金属はシリサイド層に比べてシート抵抗が低いため、ノ
ンドープポリシリコンを含む配線のシート抵抗を十分に
低くすることができる。また一定の膜厚の高融点金属を
配線として形成することができるため、配線のシート抵
抗を精度よく形成することができる。

【００７２】尚、本発明は上記の第一及び第二の実施の
形態に限定されるものではない。例えば第一の実施の形
態においてノンドープポリシリコン上に形成する金属シ
リサイドは、チタンシリサイドの他、例えばコバルトシ
リサイド、ニッケルシリサイド、ジルコニウムシリサイ
ド、モリブデンシリサイド、パラジウムシリサイド、バ
ナジウムシリサイド、及びプラチナシリサイド等を用い
ることができる。

【００７３】また第二の実施の形態においてノンドープ
ポリシリコン上に形成する高融点金属としては、タング
ステンの他、ジルコニウム、チタン等や、それら金属の
積層膜を用いることができる。

【００７４】

【発明の効果】上述したように本発明の半導体装置とそ
の製造方法によれば、素子分離絶縁層上のポリシリコン
局部配線に不純物が添加されることなく高抵抗状態が保
たれ、かつシート抵抗がポリシリコン上の耐熱性金属層
または金属シリサイド層のシート抵抗値で定められるの
で、不純物を添加した導電性のポリシリコンを用いる従
来の方法に比べて配線の示す負荷容量と配線抵抗及びＭ
ＯＳＦＥＴのソース、ドレイン容量を低減することがで
き、半導体装置の高速化を達成すると共に、特にポリシ
リコン局所配線上へのコンタクト不良を低減すること
と、リダンダンシ救済率を高めることができる。また製
造工程において、ＭＯＳＦＥＴのゲート電極に含まれる
不純物が相互拡散されることが防止されるので、工程中
におけるＭＯＳＦＥＴのしきい値変動とばらつきを低減
することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態の半導体装置の製造方
法を説明する断面図。

【図２】図１に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図３】図２に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図４】図３に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図５】図４に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図６】図５に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図７】図６に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図８】図７に続く本発明の第一の実施形態の半導体装
置の製造方法を説明する断面図。

【図９】本発明の第二の実施形態の半導体装置の製造方
法を説明する断面図。

【図１０】図９に続く本発明の第二の実施形態の半導体
装置の製造方法を説明する断面図。

【図１１】図１０に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１２】図１１に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１３】図１２に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１４】図１３に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１５】図１４に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１６】図１５に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１７】図１６に続く本発明の第二の実施形態の半導
体装置の製造方法を説明する断面図。

【図１８】従来の半導体装置の断面図及び上面図。

【符号の説明】

１ Ｐ型シリコン基板 ２ Ｐウエル２ ３ Ｎウエル ４ 素子分離絶縁層 ５ 熱酸化膜 ６ ノンドープポリシリコン ８ 側壁 １０、１１ シリサイド膜 １２ 層間絶縁膜 １３ アルミ配線 １４ パッシベーション膜 １５ リダンダンシ切断部 １６、１８ 高融点金属 １７ 窒化シリコン膜 １９、２０ コンタクト孔 ５１、５２、５３、５４、５５、 ５６、５７、５８、５９、６０ レジストマスク ６１ Ｎ^- ポリシリコン ６２ Ｐ^- ポリシリコン ６３ Ｎ⁺ ポリシリコン ６４ Ｐ⁺ ポリシリコン ７１ Ｎ^- 領域 ７２ Ｐ^- 領域 ９１ Ｎ⁺ 領域 ９２ Ｐ⁺ 領域

Claims (23)

【特許請求の範囲】
1. 【請求項１】第一、 第二領域を有する半導体基板と、 前記半導体基板の第一領域上に絶縁膜を介して形成され
   た下層が不純物を高濃度に含有したポリシリコン、上層
   が第一膜厚の金属シリサイドによって構成された第一配
   線層と、 前記半導体基板の第二領域上に絶縁膜を介して形成され
   た下層がノンドープシリコンまたは、抵抗率１０Ωｃｍ
   以上で形成されたポリシリコン、上層が前記第一の膜厚
   より厚い第二膜厚の金属シリサイドによって構成された
   第二配線層とを有することを特徴とする半導体装置。
2. 【請求項２】第一、 第二領域を有する半導体基板と、 前記半導体基板の第一領域上に絶縁膜を介して形成され
   た下層が不純物を高濃度に含有したポリシリコン、上層
   が高融点金属によって構成された第一配線層と、 前記
   半導体基板の第二領域上に絶縁膜を介して形成された下
   層がノンドープシリコンまたは、抵抗率１０Ωｃｍ以上
   で形成されたポリシリコン、上層が高融点金属によって
   構成された第二配線層とを有することを特徴とする半導
   体装置。
3. 【請求項３】前記半導体基板の第二領域上には、素子分
   離絶縁膜が存在することを特徴とする請求項１または２
   記載の半導体装置。
4. 【請求項４】前記半導体基板の第二領域上には、リダン
   ダンシ切断部分が存在することを特徴とする請求項１ま
   たは２記載の半導体装置。
5. 【請求項５】前記半導体基板の第二領域上には、上層配
   線とのコンタクト部分が存在することを特徴とする請求
   項１または２記載の半導体装置。
6. 【請求項６】前記第一領域と前記第二領域とは互いに隣
   接しており、前記第一配線層と前記第二配線層とは互い
   に電気的に接続されていることを特徴とする請求項１ま
   たは２記載の半導体装置。
7. 【請求項７】前記第一配線層は、下層のポリシリコンが
   第一導電型不純物を含有した第三配線層と、下層のポリ
   シリコンが第二導電型不純物を含有した第四配線層とか
   らなり、前記第二配線層は前記半導体基板の素子分離絶
   縁膜上で、前記第三、 第四配線層を電気的に接続するこ
   とを特徴とする請求項１または２記載の半導体装置。
8. 【請求項８】前記金属シリサイドは、チタンシリサイ
   ド、コバルトシリサイド、ニッケルシリサイド、ジルコ
   ニウムシリサイド、モリブデンシリサイド、パラジウム
   シリサイド、バナジウムシリサイド、プラチナシリサイ
   ドの何れか一の材料よりなることを特徴とする請求項１
   記載の半導体装置。
9. 【請求項９】前記高融点金属は、タングステン、ジルコ
   ニウム、チタンの何れか一の材料よりなることを特徴と
   する請求項２記載の半導体装置。
10. 【請求項１０】半導体基板と、 前記半導体基板上に絶縁膜を介して配置されたポリシリ
    コンと、 前記ポリシリコン上に配置され前記ポリシリコンとの積
    層構造により配線層を構成する高融点金属層または金属
    シリサイド層とを有し、 前記ポリシリコンの一部領域がノンドープ状態、または
    抵抗率１０Ωｃｍ以上であることを特徴とする半導体装
    置。
11. 【請求項１１】前記ポリシリコンの一部領域が、少なく
    とも１の素子分離絶縁層上に存在することを特徴とする
    請求項１０記載の半導体装置。
12. 【請求項１２】前記ポリシリコンの一部領域が、少なく
    とも１のリダンダンシ切断部分に存在することを特徴と
    する請求項１０記載の半導体装置。
13. 【請求項１３】前記ポリシリコンの一部領域が、高濃度
    のＮ型ポリシリコンと高濃度のＰ型ポリシリコンとの間
    に存在することを特徴とする請求項１０記載の半導体装
    置。
14. 【請求項１４】前記ポリシリコンの一部領域が、上層配
    線との少なくとも１のコンタクト部分に存在することを
    特徴とする請求項１０記載の半導体装置。
15. 【請求項１５】第一、第二領域を有する半導体基板上に
    絶縁膜を形成する工程と、 前記第一、第二領域上に形成された前記絶縁膜上にノン
    ドープ状態または抵抗率１０Ωｃｍ以上のポリシリコン
    を形成する工程と、 前記第一領域上に形成されたポリシリコン上にレジスト
    マスクを形成する工程と、 前記レジストマスクを用いて前記第二領域上に形成され
    たポリシリコンに不純物を導入する工程と、 前記第一領域上及び前記第二領域上に形成されたポリシ
    リコン表面上に高融点金属または金属シリサイド層を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
16. 【請求項１６】前記第一領域及び前記第二領域とは互い
    に隣接していることを特徴とする請求項１５記載の半導
    体装置。
17. 【請求項１７】前記第二領域上に形成される絶縁膜は素
    子間分離絶縁層であることを特徴とする請求項１５記載
    の半導体装置の製造方法。
18. 【請求項１８】前記第二領域の半導体基板上にリダンダ
    ンシ切断部分を形成することを特徴とする請求項１５記
    載の半導体装置の製造方法。
19. 【請求項１９】前記第二領域の半導体基板上に、前記第
    二領域上に形成された高融点金属または金属シリサイド
    に電気的に接続されるコンタクトを形成することを特徴
    とする請求項１５記載の半導体装置の製造方法。
20. 【請求項２０】前記第一領域上及び前記第二領域上に形
    成されたポリシリコン表面上に高融点金属または金属シ
    リサイド層を形成する工程の後に、前記半導体基板上に
    層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記
    金属または金属シリサイドに達する第一コンタクト孔
    と、前記半導体基板に達する第二コンタクト孔を同時に
    開口する工程をさらに有することを特徴とする請求項１
    ５記載の半導体装置の製造方法。
21. 【請求項２１】前記金属シリサイドを、チタンシリサイ
    ド、コバルトシリサイド、ニッケルシリサイド、ジルコ
    ニウムシリサイド、モリブデンシリサイド、パラジウム
    シリサイド、バナジウムシリサイド、プラチナシリサイ
    ドの何れか一の材料により形成することを特徴とする請
    求項１５記載の半導体装置。
22. 【請求項２２】前記高融点金属を、タングステン、ジル
    コニウム、チタンの何れか一の材料により形成すること
    を特徴とする請求項１５記載の半導体装置。
23. 【請求項２３】第一、第二領域を有する半導体基板上に
    絶縁膜を形成する工程と、 前記絶縁膜上にノンドープ状態または抵抗率１０Ωｃｍ
    以上のポリシリコンを形成する工程と、 前記第一領域上のポリシリコンに不純物を導入する工程
    と、 前記第一領域上及び前記第二領域上のポリシリコン表面
    上に金属または金属シリサイド層を形成する工程とを有
    することを特徴とする半導体装置の製造方法。