JPH0332056A - Ｃｍｉｓ半導体装置の製造方法 - Google Patents
Ｃｍｉｓ半導体装置の製造方法Info
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- JPH0332056A JPH0332056A JP1167753A JP16775389A JPH0332056A JP H0332056 A JPH0332056 A JP H0332056A JP 1167753 A JP1167753 A JP 1167753A JP 16775389 A JP16775389 A JP 16775389A JP H0332056 A JPH0332056 A JP H0332056A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同極ゲート即ちＰＭＯ３にはｐ型ゲート電極
を、ＮＭＯＳにはｎ型ゲート電極を有する構造の相補型
ＭＯＳ （ＣＭＯ３） 、−船釣には相補型絶縁ゲー）
（ＣＭＩＳ）半導体装置の製造に関する。
を、ＮＭＯＳにはｎ型ゲート電極を有する構造の相補型
ＭＯＳ （ＣＭＯ３） 、−船釣には相補型絶縁ゲー）
（ＣＭＩＳ）半導体装置の製造に関する。
本発明によるＣＭＩＳの製造は、ゲート電極とするべき
多結晶５ｉｌｌに対し例えばｎ型不純物源となる酸化膜
で多結晶Ｓｔを選択的にｎ型化する一方、この酸化膜を
マスクにｐ型多結晶Ｓｌを選択形威し、ｎ型とｐ型多結
晶の電気的接続は多結晶Ｓｌ上の高融点金属またはその
シリサイド膜で行うものである。
多結晶５ｉｌｌに対し例えばｎ型不純物源となる酸化膜
で多結晶Ｓｔを選択的にｎ型化する一方、この酸化膜を
マスクにｐ型多結晶Ｓｌを選択形威し、ｎ型とｐ型多結
晶の電気的接続は多結晶Ｓｌ上の高融点金属またはその
シリサイド膜で行うものである。
従来ＣＭＩＳのゲート電極は、ＰＭＯ３，ＮＭＯ３共に
主にｎ型多結晶Ｓｉを用いてきたが、例えば０．５ Ｖ
以下の低いしきい値電圧のＣＭＩＳを得るためには、同
極ゲート構造が有効になってきた。同極ゲート構造ＣＭ
ＩＳを製造する上で、導電型の異なるゲー）！極の接続
がｒＪ１題となる。従来の金属配線で接続方法では集積
密度が犠牲になり、シリサイド技術を用いるには技術的
に不安定な点があった。
主にｎ型多結晶Ｓｉを用いてきたが、例えば０．５ Ｖ
以下の低いしきい値電圧のＣＭＩＳを得るためには、同
極ゲート構造が有効になってきた。同極ゲート構造ＣＭ
ＩＳを製造する上で、導電型の異なるゲー）！極の接続
がｒＪ１題となる。従来の金属配線で接続方法では集積
密度が犠牲になり、シリサイド技術を用いるには技術的
に不安定な点があった。
〔発明が解決しようとするＩＮ）
本発明は、上記の問題を既存の確立された技術を用いて
容易な方法で改善すべくなされたものである。
容易な方法で改善すべくなされたものである。
本発明の同極ゲートＣＭＩＳ半導体装置の製造方法は、
ｎ型Ｓｉ基板とｐウェルの表面のそれぞれにゲート酸化
膜を設け、多結晶５ｉｌｌを堆積する工程と、例えばｐ
ウェル上の前記多結晶膜上に選択的にｎ型不純物を含む
酸化膜拡散源を形威する工程と、この酸化膜をマスクに
多結晶膜に選択的にｐ型不純物を添加する工程と、この
酸化膜を除去し多結晶膜上に高融点金属もしくはそのシ
リサイドの＊Ｈを堆積する工程と、前記ＴＲＭおよび多
結晶膜の２層構造で各ゲート電極と配線を設ける工程と
、ｎ型基板にＰＭＯ３をｐウェルにＮＭＯ８を形成する
工程とから成る。
ｎ型Ｓｉ基板とｐウェルの表面のそれぞれにゲート酸化
膜を設け、多結晶５ｉｌｌを堆積する工程と、例えばｐ
ウェル上の前記多結晶膜上に選択的にｎ型不純物を含む
酸化膜拡散源を形威する工程と、この酸化膜をマスクに
多結晶膜に選択的にｐ型不純物を添加する工程と、この
酸化膜を除去し多結晶膜上に高融点金属もしくはそのシ
リサイドの＊Ｈを堆積する工程と、前記ＴＲＭおよび多
結晶膜の２層構造で各ゲート電極と配線を設ける工程と
、ｎ型基板にＰＭＯ３をｐウェルにＮＭＯ８を形成する
工程とから成る。
ｐ型およびｎ型多結晶Ｓ１はその上の高融点金属もしく
はそのシリサイドの薄膜で自動的に結線され、従来の０
ＭＯ３と同等の集積密度が得られる。また、同極ゲート
構造も一回のマスク工程の追加でできる。
はそのシリサイドの薄膜で自動的に結線され、従来の０
ＭＯ３と同等の集積密度が得られる。また、同極ゲート
構造も一回のマスク工程の追加でできる。
以下に図面を用いて本発明を詳述する。
（１）実施例１ （第１図および第２図）第１図は本発
明による０ＭＯ３の模式的平面図であり、第２図＋ａｌ
〜ｆｅ）は製造工程に沿った第１図のＡ−Ａ’線断面図
である。第２図（ａｌは、通常のＣＭＯ３製造工程と同
様にｎ型Ｓｔ基板ＩＯにｐウェル１１を設け、分離用フ
ィールド酸化ｌ１Ｉ５を形威しゲート酸化膜６をｎ活性
領域１及びｐウェル１１上に堆積した後、多結晶Ｓｉ膜
２０を全面に成長した断面である。この場合、多結晶膜
２０はアンドープもしくは低不純物密度である。第２図
（ｂｌは、ｐウェルｔｉ上の多結晶膜２０をすべて被う
形でｎ型不純物例えばリンが添加された拡散源酸化膜７
を堆積し選択的に残し、この酸化！Ｉ７をマスクに他の
多結晶膜２０にｐ型不純物例えばボロンを選択添加した
状態を示す、その結果、多結晶Ｗ９２０にはｎ型多結晶
膜２３とｐ型多結晶膜２４が選択形成される。
明による０ＭＯ３の模式的平面図であり、第２図＋ａｌ
〜ｆｅ）は製造工程に沿った第１図のＡ−Ａ’線断面図
である。第２図（ａｌは、通常のＣＭＯ３製造工程と同
様にｎ型Ｓｔ基板ＩＯにｐウェル１１を設け、分離用フ
ィールド酸化ｌ１Ｉ５を形威しゲート酸化膜６をｎ活性
領域１及びｐウェル１１上に堆積した後、多結晶Ｓｉ膜
２０を全面に成長した断面である。この場合、多結晶膜
２０はアンドープもしくは低不純物密度である。第２図
（ｂｌは、ｐウェルｔｉ上の多結晶膜２０をすべて被う
形でｎ型不純物例えばリンが添加された拡散源酸化膜７
を堆積し選択的に残し、この酸化！Ｉ７をマスクに他の
多結晶膜２０にｐ型不純物例えばボロンを選択添加した
状態を示す、その結果、多結晶Ｗ９２０にはｎ型多結晶
膜２３とｐ型多結晶膜２４が選択形成される。
拡散Ｂ酸化膜７には例えばリンを含有する５ＯＧ（Ｓｐ
ｉｎ Ｏｎ Ｇｌａｓｓ）やドープト・オキサイドが
用いられ、必要に応じその上にＣＶＤ酸化膜も設けられ
る。ボロンの選択添加は、イオン注入やプリデポジショ
ンなどが適用される。リンやボロンの添加密度は例えば
１０１９〜５ ＸＩＯ”ａｍ−’程度である。
ｉｎ Ｏｎ Ｇｌａｓｓ）やドープト・オキサイドが
用いられ、必要に応じその上にＣＶＤ酸化膜も設けられ
る。ボロンの選択添加は、イオン注入やプリデポジショ
ンなどが適用される。リンやボロンの添加密度は例えば
１０１９〜５ ＸＩＯ”ａｍ−’程度である。
第２図（ｅ）には、拡散源酸化膜７など多結晶膜２３．
２４上の酸化膜を除去した後に多結晶膜２３．２４上に
例えばシリサイド膜２５を堆積した状態を示す、シリサ
イド膜２５としては、例えばＷＳｉｘやＭｏ５ｌｘのＣ
ＶＤ膜やスパッター膜が適用される。また、シリサイド
のかわりにＷやＭｏなどの高融点金属も使用できる。第
２図（ｄｌでは、例えば第１図の形状にシリサイド膜２
５と多結晶＠２３．２４を一括選択エッチして、ポリサ
イド（Ｓｉｌｉｃｉｄｅ、 ｐｏｌｙ Ｓｉ２層構造）
から成るゲート電極２１．２２や配線（ｐｎ多結晶膜１
２４，１２３とシリサイド膜１２５で構成）を設けてい
る＊ｐｒｎ多結晶膜１２４，１２３はシリサイドＨ１２
５で接続された形となっている。以下、第２図（ｅｌに
示すように通常のＣＭＯ３！％ｊ造と同様にｎ゛ソース
ドレイン領域１１１．１１２およびｐ０ソース・ドレイ
ン領域２１１，２１２を設け、眉間絶縁膜８の堆積、コ
ンタクト開孔、各金属配ｖＡ１０１，１０２．２０１，
２０２．２２５形威工程を経て８ＭＯ３１００と２ＭＯ
３２００から成る０ＭＯ３が完成する。
２４上の酸化膜を除去した後に多結晶膜２３．２４上に
例えばシリサイド膜２５を堆積した状態を示す、シリサ
イド膜２５としては、例えばＷＳｉｘやＭｏ５ｌｘのＣ
ＶＤ膜やスパッター膜が適用される。また、シリサイド
のかわりにＷやＭｏなどの高融点金属も使用できる。第
２図（ｄｌでは、例えば第１図の形状にシリサイド膜２
５と多結晶＠２３．２４を一括選択エッチして、ポリサ
イド（Ｓｉｌｉｃｉｄｅ、 ｐｏｌｙ Ｓｉ２層構造）
から成るゲート電極２１．２２や配線（ｐｎ多結晶膜１
２４，１２３とシリサイド膜１２５で構成）を設けてい
る＊ｐｒｎ多結晶膜１２４，１２３はシリサイドＨ１２
５で接続された形となっている。以下、第２図（ｅｌに
示すように通常のＣＭＯ３！％ｊ造と同様にｎ゛ソース
ドレイン領域１１１．１１２およびｐ０ソース・ドレイ
ン領域２１１，２１２を設け、眉間絶縁膜８の堆積、コ
ンタクト開孔、各金属配ｖＡ１０１，１０２．２０１，
２０２．２２５形威工程を経て８ＭＯ３１００と２ＭＯ
３２００から成る０ＭＯ３が完成する。
以上のように本発明によれば、同極ゲート構造をもつ０
ＭＯ３が従来の製造工程に１マスク工程を追加して集積
密度の低下なしに実現される０本発明は、実施例で示し
た例にとどまらず各領域の導電型を逆転もできるし、Ｄ
ＤＤ構造やＬＤＤ構造にも応用できる。ゲート絶縁膜は
酸化膜に限らない意味で一般的にＣＭＩＳに適用できる
ものである。さらに、本発明はシリサイドもしくは高融
点金属を配線の一部に用いているので、高速性にも優れ
ている。
ＭＯ３が従来の製造工程に１マスク工程を追加して集積
密度の低下なしに実現される０本発明は、実施例で示し
た例にとどまらず各領域の導電型を逆転もできるし、Ｄ
ＤＤ構造やＬＤＤ構造にも応用できる。ゲート絶縁膜は
酸化膜に限らない意味で一般的にＣＭＩＳに適用できる
ものである。さらに、本発明はシリサイドもしくは高融
点金属を配線の一部に用いているので、高速性にも優れ
ている。
第１図は本発明による０ＭＯ３の模式的平面図であり、
第２図（ａｌ〜（ｓｌは製造工程に沿った第１図のＡ−
Ａ’線断面図である。 １．１０・ ６ ・ ・ ・ ７ ・ ・ ・ １１・ ・ ・ ２０・ ・ ・ ２３・ ・ ・ ２４・ ・ ・ ・ｎ型領域 ・ゲート酸化膜 ・拡散源酸化膜 ・ｐウェル ・多結晶Ｓｔ ・−ｎ型多結晶 ・ｐ型多結晶 ２５．１２５・ ・シリサイド １００ ・ ・ ・ ＮＭＯ５ ２００・ ・ ・ ＰＭＯ３ 以 上
第２図（ａｌ〜（ｓｌは製造工程に沿った第１図のＡ−
Ａ’線断面図である。 １．１０・ ６ ・ ・ ・ ７ ・ ・ ・ １１・ ・ ・ ２０・ ・ ・ ２３・ ・ ・ ２４・ ・ ・ ・ｎ型領域 ・ゲート酸化膜 ・拡散源酸化膜 ・ｐウェル ・多結晶Ｓｔ ・−ｎ型多結晶 ・ｐ型多結晶 ２５．１２５・ ・シリサイド １００ ・ ・ ・ ＮＭＯ５ ２００・ ・ ・ ＰＭＯ３ 以 上
Claims (1)
- 【特許請求の範囲】 同極ゲートＣＭＩＳ半導体装置の製造において、一導電
型第１半導体領域と逆導電型第２半導体領域の表面のそ
れぞれにゲート絶縁膜を設けた後、多結晶半導体膜を堆
積する第１工程と、 少なくとも前記第１領域上の前記多結晶膜上に選択的に
逆導電型不純物を含む酸化膜を形成する第２工程と、 前記酸化膜をマスクに前記多結晶膜に選択的に一導電型
不純物を添加する第３工程と、 前記酸化膜を除去し、前記多結晶膜上に高融点金属もし
くはそのシリサイドの薄膜を堆積する第４工程と、 前記薄膜および前記多結晶膜を所定の形状に選択エッチ
し、各ゲート電極と配線を設ける第５工程と、 前記第１領域に逆導電チャンネルトランジスタを第２領
域に一導電チャンネルトランジスタを形成する第６工程
とから成るＣＭＩＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167753A JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167753A JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332056A true JPH0332056A (ja) | 1991-02-12 |
| JP3049255B2 JP3049255B2 (ja) | 2000-06-05 |
Family
ID=15855461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167753A Expired - Lifetime JP3049255B2 (ja) | 1989-06-29 | 1989-06-29 | Ｃｍｉｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049255B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007208166A (ja) * | 2006-02-06 | 2007-08-16 | Sony Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-29 JP JP1167753A patent/JP3049255B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007208166A (ja) * | 2006-02-06 | 2007-08-16 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049255B2 (ja) | 2000-06-05 |
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Legal Events
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|---|---|---|---|
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