JP2003332457A

JP2003332457A - 半導体装置

Info

Publication number: JP2003332457A
Application number: JP2003123705A
Authority: JP
Inventors: Yukihiro Ushiku; 幸広牛久; Satoshi Inaba; 聡稲葉; Minoru Takahashi; 稔高橋; Junji Yagishita; 淳史八木下; Yasunori Okayama; 康則岡山; Yoshiaki Matsushita; 嘉明松下; Hiroyasu Kubota; 裕康久保田; Norihiko Tsuchiya; 憲彦土屋; Masakuni Numano; 正訓沼野; Yoshiki Hayashi; 芳樹林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-16
Filing date: 2003-04-28
Publication date: 2003-11-21

Abstract

(57)【要約】【課題】埋め込み素子分離や不純物導入に起因する結
晶欠陥を防止することを可能とする半導体装置を提供す
ることを目的とする。【解決手段】半導体基板と、この半導体基板の素子領
域に形成されたＭＯＳ型半導体素子とを具備し、前記素
子領域の角部の少なくとも１つ、又は前記素子領域の、
ゲ−ト電極と重なる領域の端部は、前記素子領域のそれ
ら以外の部分よりも低い不純物濃度を有することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、ＭＩＳ型電界効果トランジスタ―に代表され
る素子の分離技術に関する。

【０００２】

【従来の技術】半導体基板に形成される絶縁ゲ―ト型電
界効果型トランジスタ―を微細化し、集積化すること
は、占有面積を減らすと同時に素子の駆動電流を増大で
きるという特徴を有する。しかしそれを実現するために
は様々な問題点が生じてくる。その一つに、微細化した
ときに各々の素子をいかにして電気的に分離するかとい
うことがある。

【０００３】特に、シリコンを基板材料とする半導体素
子においては、素子間の分離は、局所的にシリコン酸化
膜を形成する改良ＬＯＣＯＳ法などにより行われてき
た。しかしながら、半導体素子の微細化が進んでくる
と、分離幅が小さくなることから、従来の局所的な酸化
膜形成による方法では十分な膜厚を得ることが困難とな
ってきており、結果的に素子間耐圧が劣化することが予
想されている。特に、微細化の妨げとなるバ−ズビ−ク
を低減しようとすると、酸化時に基板にかかるストレス
が増加し、基板中に結晶欠陥が発生しやすくなってしま
う。

【０００４】このようなことから、新たな素子分離方法
として、半導体基板の素子分離領域に溝を掘ってそこに
絶縁物を堆積する埋め込み素子分離法が試みられてい
る。

【０００５】しかし、この埋め込み素子分離法において
は、半導体基板と埋め込む物質との熱膨脹係数の違いに
より、素子形成工程中の熱工程によって応力による歪が
蓄積し、それが他の工程と組み合わされることによっ
て、半導体基板中に結晶欠陥（特に転位などの大きな欠
陥）が発生することが発明者らの研究で明らかになって
きた。特に、この結晶欠陥が素子の不純物拡散層によっ
て形成されているｐｎ接合を横切ると、接合リ―ク電流
が大きくなり、正常な動作をしなくなることがわかって
きた。このことは、特にメモリ―などの製品にとっては
致命的な欠点となる。従って、少なくとも表面から約
０．２μｍ以内に形成されるｐｎ接合及びそこに生じる
空乏層を、結晶欠陥が横切らないようにすることが必要
である。

【０００６】一方、ＣＭＯＳを基本とする半導体素子に
おいては、ｎ−ｗｅｌｌとｐ−ｗｅｌｌの間の分離が問
題であった。すなわち埋め込み素子分離法では深い溝を
形成することでｗｅｌｌ分離を行なおうとしているが、
間口が狭く、かつ深い溝を形成しなければならないた
め、従来の技術では加工が困難であり、また結晶欠陥を
誘発する要因にもなっていた。

【０００７】また、結晶欠陥は、上述のように、素子分
離に起因するだけでなく、以下に示すように、素子領域
へのイオン注入によっても誘因される。

【０００８】図１に、従来技術による素子領域へのイオ
ン注入による不純物の導入方法を示す。図１（ａ）はＭ
ＯＳトランジスタの平面パタ―ンを示し、素子領域１０
２は、素子分離領域１０３により分離されている。素子
領域１０２上にはゲ―ト電極１０４が形されている。こ
こで、不要な部分だけ、レジストパタ―ン１０５を形成
し、レジストパタ―ン１０５とゲ―ト電極１０４とをマ
スクとして用いて、素子領域へのイオン注入により、例
えばＡｓなどの不純物を導入する。

【０００９】図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ断
面図である。素子分離領域１０３は、基板１０１にトレ
ンチを形成し、このトレンチをＳｉＯ₂で充てんするこ
とにより形成される。素子領域１０２上には、ゲ―ト電
極１０４が形成されており、この状態で、イオン注入を
望まない部分をレジストパタ−ン１０５でおおう。

【００１０】この場合、レジストパタ−ン１０５の開口
部は、合わせずれを考慮して素子領域１０２よりも広く
とる必要がある。そのため、素子領域１０２の全面にわ
たって、Ａｓがイオン注入され、基板１０１の素子領域
１０２に不純物領域１０６が形成される。

【００１１】素子分離領域１０３によって受ける応力
は、素子領域１０２の角部１０７に集中する。また、イ
オン注入による一次欠陥は、集中した応力により転位な
どの大きな欠陥に成長し、接合リ―ク電流の増加などの
問題をひきおこしてしまう。

【００１２】特に、基板に対し垂直な側面を有する溝が
形成された場合のような高ストレスを生じやすい素子分
離構造、イオン注入によるダメ−ジ、配線材料からのス
トレス等が組合わされると、図２及び図３に示すよう
に、溝の上下のコ−ナ−部から素子領域に延びる結晶欠
陥が発生しやすくなる。

【００１３】図２は、従来の構造のＤＲＡＭセルの平面
図、図３はそのIII −III 断面図を示す。図２におい
て、参照数字８０１はゲ−ト配線（ワ−ド線）、８０２
はビット線を示し、８０３はＡｌ−ゲ−ト間コンタク
ト、８０５はビット線コンタクト、８０６はキャパシタ
コンタクトをそれぞれ示す。なお、８０４は素子領域、
８０７はキャパシタ下部電極であるストレ−ジノ−ドを
示す。

【００１４】図３において、シリコン基板８１７上にＰ
ウエル８１２が設けられ、このＰウエル８１２には、ト
レンチ内に絶縁物が埋め込まれてなる素子分離領域８１
０が形成されている。素子分離領域８１０により分離さ
れたＰウエル８１２上にはゲ−ト酸化膜８１３が形成さ
れ、このゲ−ト酸化膜８１３及び素子分離領域８１０上
には、ゲ−ト配線８０１が形成されている。また、ゲ−
ト配線８０１上には、層間絶縁膜８１６を介してビット
線８０２が形成され、更にその上方には、層間絶縁膜８
１６´、キャパシタ絶縁膜８１９、及び層間絶縁膜８１
１を介してＡｌ配線８０９が配置されている。Ａｌ配線
８０９は、Ａｌ−ゲ−ト間コンタクト８０３を介してゲ
−ト配線８０１に接続されている。

【００１５】以上のように構成されるＤＲＡＭセルで
は、図３から明らかなように、素子分離領域８１０のコ
−ナ−部からＰウエル８１２内に、結晶欠陥８１４が延
びている。

【００１６】

【発明が解決しようとする課題】上述したように、埋め
込み素子分離法を微細半導体素子に適用しようとする
と、結晶欠陥の発生によって素子の接合リ―ク電流特性
が悪化する傾向にあった。また、イオン注入によって
も、特に素子領域の角部に応力が集中し、それによって
結晶欠陥が発生し、接合リ−ク電流の増加を招いてい
た。

【００１７】本発明の目的は、このような埋め込み素子
分離や不純物導入に起因する結晶欠陥を防止することを
可能とする半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の態様は、半導体基板と、この半導体
基板の素子領域に形成されたＭＯＳ型半導体素子とを具
備し、前記素子領域の角部の少なくとも１つ、又は前記
素子領域の、ゲ−ト電極と重なる領域の端部は、前記素
子領域のそれら以外の部分よりも低い不純物濃度を有す
ることを特徴とする半導体装置を提供する。

【００１９】本発明の第２の態様は、半導体基板と、こ
の半導体基板の表面領域に形成されたＭＯＳ型半導体素
子と、このＭＯＳ型半導体素子のゲ−ト電極と導通する
第１の配線層と、この第１の配線層の上方に配置された
第２の配線層とを具備し、前記第１の配線層と第２の配
線層との接続部の下方の前記半導体基板内に欠陥集中領
域が存在する半導体装置を提供する。

【００２０】本発明の参考例に係る半導体装置では、そ
の表面領域に半導体素子が形成された半導体基板に、前
記表面領域よりも深い溝が形成されており、この溝の少
なくとも一部には前記半導体基板と異なる熱膨脹係数を
有する物質が埋め込まれている。そのため、前記溝から
前記半導体基板内に結晶欠陥が発生し、それによって前
記半導体基板の表面領域の歪は充分に緩和され、前記表
面領域の、前記半導体素子の回路動作に必要な領域には
結晶欠陥が生じない。

【００２１】このような半導体装置の変形例として、以
下の構造の半導体装置がある。

【００２２】（１）第１の溝を有する半導体基板上に、
第２の溝を有する半導体層が形成されている。第１の溝
は第１の物質で埋め込まれ、第２の溝は第２の物質で埋
め込まれている。また、第１の物質は、半導体基板と異
なる熱膨脹係数を有し、第１の物質と半導体基板との熱
膨脹係数の差よりも、第２の物質と半導体層との熱膨脹
係数の差の方が小さくなるように、第１及び第２の物質
が選択されている。

【００２３】かかる構成においても、第１の溝から半導
体基板内に結晶欠陥が発生し、それによって半導体層の
歪は充分に緩和され、半導体層の、半導体素子の回路動
作に必要な領域には結晶欠陥が生じない。

【００２４】このような構成の半導体装置において、形
成される半導体素子は、第２の溝とその中に埋め込まれ
る第２の物質によって電気的に互いに分離されている構
造とすることが出来る。また、半導体基板上に形成され
る半導体層は、半導体基板上にエピタキシャル成長され
たものとすることが出来、その膜厚は、素子のｐｎ接合
で形成される空乏層の幅よりも大きくなっていることが
好ましい。

【００２５】かかる半導体装置は、次のような方法によ
り製造することが可能である。

【００２６】即ち、この方法は、半導体基板に第１の溝
を形成する工程、この第１の溝に前記半導体基板と異な
る熱膨脹係数を有する第１の物質を埋め込む工程、前記
半導体基板上に半導体層をエピタキシャル成長させる工
程、前記半導体層に第２の溝を形成する工程、この第２
の溝に第２の物質を埋め込む工程、及び前記半導体層に
半導体素子を形成する工程を具備するものである。

【００２７】（２）半導体基板に、絶縁材料で埋め込ま
れた複数の第１の溝が形成され、これら第１の溝によっ
て分離された素子領域に、半導体素子が形成されてお
り、第１の溝の底部に、絶縁材料で埋め込まれた第２の
溝が形成されている。

【００２８】かかる構成においても、第２の溝から半導
体基板内に結晶欠陥が発生し、それによって素子領域の
歪は充分に緩和され、素子領域の、半導体素子の回路動
作に必要な領域には結晶欠陥が生じない。

【００２９】この場合、第１及び第２の溝の合計の深さ
ｂと、隣接する第２の溝間の間隔ａとの比ｂ／ａが２
^1/2以上であることが好ましい。

【００３０】ここで、上述した条件を用いた理由を簡単
に説明する。結晶欠陥は、ある特定の方向に入りやす
く、特にシリコン単結晶の場合、（１１１）面と平行と
なる角度θ（ｔａｎθ＝２^1/2）に入りやすいことがわ
かっている。そこで、第１の溝底部より発生した結晶欠
陥が他面に終端し、第２の溝上部に終端しないために
は、上述した条件が必要となる。

【００３１】上記半導体装置においては、第１の溝から
発生した結晶欠陥は、この第１の溝の底部、又は隣接す
る第１の溝の底部、又は第１の溝の底部よりも深い領域
において終端している。その結果、半導体基板の上部の
歪は充分に緩和されており、半導体基板の上部は欠陥フ
リ−となっている。

【００３２】また、上記半導体装置において、半導体基
板中に異なる導電性の不純物を導入してウエル領域を形
成し、かつそのウエル間分離が、第１の溝か、または第
１の溝と第２の溝の両方で行われている構造とすること
が出来る。

【００３３】（２）の構成の半導体装置は、半導体基板
に第２の溝を形成する工程、この第２の溝の底部に第２
の溝よりも幅の狭い第１の溝を形成する工程、これら第
２及び第１の溝を絶縁材料で埋め込む工程、及び前記第
２の溝により分離された素子領域に半導体素子を形成す
る工程を具備する方法により製造される。

【００３４】以上説明した本発明の参考例によれば、埋
め込み素子分離方式を用いた半導体装置において、あら
かじめ結晶欠陥を半導体基板中又は深い部分に発生させ
ることにより、半導体基板の表面領域又は半導体層の歪
みは緩和され、その結果、欠陥フリ―の状態で素子を形
成することができる。従って、半導体基板の表面領域又
は半導体層に作られた半導体素子は、結晶欠陥による接
合リ―ク電流を低減化できる。

【００３５】また、従来は困難であったアスペクト比の
大きな溝を二段にわけて形成できるので、ウエル間分離
も、比較的簡単に行うことが可能になる。

【００３６】本発明の第１の態様に係る半導体装置で
は、前記素子領域の角部、又は前記素子領域の、ゲ−ト
電極と重なる領域の端部は、前記素子領域のそれら以外
の部分よりも低い不純物濃度を有している。即ち、不純
物導入用のレジストパタ−ンが、素子領域の角部、又は
素子領域とゲ−ト電極とが重なる領域の端部を覆った状
態で不純物の導入が行われている。

【００３７】そのため、素子領域の角部、又は素子領域
とゲ−ト電極とが重なる領域の端部における不純物の導
入による欠陥が生ずることがなく、後の熱工程で、不純
物領域から素子領域の角部に不純物が拡散したとして
も、素子領域の角部の応力集中による転位などの大きな
欠陥は発生しない。その結果、結晶欠陥による接合リ―
ク電流を低減化できる。

【００３８】本発明の第２の態様に係る半導体装置で
は、ＭＯＳ型半導体素子のゲ−ト電極を構成する第１の
配線層と、この第１の配線層の上方に配置された第２の
配線層との接続部の下方の前記半導体基板内に、欠陥集
中領域が存在する。

【００３９】このように、欠陥集中領域をＳｉ基板上で
立体交差する配線間のコンタクト形成領域の下部に設置
すれば、欠陥集中領域を設けたことによる面積増大は少
なく、素子領域の面積減少も生じない。上記配線間のコ
ンタクト形成領域の下部には、もともとデバイスが形成
されないことが多いからである。

【００４０】このような半導体装置の変形例として、以
下の構造の半導体装置がある。

【００４１】（１）第１の配線層と第２の配線層との接
続部の下方の半導体基板に、ウェルよりも深い溝が形成
されており、その溝の底部から結晶欠陥が発生してい
る。

【００４２】このような構造では、面積を増大させずに
欠陥集中領域を形成できる。また、素子領域より深い溝
を形成し、その底部に欠陥を集中させているので、結晶
欠陥と素子との距離を大きくすることができる。

【００４３】（２）第１の配線層と第２の配線層との接
続部の下方の半導体基板に、高濃度不純物層が形成され
ており、その不純物層の底部から結晶欠陥が発生してい
る。このような構造によっても、面積を増大させずに欠
陥集中領域を形成することができ、素子領域中の欠陥を
低減できる。

【００４４】（３）第１の配線層と第２の配線層との接
続部の下方の半導体基板に、溝幅が急峻に変化し、平面
パターン形状が少なくとも１つ以上の角部（角張った部
分）を持つようなウェルより深い溝を形成し、その角部
から結晶欠陥が発生している。

【００４５】このような構造によっても、面積を増大さ
せずに欠陥集中領域を形成でき、素子領域中の欠陥を低
減できる。

【００４６】以上のように、本発明の第２の態様によれ
ば、結晶欠陥をゲッタ（吸い寄せ）する欠陥集中層を素
子領域の外に設置するから、素子領域中に欠陥が発生し
にくく、また素子領域中に発生した欠陥および金属汚染
が除去される。また、欠陥集中層に転位のような大きな
欠陥が発生したあとは、その後の工程を経ても素子領域
中の欠陥フリーは維持される。そのため、接合リーク電
流特性やゲート酸化膜信頼性などのデバイス特性が飛躍
的に改善する。また、上記欠陥集中層は、ＭＯＳＦＥＴ
等のデバイスが通常作られていない領域（特定の理由に
よりＭＯＳＦＥＴ用に利用されていない領域）に配置す
るから、面積の増大を引き起こすことがない。即ち、空
いている空間を（結晶欠陥や金属に対する）ゲッタリン
グシンクとして有効に活用できる。

【００４７】

【発明の実施の形態】以下、図面を参照して本発明の種
々の実施例について説明する。

【００４８】実施例１図４は本発明の第１の実施例に係る半導体装置を示す断
面図である。半導体基板１に第１の溝２が形成されてお
り、ここに第１の埋め込み材３が埋め込まれている。第
１の埋め込み材３は、半導体基板と異なる熱膨脹係数を
有する材料からなり、それによって第１の溝に応力を生
じさせる。

【００４９】半導体基板１の上に半導体層４が形成され
ている。この半導体層４が素子形成領域となるが、半導
体層４内の２つの素子形成領域が、第２の溝５と第２の
埋め込み材となる物質６によって電気的に分離されてい
る。半導体層４の上部にゲ―ト酸化膜７が形成され、ゲ
―ト電極８、ソ―ス電極９、ドレイン電極１０が設けら
れている。更に、層間絶縁膜１１が堆積され、その上に
金属配線層１３が形成され、コンタクトホ―ル１２を介
してゲ―ト電極８、ソ―ス電極９、ドレイン電極１０に
接続されている。

【００５０】図４に示す例では、第１の溝に引っ張り応
力を持つ埋め込み材でもよいし、逆の圧縮性応力のもの
でもよい。いずれの場合も大きな応力によって、溝の底
から結晶欠陥が生じる。一度結晶欠陥が発生すれば、す
なわち転位が発生すれば、後は応力が緩和され、歪が小
さくなる。従って、上部の新たに形成された半導体層４
には、応力による結晶欠陥が殆どなくなることになる。

【００５１】図５は、本発明をＣＭＯＳに適用した例を
示す。この構造では、ｎ−ウエル１４とｐ−ウエル１５
の分離を第１の溝と第２の溝を併用して行っている。こ
の構造は、現在の技術では困難なアスペクト比が非常に
大きい溝を形成する必要がないという利点がある。ま
た、“ｒｅｔｒｏｇｒａｄｅｗｅｌｌ”なども、高加
速エネルギ―イオン注入装置を用いることなく、従来用
いている装置で実現可能な範囲である。

【００５２】次に、図４に示す半導体装置の製造工程の
一例を図６〜図８を参照して説明する。

【００５３】まず、半導体基板１にマスク材１６を堆積
し、第１の溝の形成領域だけを開孔してその他の部分を
覆う（図６（ａ））。この時のマスク材１６は必ずしも
レジストである必要はなく、シリコン酸化膜を堆積して
それをパタ―ニングしたものを用いても良い。次に、こ
のマスクを用いてシリコン基板をエッチングし、第１の
溝２を形成する。このエッチングは、異方性を持たせる
ためにＲＩＥを用いるのが一般的である（図６
（ｂ））。

【００５４】その後、マスク材を剥離して第１の埋め込
み材３を基板全体に堆積する（図６（ｃ））。この時、
第１の埋め込み材３は、半導体基板１と熱膨脹係数が異
なるものであることが必要である。例えば、シリコン基
板を用いた場合には、ＬＰＣＶＤを用いてシリコン窒化
膜を堆積すると、このシリコン窒化膜はシリコンとの熱
膨脹係数が大きく異なるので（大きさが〜１×１０¹⁰ｄ
ｙｎｅ／ｃｍ²の引っ張り応力を生じる。）、本発明に
は都合が良い。

【００５５】次に、この第１の埋め込み材３を溝の部分
を残して剥離する。これは、レジストパタ−ン１７によ
るマスキングを行った後、ＲＩＥによるエッチバック工
程を用いることなどによって実現できる（図７
（ａ））。

【００５６】レジストパタ−ン１７の剥離後、熱工程を
加えることによって第１の溝２の底部から結晶欠陥（転
位）を生じさせる。この時生じた欠陥（転位）が基板表
面に達しないように、第１の溝の深さと間隔を工夫する
必要がある。例えば、（１００）面のシリコン基板の場
合、（０１１）面に平行に断面を取ると、（１１１）面
に平行な方向に転位が生じやすい傾向にあるので、水平
面から約４．７４°方向に転位が生じることになる。即
ち、本発明の要件として発生した転位が半導体基板表面
に達しないためには、少なくとも溝の深さが溝の間隔よ
りも大きいことが必要になる。このようにしておけば、
溝の側面で転位が終端することになり、基板の歪みを緩
和することになって都合が良い。ウエルの形成は、この
熱工程の後で行うと、分離の都合上具合がよい。ここで
はホウ素をイオン注入してｐ−ウエルを形成する（図７
（ｂ））。

【００５７】その後、半導体基板１の上部に半導体層４
を形成する。この時、半導体素子をこの半導体層に形成
する関係から、下地の基板に対してエピタキシャル成長
する条件で結晶性を保ちながら形成しなければならない
（図７（ｃ））。

【００５８】具体的には、シリコンの分子線ビ―ムエピ
タキシ―法や有機金属分子ＣＶＤ（ＭＯＣＶＤ）などを
用いて形成する。この半導体層４の厚さは、素子分離に
用いられる第２の溝５から生じる応力が十分小さくなる
くらいの厚さに限定される。しかし、素子のｐｎ接合の
つくる空乏層幅よりも大きい厚さである必要がある。そ
の理由は、空乏層を結晶欠陥が横切ると、接合リ―ク電
流を生じる原因となりうるからである。完全に欠陥を半
導体基板の底部のみにとどめることができれば、この半
導体層の膜厚はできるだけ小さくし、かつ半導体層に対
するド―ピング量を抑えることで素子の性能は改善され
る。

【００５９】即ち、ＭＩＳＦＥＴに代表される半導体素
子の電流駆動力を大きくすることができ、かつ、短チャ
ネル効果に寄与するパンチスル―を基板側の不純物ド―
ピングによって抑え込めることになる。また、第１の溝
の上部は結晶性が悪い半導体層になることが予想される
が、ここには必ず第２の溝を形成するような設計にして
おけば問題はない。必要ならば、ここでも半導体層中に
不純物を導入して所望のウエルを形成することができ
る。

【００６０】次に、この半導体層に素子分離領域として
第２の溝５を形成する。この第２の溝５は、第１の溝２
と同様にして素子分離領域を開孔するパタ―ニングによ
りマスクを形成し、ＲＩＥ等で加工する。この際、第２
の溝５は第１の溝２に重なっても問題はない。更に、こ
こに第２の埋め込み材６を堆積して、パタ―ニングとＲ
ＩＥエッチバック法により素子分離領域を形成する（図
８（ａ））。

【００６１】このときの埋め込み材６は第１の溝２に埋
め込まれている材料３と異なり、半導体層の熱膨脹係数
と大きく相違しないことが要求される。例えば、シリコ
ン酸化膜やポリシリコンなどの材料が用いられる。シリ
コン酸化膜を用いた場合には、堆積温度が重要であり、
約６５０〜７５０℃で堆積すると、０〜１×１０⁹ｄｙ
ｎｅ／ｃｍ²の低い圧縮性の応力しか生じないことが知
られており、これにより低い温度の４００〜５００℃で
は１〜４×１０⁹ｄｙｎｅ／ｃｍ²程度の引っ張り応力
を生じることが知られており、いずれもシリコン窒化膜
よりも小さな応力となっている。これらを用いることに
よって、上部の半導体層は欠陥フリ―にすることができ
る。

【００６２】その後の工程は、通常の半導体素子の製造
工程に従えば良い。例えば、ＭＩＳＦＥＴの場合には、
ゲ―ト絶縁膜（シリコン酸化膜）７を形成した後に、ゲ
―ト電極材料、例えばポリシリコンなどを堆積する。次
いで、ゲ―ト電極のパタ―ニングを行い、ＲＩＥなどで
ゲ―ト電極の加工を行う。その後、ソ―ス電極９・ドレ
イン電極１０とゲ―ト電極８に不純物をイオン注入して
活性化することにより電極部を完成する（図８
（ｂ））。ここでは、砒素を用いている。もちろんゲ―
ト電極材にあらかじめ不純物をド―ピングしておいてか
ら加工することも可能である。

【００６３】最後に層間絶縁膜１１を堆積し、コンタク
トホ―ル１２を開孔し、金属配線部１３を形成すること
で図４に示す半導体装置が完成する。

【００６４】図５に示すようなＣＭＯＳも同様にして製
造することが出来る。即ち、ウエルを作る際にマスキン
グにより不純物の導入を振り分ければほぼ、同様の工程
でＣＭＯＳを完成することができる。

【００６５】実施例２図９〜図１１は、本発明の第２の実施例に係る半導体装
置の製造工程を示す断面図である。まず、ｐ型シリコン
基板２１表面に、厚さ２００ｎｍの熱酸化膜２２を形成
した後、素子形成領域にレジストパタ−ン２３を形成
し、このレジストパタ−ン２３をマスクとして用いて、
熱酸化膜２２をＲＩＥ法によりエッチングする（図９
（ａ））。

【００６６】その後、レジストパタ−ン２３を除去し、
熱酸化膜２２をマスクとして用いて、シリコン基板２１
をＲＩＥ法により例えば１μｍの深さエッチングして第
１の溝を形成する。これにより、凸型の島状の部分が形
成される。次いで、ＣＶＤ法により全面に第１のシリコ
ン酸化膜２４を１００ｎｍの厚さ堆積した後、全面にＲ
ＩＥを施す。この時、第１の溝の側壁に第１のシリコン
酸化膜２４が残存する（図９（ｂ））。

【００６７】更に、熱酸化膜２２及び側壁のシリコン酸
化膜２４をマスクとして用いて、パワ−３００Ｗ以下、
真空度７５ｍＴｏｒｒの条件で、ＨＢｒ単独ガスを用い
たＲＩＥ法により、シリコン基板２１を１μｍの深さエ
ッチングし、第２の溝を形成する。この第２の溝は、側
壁の基部が鋭角状にえぐれている（図９（ｃ））。この
ような形状とすることにより、その部分から結晶欠陥が
発生し易くなる。

【００６８】その後、熱酸化膜２２及び第１のシリコン
酸化膜２４をフッ酸系水溶液、例えばＮＨ₄Ｆ水溶液に
より除去する。次に、ＣＶＤ法により、第２のシリコン
酸化膜２５を厚さ２．４μｍ堆積する。更に、広い素子
分離領域に厚さ２．０μｍの第２のレジストパタ−ン２
６を形成し、その後、粘性の低い第３のレジスト２７を
塗布し、表面の凹凸を平坦にする（図１０（ａ））。

【００６９】次に、第２及び第３のレジスト２６，２７
と、第２のシリコン酸化膜２５のエッチングレ−トが等
しくなる条件で、ＲＩＥによりエッチバックする。この
とき、島状部分の上には５０ｎｍのシリコン酸化膜２５
を残存させる。その後、ＮＨ ₄Ｆ水溶液により、５０ｎ
ｍだけエッチングする（図１０（ｂ））。

【００７０】続いて、厚さ１０ｎｍのダミ−酸化膜２９
´を形成した後、全面にボロンイオンを、加速電圧６０
ＫｅＶ、ド−ズ量６×１０¹²ｃｍ^-2でシリコン基板２１
に打ち込み、ｐ−ウエル領域２８を形成する（図１０
（ｃ））。その後、ラピッドサ−マルアニ−ル法（ＲＴ
Ａ）を用いて、窒素雰囲気で、１０００℃、２０秒間の
熱処理を行い、ボロンイオンを活性化する。そして、Ｎ
Ｈ₄Ｆ水溶液によりダミ−酸化膜２９´を除去し、新た
に厚さ１０ｎｍのゲ−ト酸化膜２９を形成する。

【００７１】次に、全面に膜厚２００ｎｍの多結晶シリ
コン膜３０を堆積し、次いで、ヒ素イオンを加速電圧３
０ＫｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2で多結晶シリコン
膜３０にイオン注入する。その後、ＲＴＡを用いて、窒
素雰囲気で、１０００℃、２０秒間の熱処理を行い、ヒ
素イオンを活性化する（図１１（ａ））。次いで、レジ
ストパタ−ン（図示せず）をマスクとして用いて、ＲＩ
Ｅにより多結晶シリコン膜３０をエッチングし、ゲ−ト
電極３２を形成する（図１１（ｂ））。

【００７２】その後、通常のＮ型ＭＯＳＦＥＴの製造工
程に従い、ゲ−ト酸化膜３２をマスクとして用いて、Ｎ
型不純物のイオンをイオン注入し、拡散層３３を形成
し、更にＣＶＤ酸化膜３４のパッシベ−ション工程、コ
ンタクトホ−ル開口工程、Ａｌ配線３５の形成工程を行
い、Ｎ型ＭＯＳＦＥＴが完成する（図１１（ｃ））。

【００７３】以上説明した実施例によると、第２の溝の
底部から結晶欠陥が発生しており、発生した結晶欠陥３
６は、第２の溝の底部または隣接する第２の溝の底部に
終端しており、素子領域にまで延びることはなく、素子
領域は結果フリ−の状態にある。なお、以上の実施例
は、Ｎ型ＭＯＳＦＥＴを例に挙げたが、ＣＭＯＳ，Ｐ型
ＭＯＳＦＥＴに対しても、同様に適用可能である。

【００７４】実施例３図１２〜図１４は、本発明の第３の実施例に係るＮ型Ｍ
ＯＳＦＥＴの製造工程を示す断面図である。まず、ｐ型
シリコン基板４１表面に、厚さ２００ｎｍの熱酸化膜４
２を形成した後、素子形成領域にレジストパタ−ン４３
を形成し、このレジストパタ−ン４３をマスクとして用
いて、熱酸化膜４２をＲＩＥ法によりエッチングする
（図１２（ａ））。

【００７５】その後、レジストパタ−ン４３を除去し、
熱酸化膜４２をマスクとして用いて、シリコン基板４１
をＲＩＥ法により１μｍの深さエッチングして第１の溝
を形成する。これにより、凸型の島状の部分が形成され
る。次いで、熱酸化膜４２をＮＨ₄Ｆ水溶液により除去
した後、第２のレジストパタ−ン４４を前記レジストパ
タ−ンからずらして形成する（図１２（ｂ））。次い
で、第２のレジストパタ−ン４４をマスクとして用い
て、ＲＩＥ法により、シリコン基板４１を１μｍの深さ
エッチングし、第２の溝を形成する（図１２（ｃ））。
このような幅が狭く、深い溝を形成することにより、溝
の底部から結晶欠陥が発生し易くなる。

【００７６】次に、第２のレジストパタ−ン４４を除去
した後、ＣＶＤ法により２．４μｍの厚さのシリコン酸
化膜４５を堆積する。そして、広い素子分離領域に厚さ
２μｍの第３のレジストパタ−ン４６を形成し、その
後、粘性の低い第４のレジスト４７を塗布し、表面の凹
凸を平坦にする（図１３（ａ））。

【００７７】次に、第３及び第４のレジスト４６，４７
と、シリコン酸化膜４５のエッチングレ−トが等しくな
る条件で、ＲＩＥによりエッチバックする。このとき、
島状部分の上には５０ｎｍのシリコン酸化膜４５を残存
させる。その後、ＮＨ₄Ｆ水溶液により、５０ｎｍだけ
エッチングする（図１３（ｂ））。

【００７８】続いて、厚さ１０ｎｍのダミ−酸化膜４９
´を形成した後、全面にボロンイオンを、加速電圧６０
ＫｅＶ、ド−ズ量６×１０¹²ｃｍ^-2でシリコン基板４１
に打ち込み、ｐ−ウエル領域４８を形成する（図１３
（ｃ））。その後、ラピッドサ−マルアニ−ル法（ＲＴ
Ａ）を用いて、窒素雰囲気で、１０００℃、２０秒間の
熱処理を行い、ボロンイオンを活性化する。そして、Ｎ
Ｈ₄Ｆ水溶液によりダミ−酸化膜４９´を除去し、新た
に厚さ１０ｎｍのゲ−ト酸化膜４９を形成する。

【００７９】次に、全面に膜厚２００ｎｍの多結晶シリ
コン膜５０を堆積し、次いで、ヒ素イオンを加速電圧３
０ＫｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2で多結晶シリコン
膜３０にイオン注入する。その後、ＲＴＡを用いて、窒
素雰囲気で、１０００℃、２０秒間の熱処理を行い、ヒ
素イオンを活性化する（図１４（ａ））。次いで、レジ
ストパタ−ン（図示せず）をマスクとして用いて、ＲＩ
Ｅにより多結晶シリコン膜５０をエッチングし、ゲ−ト
電極５２を形成する（図１４（ｂ））。

【００８０】その後、通常のＮ型ＭＯＳＦＥＴの製造工
程に従い、ゲ−ト酸化膜５２をマスクとして用いて、Ｎ
型不純物のイオンをイオン注入し、拡散層５３を形成
し、更にＣＶＤ酸化膜５４のパッシベ−ション工程、コ
ンタクトホ−ル開口工程、Ａｌ配線５５の形成工程を行
い、Ｎ型ＭＯＳＦＥＴが完成する（図１４（ｃ））。

【００８１】以上説明した実施例によると、第２の溝の
底部から結晶欠陥が発生しており、発生した結晶欠陥５
６は、第２の溝の底部または隣接する第２の溝の底部に
終端しており、素子領域にまで延びることはなく、素子
領域は結果フリ−の状態にある。なお、以上の実施例
は、Ｎ型ＭＯＳＦＥＴを例に挙げたが、ＣＭＯＳ，Ｐ型
ＭＯＳＦＥＴに対しても、同様に適用可能である。

【００８２】実施例４図１５〜図１７は、本発明の第４の実施例に係るＮ型Ｍ
ＯＳＦＥＴの製造工程を示す断面図である。まず、ｐ型
シリコン基板６１表面に、厚さ２００ｎｍの第１の熱酸
化膜６２を形成した後、素子形成領域にレジストパタ−
ン６３を形成し、このレジストパタ−ン６３をマスクと
して用いて、第１の熱酸化膜６２をＲＩＥ法によりエッ
チングする（図１５（ａ））。

【００８３】その後、レジストパタ−ン６３を除去し、
第１の熱酸化膜６２をマスクとして用いて、シリコン基
板６１をＲＩＥ法により２μｍの深さエッチングして溝
を形成する。これにより、凸型の島状の部分が形成され
る。次いで、熱酸化膜６２をＮＨ₄Ｆ水溶液により除去
した後、溝の底部にファセットが現れるような酸化条件
を用いて、溝の側壁に第２の熱酸化膜６４を形成する
（図１５（ｂ））。なお、このように溝の底部にファセ
ットが現れると、ファセットから結晶欠陥が発生し易く
なる。

【００８４】次に、ＣＶＤ法により２．４μｍの厚さの
多結晶シリコン膜６５を堆積し、ＣＤＥ法によりエッチ
バック埋め込みを行う。なお、この時、多結晶シリコン
膜６５を堆積した後、レジストを用いて平坦化し、多結
晶シリコン膜とレジストのエッチングレ−トが等しくな
るような条件でＲＩＥによりエッチバックしてもよい。

【００８５】その後、第２のレジストパタ−ン６６を形
成し、この第２のレジストパタ−ン６６をマスクとして
用いて、シリコン基板６１と第１の多結晶シリコン６５
のエッチングレ−トが等しくなるような条件でＲＩＥ法
により１μｍの深さエッチングする（図１５（ｃ））。
そして、第２のレジストパタ−ン６６を除去する。

【００８６】その後、ＣＶＤ法によりシリコン酸化膜６
７を厚さ１．４μｍ堆積する。更に、広い素子分離領域
に厚さ１．４μｍの第３のレジストパタ−ン６８を形成
し、その後、粘性の低い第４のレジスト６９を塗布し、
表面の凹凸を平坦にする（図１６（ａ））。

【００８７】次に、第３及び第４のレジスト６８，６９
と、シリコン酸化膜６７のエッチングレ−トが等しくな
る条件で、ＲＩＥによりエッチバックする。このとき、
島状部分の上には５０ｎｍのシリコン酸化膜６７を残存
させる。その後、ＮＨ₄Ｆ水溶液により、５０ｎｍだけ
エッチングする（図１６（ｂ））。

【００８８】続いて、厚さ１０ｎｍのダミ−酸化膜７１
´を形成した後、全面にボロンイオンを、加速電圧６０
ＫｅＶ、ド−ズ量６×１０¹²ｃｍ^-2でシリコン基板６１
に打ち込み、ｐ−ウエル領域７０を形成する。その後、
ラピッドサ−マルアニ−ル法（ＲＴＡ）を用いて、窒素
雰囲気で、１０００℃、２０秒間の熱処理を行い、ボロ
ンイオンを活性化する。そして、ＮＨ₄Ｆ水溶液により
ダミ−酸化膜７１´を除去し、新たに厚さ１０ｎｍのゲ
−ト酸化膜７１を形成する（図１６（ｃ））。

【００８９】次に、全面に膜厚２００ｎｍの第２の多結
晶シリコン膜７２を堆積し、次いで、ヒ素イオンを加速
電圧３０ＫｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2で多結晶シ
リコン膜３０にイオン注入する。その後、ＲＴＡを用い
て、窒素雰囲気で、１０００℃、２０秒間の熱処理を行
い、ヒ素イオンを活性化する（図１７（ａ））。次い
で、レジストパタ−ン（図示せず）をマスクとして用い
て、ＲＩＥにより多結晶シリコン膜７２をエッチング
し、ゲ−ト電極７４を形成する（図１７（ｂ））。

【００９０】その後、通常のＮ型ＭＯＳＦＥＴの製造工
程に従い、ゲ−ト酸化膜７４をマスクとして用いて、Ｎ
型不純物のイオンをイオン注入し、拡散層７５を形成
し、更にＣＶＤ酸化膜７６のパッシベ−ション工程、コ
ンタクトホ−ル開口工程、Ａｌ配線７７の形成工程を行
い、Ｎ型ＭＯＳＦＥＴが完成する（図１７（ｃ））。

【００９１】以上説明した実施例によると、第２の溝の
底部から結晶欠陥が発生しており、発生した結晶欠陥７
８は、第２の溝の底部または隣接する第２の溝の底部に
終端しており、素子領域にまで延びることはなく、素子
領域は結晶欠陥フリ−の状態にある。なお、以上の実施
例は、Ｎ型ＭＯＳＦＥＴを例に挙げたが、ＣＭＯＳ，Ｐ
型ＭＯＳＦＥＴに対しても、同様に適用可能である。

【００９２】実施例５図１８〜図２０は、本発明の第５
の実施例に係る半導体装置の製造工程を示す断面図であ
る。まず、ｐ型シリコン基板８１表面に、厚さ２００ｎ
ｍの熱酸化膜８２を形成した後、素子形成領域にレジス
トパタ−ン８３を形成し、このレジストパタ−ン８３を
マスクとして用いて、熱酸化膜８２をＲＩＥ法によりエ
ッチングする（図１８（ａ））。

【００９３】その後、レジストパタ−ン８３を除去し、
熱酸化膜８２をマスクとして用いて、シリコン基板８１
をＲＩＥ法により１μｍの深さエッチングして第１の溝
を形成する。これにより、凸型の島状の部分が形成され
る。次いで、ＣＶＤ法により全面に第１のシリコン酸化
膜８４を１００ｎｍの厚さ堆積した後、全面にＲＩＥを
施す。この時、第１の溝の側壁に第１のシリコン酸化膜
８４が残存する（図１８（ｂ））。

【００９４】更に、熱酸化膜８２及び側壁のシリコン酸
化膜８４をマスクとして用いて、パワ−３００Ｗ以下、
真空度７５ｍＴｏｒｒの条件で、ＨＢｒ単独ガスを用い
たＲＩＥ法により、シリコン基板８１を１μｍの深さエ
ッチングし、第２の溝を形成する。この第２の溝は、側
壁の基部が鋭角状にえぐれている（図１８（ｃ））。こ
のような形状とすることにより、その部分から結晶欠陥
が発生し易くなる。

【００９５】その後、熱酸化膜８２及び第１のシリコン
酸化膜８４をＮＨ₄Ｆ水溶液により除去する。次に、Ｃ
ＶＤ法により、第２のシリコン酸化膜８５を厚さ２．４
μｍ堆積する。更に、広い素子分離領域に厚さ２．０μ
ｍの第２のレジストパタ−ン８６を形成し、その後、粘
性の低い第３のレジスト８７を塗布し、表面の凹凸を平
坦にする（図１８（ｄ））。

【００９６】次に、第２及び第３のレジスト８６，８７
と、第２のシリコン酸化膜８５のエッチングレ−トが等
しくなる条件で、ＲＩＥによりエッチバックする。この
とき、島状部分の上には５０ｎｍのシリコン酸化膜８５
を残存させる。その後、ＮＨ ₄Ｆ水溶液により、５０ｎ
ｍだけエッチングする（図１９（ａ））。

【００９７】続いて、厚さ１０ｎｍのダミ−酸化膜９０
´を形成した後、全面にボロンイオンを、加速電圧６０
ＫｅＶ、ド−ズ量６×１０¹²ｃｍ^-2でシリコン基板８１
に打ち込み、ｐ−ウエル領域８８を形成する。その後、
ラピッドサ−マルアニ−ル法（ＲＴＡ）を用いて、窒素
雰囲気で、１０００℃、２０秒間の熱処理を行い、ボロ
ンイオンを活性化する。

【００９８】次に、高加速イオン注入法を用いて不純物
の導入を行うが、不純物の導入は、この段階には限られ
ず、また、レジストをマスクとして用いて、部分的に打
ち込んでもよい。ここでは全面に打ち込む場合について
説明する。

【００９９】即ち、全面に高速イオン注入法を用いて不
純物を第２の溝の深さと同程度の深さか、又はそれ以上
の深さに打ち込み、ダメ−ジ層８９を形成する。なお、
ダメ−ジ層８９は、第２の溝より発生する結晶欠陥を終
端させるために形成される（図１９（ｂ））。

【０１００】その後、ＮＨ₄Ｆ水溶液によりダミ−酸化
膜９０´を除去し、新たに厚さ１０ｎｍのゲ−ト酸化膜
９０を形成する。次に、全面に膜厚２００ｎｍの多結晶
シリコン膜９１を堆積し、次いで、ヒ素イオンを加速電
圧３０ＫｅＶ、ド−ズ量５×１０¹⁵ｃｍ^-2で多結晶シリ
コン膜９１にイオン注入する。その後、ＲＴＡを用い
て、窒素雰囲気で、１０００℃、２０秒間の熱処理を行
い、ヒ素イオンを活性化する（図１９（ｃ））。

【０１０１】次いで、レジストパタ−ン（図示せず）を
マスクとして用いて、ＲＩＥにより多結晶シリコン膜９
１をエッチングし、ゲ−ト電極９２を形成する（図１９
（ｄ））。その後、通常のＮ型ＭＯＳＦＥＴの製造工程
に従い、ゲ−ト電極９２をマスクとして用いて、Ｎ型不
純物のイオンをイオン注入し、拡散層９３を形成し、更
にＣＶＤ酸化膜９４のパッシベ−ション工程、コンタク
トホ−ル開口工程、Ａｌ配線９５の形成工程を行い、Ｎ
型ＭＯＳＦＥＴが完成する（図２０）。

【０１０２】以上説明した実施例によると、第２の溝の
底部から結晶欠陥が発生しており、発生した結晶欠陥９
７は、ダメ−ジ層８９や第２の溝の底部または隣接する
第２の溝の底部に終端しており、素子領域にまで延びる
ことはなく、素子領域は結果フリ−の状態にある。な
お、以上の実施例は、Ｎ型ＭＯＳＦＥＴを例に挙げた
が、ＣＭＯＳ，Ｐ型ＭＯＳＦＥＴに対しても、同様に適
用可能である。

【０１０３】以上のように、実施例１〜５によれば、埋
め込み素子分離方式を用いた半導体装置において、あら
かじめ結晶欠陥を半導体基板中又は深い部分に発生さ
せ、基板中の歪を緩和した状態で、半導体層又は半導体
基板の上部は、欠陥フリ―の状態で素子を形成すること
ができるため、結晶欠陥による接合リ―ク電流を低減化
できる。

【０１０４】実施例６この実施例は、レジストパタ−ンのパタ−ン形状により
結晶欠陥を防止する種々の例を示す。

【０１０５】図２１に示す例では、開口部の形状が、角
部を欠いた８角形状のレジストパタ−ンを用いている。
なお、図２１（ａ）は平面図、図２１（ｂ）は図２１
（ａ）のＸＩＢ−ＸＩＢ断面図である。図２１におい
て、素子分離領域２０３によって素子領域２０２を分離
した後、必要があればゲ―ト電極２０４等を形成し、不
純物導入用のレジストパタ−ン２０５をフォトリソグラ
フィ工程を用いて形成する。この時、レジストパタ−ン
２０５は、素子領域の角部２０６を覆うような形状とす
る。

【０１０６】この状態でイオン注入を行い、不純物領域
２０７を形成すると、素子領域２０２の角部２０６に
は、イオン注入による一次欠陥が入らないので、後の熱
工程で、不純物領域２０７から素子領域２０２の角部２
０６に不純物が拡散したとしても、素子領域２０２の角
部２０６の応力集中による転位などの大きな欠陥は発生
しない。なお、素子領域２０２の角部２０６には、後の
熱工程において不純物の拡散が生ずるが、その濃度は、
他の素子領域の部分に比べて低い。

【０１０７】図２２に示す例では、素子分離領域３０１
で分離された、矩形の素子領域３０２があるが、イオン
注入時のマスクとなるレジストパタ−ン３０３は、素子
領域３０２の角部３０４をおおっており、これによっ
て、イオン注入の大きな結晶欠陥の発生が抑制される。
このように９０°だけの角部を有するレジストパタ―ン
３０３を用いることも可能である。

【０１０８】図２３に示す例では、素子分離領域４０１
で分離された、複雑な形状をした素子領域４０２が形成
されている。結晶欠陥の発生する可能性のない、又は発
生してもさしつかえない素子領域の角部４０５は、レジ
スト４０３でおおわれていないが、結晶欠陥の発生の可
能性があり、発生してはこまる素子領域４０２の角部４
０４は、レジストパタ−ン４０３で覆われている。この
ように、すべての素子領域４０２の角部がレジストパタ
−ン４０３でおおわれている必要はない。

【０１０９】図２４に示す例では、素子領域５０２の角
部５０４のみならず、辺部５０５もレジストパタ−ン５
０３で覆っている。

【０１１０】以上の例では、トレンチ素子分離の場合に
ついて説明したが、通常のＬＯＣＯＳ法その他の素子分
離法を用いた場合についても、同様の効果を得ることが
出来る。また、以上の例では、レジストパタ−ンをマス
クとして用いて、イオン注入により不純物を導入した例
を示したが、酸化膜をマスクに、固相あるいは気相拡散
で不純物を導入する、あるいは他の方法で角部をマスク
して、不純物を導入することによっても同様の効果が得
られる。

【０１１１】図２５に示す例では、素子領域６０２とゲ
―ト電極６０３とが重なる領域の端部６０５をもレジス
トパタ−ン６０４で覆っている。これは、素子領域６０
２とゲ―ト電極６０３とが重なる領域の端部６０５にも
応力の集中が生ずるからであり、そうすることによって
も、上記した例と同様の効果を得ることができる。

【０１１２】なお、図２６に示す例では、素子領域７０
２と同一の形状の開口部を有し、領域７０２の角部７０
４を覆うように配置する位置をかえたレジストパタ−ン
７０３を示している。

【０１１３】以上のように、実施例６によれば、応力が
集中する素子領域の角部と、不純物を導入する部分とが
重ならないように、レジストパタ−ンの形状を選択して
いるため、大きな転位の発生を防止することが可能とな
り、これによっても結晶欠陥による接合リ―ク電流を低
減化できる。

【０１１４】実施例７図２７は、本発明の第７の実施例に係る、スタック型キ
ャパシタを用いたＤＲＡＭ（ダイナミック型ランダムア
クセスメモリー）セルアレイの一部を示す平面図、図２
８は図１２のＸＶIII −ＸＶIII 断面図、図２９はＸＩ
Ｘ−ＸＩＸ断面図をそれぞれ示す。なお、図２８及び図
２９は、初めのメタル配線（first Ａｌ）形成まで製造
工程を進めた場合の断面図である。

【０１１５】通常のＤＲＡＭにおいては、ゲート配線８
０１の抵抗を低減するため、ゲートの真上にほぼ同じ幅
で同じ方向に走るメタル配線（ここの例ではＡｌ）８０
９を形成し、ところどころで、そのメタル配線８０９と
ゲート８０１とを接続するためのコンタクト８０３を形
成している。この例では、コンタクトを設けている領域
を、Ａｌシャント領域８２０と呼ぶことにする。このＡ
ｌシャント領域８２０と別のＡｌシャント領域との間隔
は、ギガビットレベルのＤＲＡＭでは数十〜百数十ミク
ロン程度になる。

【０１１６】本実施例においては、Ａｌシャント領域８
２０の下のＳｉ基板中には、トランジスタ等のデバイス
が形成されていないため、そこに欠陥集中層８０８を形
成する。領域８０８に欠陥を集中させる方法は何でも良
いが、図１７〜図１９には、領域８０８に深い溝８０８
´を形成することによって欠陥を誘発させる方法を示し
た。

【０１１７】図２８及び図２９に示すように、Ａｌシャ
ント領域８２０の下のＳｉ基板中に深い溝８０８′を形
成し、この溝８０８′を絶縁物で埋め込むと、溝底部の
コーナー部分を端点（始点）８１４′とした結晶欠陥８
１４を発生しやすい。もう一つの端点（終点）は別の溝
の底部コーナー部分であっても良いし、また、セルアレ
イ領域の基板中に、溝底部と同じかそれ以上の深さに形
成された高歪み層（例えば高濃度不純物層８１５）であ
っても良い。図には後者の場合を示した。また、結晶欠
陥が溝の底部のみで発生し、素子領域にまで延びていな
ければ、高濃度不純物層８１５は無くても良い。

【０１１８】簡単に第７の実施例に係る半導体装置の製
造方法を説明すると、まず、面方位（１００）のＳｉウ
ェハ８１７を用意し、高加速のイオン注入または固相拡
散＋エピ成長により、例えばウェハ８１７の表面から深
さ５μｍ程度の位置に、高濃度不純物層８１５を形成す
る。その後、同程度の深さの溝８０８′を形成し、Ｓｉ
Ｏ₂系の絶縁物で埋め込む。次いで、ボロンをイオン注
入し、熱拡散することによって、深さ２〜３μｍのＰウ
ェル８１２を形成する。

【０１１９】次に、素子分離領域を形成するため、リソ
グラフィーによりパターンニングを行ない、深さ０．５
μｍ程度の浅い溝８１０を形成し、この溝８１０をＳｉ
Ｏ₂系の絶縁物で埋め込み、表面を平坦化する。この例
では、あとでキャパシタのコンタクトを形成しやすいよ
うにするため、素子活性領域８０４の平面パターン形状
はゲート配線８０１に対して斜めに設計されている。ま
た、ここでは素子分離法としてトレンチ分離を用いた
が、ＬＯＣＯＳ法を用いても良い。

【０１２０】その後、熱酸化により厚さ６ｎｍ程度のゲ
ート酸化膜８１３を形成し、更に１５０ｎｍの厚さのポ
リＳｉを堆積し、これに不純物をドーピングした後、Ｗ
Ｓｉ（タングステンシリサイド）をスパッタする。次い
で、ポリＳｉ層とＷＳｉ層をリソグラフィーとＲＩＥで
パターンニング加工して、ゲート配線８０１を形成す
る。

【０１２１】次いで、ソース・ドレイン拡散層（図示せ
ず）を形成した後、層間絶縁膜としてＳｉＯ₂膜８１６
を３００ｎｍ程度の厚さにＣＶＤ法により堆積し、ＣＭ
Ｐ（chemical mechanical polishing ）により平坦化す
る。

【０１２２】層間絶縁膜８１６にビット線コンタクト８
０５を形成した後、ポリＳｉを３５０ｎｍ程度の厚さに
堆積し、これにイオン注入し、ＲＩＥによるエッチバッ
クにより、ポリＳｉをコンタクト孔中に埋め込む。その
上に、ドーピングしたポリＳｉ、ＷＳｉをそれぞれ５０
ｎｍ、１５０ｎｍ程度の厚さに形成し、パターンニング
加工によりビット線８０２とする。この時、Ａｌシャン
ト部分のコンタクト孔８０３′も同時に開孔され、ビッ
ト線によるプラグ８０２′が形成されることが多い。こ
うするとＡｌ配線のコンタクトを介してゲートに接続す
るとき、コンタクト孔のアスペクト孔が小さくて済み、
都合が良い。

【０１２３】次に、層間絶縁膜としてＳｉＯ₂膜８１
６′を３００ｎｍ程度の厚さにＣＶＤ法により堆積し、
平坦化する。次いで、キャパシタコンタクト８０６を開
孔し、例えばドープトポリＳｉを用いて下部電極（スト
レージノード：８０７）を形成する。キャパシタ絶縁膜
８１９として、例えばＣＶＤにより形成されたＴａ₂Ｏ
₅膜を用い、キャパシタリーク低減のためのアニール処
理を施し、上部電極( プレート：８１８）を、例えばＴ
ｉＮ層のスパッタとＲＩＥによって形成する。

【０１２４】この上にさらにＳｉＯ₂からなる層間絶縁
膜（８１１）を堆積形成し、Ａｌコンタクト孔８０３を
開孔し、バリアメタル（Ｔｉ／ＴｉＮ）層とＡｌ層８０
９をスパッタにより形成する。最後に、Ａｌ層８０９の
パターンニングを行ない、図１７〜図１９に示すような
構造のＤＲＡＭセルアレイが形成される。

【０１２５】実施例８図３０は、本発明の第８の実施例に係るＤＲＡＭセルア
レイの一部を示す、図２７のＸＶIII −ＸＶIII 断面図
に相当する図である。Ａｌシャント領域下にウェルより
深い溝が形成される点は上記実施例７と同様であるが、
溝底部の形状に特徴がある。即ち、エッチング条件を最
適化することで、溝底部のエッジ部分に中央部分よりも
深い鋭角な部分８１４”を形成する。こうすることによ
って、溝底部エッジ部分に応力集中が起こりやすくな
り、欠陥が集中する。この場合、高歪み層（例えば高濃
度不純物層：８１５）はあっても無くても良い。

【０１２６】実施例９図３１は、本発明の第９の実施例に係るＤＲＡＭセルア
レイの一部を示す、図１７のＸＩＸ−ＸＩＸ断面図に相
当する図である。Ａｌシャント領域下のウェルより深い
溝が形成される点は上記実施例７，８と同様であるが、
溝８０８′の中に埋め込まれる材料に特徴がある。すな
わち素子分離領域の埋め込み材料８１０がＳｉＯ₂から
なる絶縁物であるのに対し、溝８０８′の中にはＳｉＮ
等のＳｉＯ₂より高ストレスを生ずる膜、即ち高ストレ
ス８２１を埋め込んである。高ストレス膜８２１が存在
すると、そこから欠陥８１４が発生しやすくなり、素子
領域中の欠陥や金属のゲッタリングシンクになる。

【０１２７】実施例１０図３２は、本発明の第１０の実施例に係るＤＲＡＭセル
アレイの一部を示す、図２７のＸＶIII −ＸＶIII 断面
図である。この実施例に係るＤＲＡＭセルアレイでは、
Ａｌシャント領域下に、局所イオン注入によって高歪み
層（高濃度不純物層：８２２）が形成されている。結晶
欠陥はここから発生しやすく、素子領域中の欠陥や金属
のゲッタリングシンクになる。この場合も高歪み層（例
えば高濃度不純物層：８１５）はあっても無くても良
い。

【０１２８】実施例１１図３３は、本発明の第１１の実施例に係る、スタック型
キャパシタを用いたＤＲＡＭ（ダイナミック型ランダム
アクセスメモリー）セルアレイの一部を示す平面図、図
３４は図３３のＸＸＩＶ−ＸＸＩＶ断面図をそれぞれ示
す。Ａｌシャント領域下にウェルより深い溝が形成され
る点は、以上の実施例と同様であるが、その溝８０８′
の平面パターン形状は、次のような特徴を有する。

【０１２９】すなわち、溝幅が急に細くなる部分（また
は角部分）８２３が存在し、応力集中が起こりやすくな
っている。従って、結晶欠陥はここから発生しやすく、
素子領域中の欠陥や金属のゲッタリングシンクになる。
この場合も高歪み層（例えば高濃度不純物層：８１５）
はあっても無くても良い。

【０１３０】以上のように、実施例７〜１１によれば、
結晶欠陥をゲッタ（吸い寄せ）する欠陥集中層を素子領
域の外に設置しているため、素子領域中に欠陥が発生し
にくくなり、また素子領域中に発生した欠陥および金属
汚染が欠陥集中層により除去される。そのため、接合リ
ーク電流特性やゲート酸化膜信頼性などのデバイス特性
が飛躍的に改善する。また、上記欠陥集中層は、ＭＯＳ
ＦＥＴ等のデバイスが通常作られていない領域（特定の
理由によりＭＯＳＦＥＴ用に利用されていない領域、
例：ＤＲＡＭにおけるＡｌシャント領域）に配置してい
るので、面積増大を引き起こすことはない。即ち、空い
ている空間を結晶欠陥や金属に対するゲッタリングシン
クとして有効に活用できる。

【０１３１】

【発明の効果】以上説明したように、本発明の第１の態
様によれば、応力が集中する素子領域の角部と、不純物
を導入する部分とが重ならないように、レジストパタ−
ンの形状を選択しているため、大きな転位の発生を防止
することが可能となり、これによっても結晶欠陥による
接合リ―ク電流を低減化できる。

【０１３２】更に、本発明の第２の態様によれば、結晶
欠陥をゲッタ（吸い寄せ）する欠陥集中層を素子領域の
外に設置するから、素子領域中に欠陥が発生しにくく、
また素子領域中に発生した欠陥および金属汚染が除去さ
れる。

【図面の簡単な説明】

【図１】従来のレジストパタ−ンの配置例とイオン注
入の状態を示す平面図及び断面図。

【図２】従来のＤＲＡＭセルアレイの一部を示す平面
図。

【図３】図２のIII −III 断面図。

【図４】本発明の第１の実施例に係る半導体装置の断
面図。

【図５】本発明の第１の実施例をＣＭＯＳに適用した
半導体装置の断面図。

【図６】本発明の第１の実施例に係る半導体装置の製
造工程を示す断面図。

【図７】本発明の第１の実施例に係る半導体装置の製
造工程を示す断面図。

【図８】本発明の第１の実施例に係る半導体装置の製
造工程を示す断面図。

【図９】本発明の第２の実施例に係る半導体装置の製
造工程を示す断面図。

【図１０】本発明の第２の実施例に係る半導体装置の
製造工程を示す断面図。

【図１１】本発明の第２の実施例に係る半導体装置の
製造工程を示す断面図。

【図１２】本発明の第３の実施例に係る半導体装置の
製造工程を示す断面図。

【図１３】本発明の第３の実施例に係る半導体装置の
製造工程を示す断面図。

【図１４】本発明の第３の実施例に係る半導体装置の
製造工程を示す断面図。

【図１５】本発明の第４の実施例に係る半導体装置の
製造工程を示す断面図。

【図１６】本発明の第４の実施例に係る半導体装置の
製造工程を示す断面図。

【図１７】本発明の第４の実施例に係る半導体装置の
製造工程を示す断面図。

【図１８】本発明の第５の実施例に係る半導体装置の
製造工程を示す断面図。

【図１９】本発明の第５の実施例に係る半導体装置の
製造工程を示す断面図。

【図２０】本発明の第５の実施例に係る半導体装置の
製造工程を示す断面図。

【図２１】本発明の第６の実施例に係る半導体装置の
平面図及び断面図。

【図２２】本発明の第６の実施例で用いるレジストパ
タ−ンの配置例を示す平面図。

【図２３】本発明の第６の実施例で用いるレジストパ
タ−ンの配置例を示す平面図。

【図２４】本発明の第６の実施例で用いるレジストパ
タ−ンの配置例を示す平面図。

【図２５】本発明の第６の実施例で用いるレジストパ
タ−ンの配置例を示す平面図。

【図２６】本発明の第６の実施例で用いるレジストパ
タ−ンの配置例を示す平面図。

【図２７】本発明の第７の実施例に係る半導体装置を
示す平面図。

【図２８】図２７のＸＶIII −ＸＶIII 断面図。

【図２９】図２７のＸＩＸ−ＸＩＸ断面図。

【図３０】本発明の第８の実施例に係る半導体装置を
示す断面図。

【図３１】本発明の第９の実施例に係る半導体装置を
示す断面図。

【図３２】本発明の第１０の実施例に係る半導体装置
を示す断面図。

【図３３】本発明の第１１の実施例に係るＤＲＡＭセ
ルアレイの一部を示す平面図。

【図３４】図３３のＸＸＩＶ−ＸＸＩＶ断面図。

【符号の説明】

１，２１，４１，６１，８１，１０１，２０１…半導体
基板、２…第１の溝、３…第１の溝に対する埋め込み
材、４…半導体層、５…第２の溝、６…第２の溝に対す
る埋め込み材、７，２９，４９，７１…ゲ―ト絶縁膜、
８，３２，５２，７５…ゲ―ト電極、９…ソ―ス電極、
１０…ドレイン電極、１１…層間絶縁膜、１２…コンタ
クトホ―ル、１３…金属配線層、１４…ｎ−ｗｅｌｌ領
域、１５…ｐ−ｗｅｌｌ領域、１６…マスク材、１７，
２３，２６，４３，４４，４６，６６，８３，８６…レ
ジスト。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ３０１Ｓ 27/092 27/10 ６２１Ｂ 27/108 ６８１Ｄ 29/78 (72)発明者高橋稔神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者八木下淳史神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者岡山康則神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者松下嘉明神奈川県川崎市幸区堀川町72番地株式会社東芝川崎事業所内 (72)発明者久保田裕康神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者土屋憲彦神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者沼野正訓大分県大分市大字松岡3500番地株式会社東芝大分工場内 (72)発明者林芳樹神奈川県川崎市幸区堀川町72番地株式会社東芝川崎事業所内Ｆターム(参考） 5F032 AA35 AA44 AA46 AA47 AA67 AA70 BA01 BA05 BB08 CA03 CA17 DA02 DA12 DA25 DA33 5F048 AA01 AA04 AA07 AB01 AC01 AC03 BA02 BA04 BA10 BA11 BB05 BB06 BC01 BD01 BD09 BE03 BE07 BF11 BF15 BG01 BG03 BG13 BG14 BH02 5F083 AD42 GA06 HA01 JA35 JA36 JA39 JA40 JA53 MA06 MA17 MA20 NA01 NA02 PR03 PR36 PR40 5F140 AA08 AA24 AB03 BA01 BA16 BF01 BF04 BG38 BH01 BH02 BH12 BK13 CB04 CD06

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板の素子領
域に形成されたＭＯＳ型半導体素子とを具備し、前記素
子領域の角部の少なくとも１つ、又は前記素子領域の、
ゲ−ト電極と重なる領域の端部は、前記素子領域のそれ
ら以外の部分よりも低い不純物濃度を有することを特徴
とする半導体装置。
【請求項２】半導体基板と、この半導体基板の表面領
域に形成されたＭＯＳ型半導体素子と、このＭＯＳ型半
導体素子のゲ−ト電極と導通する第１の配線層と、この
第１の配線層の上方に配置された第２の配線層とを具備
し、前記第１の配線層と第２の配線層との接続部の下方
の前記半導体基板内に欠陥集中領域が存在する半導体装
置。
【請求項３】前記表面領域はウェル層であり、前記第
１の配線層と第２の配線層との接続部の下方の半導体基
板には、絶縁物質で埋められた溝が形成され、前記欠陥
集中領域は、前記ウェル層よりも深く形成され、前記溝
の底部から結晶欠陥が発生している請求項２に記載の半
導体装置。
【請求項４】前記第１の配線層と第２の配線層との接
続部の下方の半導体基板に、高濃度不純物層が形成され
ており、その不純物層の底部から結晶欠陥が発生してい
る請求項２に記載の半導体装置。