JPH11176949A - 半導体装置 - Google Patents
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- JPH11176949A JPH11176949A JP9345363A JP34536397A JPH11176949A JP H11176949 A JPH11176949 A JP H11176949A JP 9345363 A JP9345363 A JP 9345363A JP 34536397 A JP34536397 A JP 34536397A JP H11176949 A JPH11176949 A JP H11176949A
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】Dual Gate 構造を有するＣＭＯＳのｎ型および
ｐ型ゲート電極にそれぞれドープされた不純物が横方向
拡散するのを抑制しつつ、ＰＭＯＳとＮＭＯＳとの距離
をさらに短縮して、さらなる縮小化が可能な半導体装置
を提供する。 【解決手段】素子分離７によって分離されたＰＭＯＳお
よびＮＭＯＳ形成領域４，５と、ＰＭＯＳ形成領域上に
設けられるｐ型ゲート電極２と、ＮＭＯＳ形成領域上に
設けられるｎ型ゲート電極３と、一端がｐ型ゲート電極
２またはｎ型ゲート電極３の端部に接続され、ゲート電
極２，３の配置方向とは異なる方向に設けられ、他端が
電気的に相互接続された不純物貯留層６，８とを有する
ものとした。
ｐ型ゲート電極にそれぞれドープされた不純物が横方向
拡散するのを抑制しつつ、ＰＭＯＳとＮＭＯＳとの距離
をさらに短縮して、さらなる縮小化が可能な半導体装置
を提供する。 【解決手段】素子分離７によって分離されたＰＭＯＳお
よびＮＭＯＳ形成領域４，５と、ＰＭＯＳ形成領域上に
設けられるｐ型ゲート電極２と、ＮＭＯＳ形成領域上に
設けられるｎ型ゲート電極３と、一端がｐ型ゲート電極
２またはｎ型ゲート電極３の端部に接続され、ゲート電
極２，３の配置方向とは異なる方向に設けられ、他端が
電気的に相互接続された不純物貯留層６，８とを有する
ものとした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、たとえば、正孔をキャリアとして用いるｐチャネル
ＭＯＳ（以下、ＰＭＯＳという）ＦＥＴ（metal-oxide-
semiconductor field effect transistor:金属−酸化膜
−半導体構造の電界効果トランジスタ）および電子をキ
ャリアとするｎチャネルＭＯＳ（以下、ＮＭＯＳとい
う）ＦＥＴが同一チップ上に共存するＣＭＯＳ（comple
mentary ＭＯＳ）半導体装置に関する。
り、たとえば、正孔をキャリアとして用いるｐチャネル
ＭＯＳ（以下、ＰＭＯＳという）ＦＥＴ（metal-oxide-
semiconductor field effect transistor:金属−酸化膜
−半導体構造の電界効果トランジスタ）および電子をキ
ャリアとするｎチャネルＭＯＳ（以下、ＮＭＯＳとい
う）ＦＥＴが同一チップ上に共存するＣＭＯＳ（comple
mentary ＭＯＳ）半導体装置に関する。
【０００２】
【従来の技術】現在、多くのＣＭＯＳ集積回路では、そ
のゲート電極構造として、金属シリサイド層とポリシリ
コン層との２層からなるポリサイドゲート電極構造が採
用され、ゲート電極の低抵抗化が図られている。また、
同一基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを有する
ＣＭＯＳでは、短チャネル効果の抑制、しきい値Ｖthの
制御などの観点から、いわゆるDual Gate 構造のゲート
電極を有するＣＭＯＳが一般に知られている。
のゲート電極構造として、金属シリサイド層とポリシリ
コン層との２層からなるポリサイドゲート電極構造が採
用され、ゲート電極の低抵抗化が図られている。また、
同一基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを有する
ＣＭＯＳでは、短チャネル効果の抑制、しきい値Ｖthの
制御などの観点から、いわゆるDual Gate 構造のゲート
電極を有するＣＭＯＳが一般に知られている。
【０００３】
【発明が解決しようとする課題】Dual Gate 構造のＣＭ
ＯＳは、例えば、図４に示すような構造となっている。
図４に示すように、ＰＭＯＳおよびＮＭＯＳが形成され
る素子分離領域１０３で囲まれた素子形成領域１０４、
１０５が形成され、これらの素子形成領域１０４上に
は、素子分離領域１０３を跨いでポリシリコン配線層１
０６が形成されている。ポリシリコン配線層１０６は、
ＰＭＯＳが形成される素子形成領域１０４上には、ｐ＋
型の不純物がドープされ、ＮＭＯＳが形成される素子形
成領域１０５上には、ｎ＋型の不純物がドープされるこ
とによってそれぞれ導電化されゲート電極１０１および
１０２を構成している。なお、ゲート電極１０１と１０
２との電気的接続は、後工程においてポリシリコン配線
層１０６上に形成される金属シリサイド層によって行な
われる。しかしながら、図４に示す構造のＣＭＯＳで
は、ゲート電極１０１と１０２にドープされた不純物が
いわゆる横方向拡散現象を引き起こして、ポリシリコン
配線層１０６の不純物がドープされていない領域１０６
ａ中に拡散しやすい。この横方向拡散現象が生じると、
ゲート電極１０１と１０２にドープされた不純物が抜け
出し、各ゲート電極において不純物濃度が低下し、しき
い値電圧Ｖthの変動やゲート電極の空乏化に基づくドレ
イン−ソース間電流ＩDSの低下をもたらす。
ＯＳは、例えば、図４に示すような構造となっている。
図４に示すように、ＰＭＯＳおよびＮＭＯＳが形成され
る素子分離領域１０３で囲まれた素子形成領域１０４、
１０５が形成され、これらの素子形成領域１０４上に
は、素子分離領域１０３を跨いでポリシリコン配線層１
０６が形成されている。ポリシリコン配線層１０６は、
ＰＭＯＳが形成される素子形成領域１０４上には、ｐ＋
型の不純物がドープされ、ＮＭＯＳが形成される素子形
成領域１０５上には、ｎ＋型の不純物がドープされるこ
とによってそれぞれ導電化されゲート電極１０１および
１０２を構成している。なお、ゲート電極１０１と１０
２との電気的接続は、後工程においてポリシリコン配線
層１０６上に形成される金属シリサイド層によって行な
われる。しかしながら、図４に示す構造のＣＭＯＳで
は、ゲート電極１０１と１０２にドープされた不純物が
いわゆる横方向拡散現象を引き起こして、ポリシリコン
配線層１０６の不純物がドープされていない領域１０６
ａ中に拡散しやすい。この横方向拡散現象が生じると、
ゲート電極１０１と１０２にドープされた不純物が抜け
出し、各ゲート電極において不純物濃度が低下し、しき
い値電圧Ｖthの変動やゲート電極の空乏化に基づくドレ
イン−ソース間電流ＩDSの低下をもたらす。
【０００４】このドレイン−ソース間電流ＩDSの低下を
防ぐために、たとえば、図５に示すような構造のＣＭＯ
Ｓが提案されている。図５に示すＣＭＯＳは、ｐ＋型の
不純物がドープされたゲート電極１０１およびｎ＋型の
不純物がドープされたゲート電極１０２を素子分離領域
１０３にはみ出して形成されている。すなわち、ゲート
電極１０１および１０２を不純物をイオン注入して形成
する際に、素子形成領域１０４および１０５からポリシ
リコン配線層１０６上に長さＬdiffではみ出して不純物
をドープすることにより、このはみ出した領域１０１
ａ，１０２ａが不純物を貯留する不純物貯留源となる。
なお、ポリシリコン配線層１０６の不純物をドープしな
い領域１０６ａの幅２×Ｌovlpは、不純物のイオン注入
の際のマスクの重ね合わせずれを考慮したマージンであ
る。また、長さＬdiffは、ゲート電極１０１および１０
２の不純物濃度が低下しないために必要な長さである。
これにより、ゲート電極１０１および１０２の不純物の
濃度の低下を大幅に抑制することができ、ドレイン−ソ
ース間電流ＩDSの低下を防ぐことができる。
防ぐために、たとえば、図５に示すような構造のＣＭＯ
Ｓが提案されている。図５に示すＣＭＯＳは、ｐ＋型の
不純物がドープされたゲート電極１０１およびｎ＋型の
不純物がドープされたゲート電極１０２を素子分離領域
１０３にはみ出して形成されている。すなわち、ゲート
電極１０１および１０２を不純物をイオン注入して形成
する際に、素子形成領域１０４および１０５からポリシ
リコン配線層１０６上に長さＬdiffではみ出して不純物
をドープすることにより、このはみ出した領域１０１
ａ，１０２ａが不純物を貯留する不純物貯留源となる。
なお、ポリシリコン配線層１０６の不純物をドープしな
い領域１０６ａの幅２×Ｌovlpは、不純物のイオン注入
の際のマスクの重ね合わせずれを考慮したマージンであ
る。また、長さＬdiffは、ゲート電極１０１および１０
２の不純物濃度が低下しないために必要な長さである。
これにより、ゲート電極１０１および１０２の不純物の
濃度の低下を大幅に抑制することができ、ドレイン−ソ
ース間電流ＩDSの低下を防ぐことができる。
【０００５】しかしながら、図５に示す構造のＣＭＯＳ
では、ＰＭＯＳおよびＮＭＯＳが形成される素子形成領
域１０４および１０５間の距離Ｌp は、２×（Ｌdiff＋
Ｌovlp）となる。不純物をはみ出してドープした領域１
０１ａおよび１０２ａを不純物の貯留源として適切に機
能させるためには、長さＬdiffをある程度必要とするた
め（たとえば、Ｌg が０．２μｍの場合にＬdiffが０．
３０μｍ）、ＰＭＯＳとＮＭＯＳとの距離Ｌp を短縮す
るのが困難であり、チップのさらなる縮小化が難しかっ
た。
では、ＰＭＯＳおよびＮＭＯＳが形成される素子形成領
域１０４および１０５間の距離Ｌp は、２×（Ｌdiff＋
Ｌovlp）となる。不純物をはみ出してドープした領域１
０１ａおよび１０２ａを不純物の貯留源として適切に機
能させるためには、長さＬdiffをある程度必要とするた
め（たとえば、Ｌg が０．２μｍの場合にＬdiffが０．
３０μｍ）、ＰＭＯＳとＮＭＯＳとの距離Ｌp を短縮す
るのが困難であり、チップのさらなる縮小化が難しかっ
た。
【０００６】本発明は、Dual Gate 構造を有するＣＭＯ
Ｓのｎ型およびｐ型ゲート電極にそれぞれドープされた
不純物が横方向拡散するのを抑制しつつ、ＰＭＯＳとＮ
ＭＯＳとの距離をさらに短縮して、さらなる縮小化が可
能な半導体装置を提供することを目的とする。
Ｓのｎ型およびｐ型ゲート電極にそれぞれドープされた
不純物が横方向拡散するのを抑制しつつ、ＰＭＯＳとＮ
ＭＯＳとの距離をさらに短縮して、さらなる縮小化が可
能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、素子分離によ
って互いに分離して配置され、第１および第２の導電型
の素子がそれぞれ形成される第１および第２の素子形成
領域と、前記第１の素子形成領域上に設けられ、第１の
導電型の不純物が導入された第１のゲート電極と、前記
第２の素子形成領域上に前記第１のゲート電極と対向し
て設けられ、第２の導電型の不純物が導入された第２の
ゲート電極と、前記第１の導電型の不純物が導入され、
一端が前記第１のゲート電極の端部に接続され、前記第
１および第２のゲート電極の配置方向とは異なる方向に
設けられた第１の不純物貯留層と、前記第２の導電型の
不純物が導入され、一端が前記第２のゲート電極の端部
に接続され、他端が前記第１の不純物貯留層の他端と電
気的に接続され、前記第１および第２のゲート電極の配
置方向とは異なる方向に設けられた第２の不純物貯留層
とを有する。
って互いに分離して配置され、第１および第２の導電型
の素子がそれぞれ形成される第１および第２の素子形成
領域と、前記第１の素子形成領域上に設けられ、第１の
導電型の不純物が導入された第１のゲート電極と、前記
第２の素子形成領域上に前記第１のゲート電極と対向し
て設けられ、第２の導電型の不純物が導入された第２の
ゲート電極と、前記第１の導電型の不純物が導入され、
一端が前記第１のゲート電極の端部に接続され、前記第
１および第２のゲート電極の配置方向とは異なる方向に
設けられた第１の不純物貯留層と、前記第２の導電型の
不純物が導入され、一端が前記第２のゲート電極の端部
に接続され、他端が前記第１の不純物貯留層の他端と電
気的に接続され、前記第１および第２のゲート電極の配
置方向とは異なる方向に設けられた第２の不純物貯留層
とを有する。
【０００８】本発明では、第１の素子形成領域の外に第
１のゲート電極に接続する第１の不純物貯留層を設ける
ことにより、第１のゲート電極と第１の不純物貯留層と
の間に不純物濃度の差が無くなって、第１のゲート電極
からの不純物の横方向拡散が抑制される。同様に、第２
の素子形成領域の外に第２のゲート電極に接続する第２
の不純物貯留層を設けることにより、第２のゲート電極
と第２の不純物貯留層との間に不純物濃度の差が無くな
って、第２のゲート電極からの不純物の横方向拡散が抑
制される。これに加えて、第１および第２のゲート電極
に接続された第１および第２の不純物貯留層は、第１お
よび第２のゲート電極の配置方向とは異なる方向に設け
られ、かつ両者の先端同士が電気的に接続されている。
このことから、第１および第２のゲート電極の配置方向
に沿って同じ長さの第１および第２の不純物貯留層を設
けた場合に比べて、第１および第２の素子形成領域間の
間隔を近接させることが可能になり、ＣＭＯＳの場合に
はＰＭＯＳとＮＭＯＳとの間隔を短縮化でき、半導体装
置の縮小化が可能となる。
１のゲート電極に接続する第１の不純物貯留層を設ける
ことにより、第１のゲート電極と第１の不純物貯留層と
の間に不純物濃度の差が無くなって、第１のゲート電極
からの不純物の横方向拡散が抑制される。同様に、第２
の素子形成領域の外に第２のゲート電極に接続する第２
の不純物貯留層を設けることにより、第２のゲート電極
と第２の不純物貯留層との間に不純物濃度の差が無くな
って、第２のゲート電極からの不純物の横方向拡散が抑
制される。これに加えて、第１および第２のゲート電極
に接続された第１および第２の不純物貯留層は、第１お
よび第２のゲート電極の配置方向とは異なる方向に設け
られ、かつ両者の先端同士が電気的に接続されている。
このことから、第１および第２のゲート電極の配置方向
に沿って同じ長さの第１および第２の不純物貯留層を設
けた場合に比べて、第１および第２の素子形成領域間の
間隔を近接させることが可能になり、ＣＭＯＳの場合に
はＰＭＯＳとＮＭＯＳとの間隔を短縮化でき、半導体装
置の縮小化が可能となる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の半
導体装置のゲート電極の構造の一実施形態を示す説明図
である。図１において、ＰＭＯＳが形成されるＰＭＯＳ
形成領域４とＮＭＯＳが形成されるＮＭＯＳ形成領域５
とが互いに距離ＬP で離間して配置されている。ＰＭＯ
Ｓ形成領域４上には、ポリシリコン層１にｐ＋不純物が
導入された、ゲート長Ｌg ，ゲート幅Ｌｗのｐ型ゲート
電極２が設けられる。ＮＭＯＳ形成領域５上には、ポリ
シリコン層１にｎ＋不純物が導入された、ゲート長Ｌg
，ゲート幅Ｌｗのｎ型ゲート電極３がｐ型ゲート電極
２の設けられた方向にｐ型ゲート電極２に対向して設け
られる。なお、ＮＭＯＳ，ＰＭＯＳのゲート幅Ｌｗを同
一符号で表したが、一般的には、両者の寸法は異なって
いるのが通例である。また、ＰＭＯＳ形成領域４とＮＭ
ＯＳ形成領域５との間には素子分離７が存在する。な
お、図示しないが、ポリシリコン層１上には、サリサイ
ド(Self Aligned Silicate) 技術によってタングステン
シリサイド等の金属シリサイド層が設けられ、ｐ型ゲー
ト電極２とｎ型ゲート電極３とを電気的に接続する。
て図面を参照して詳細に説明する。図１は、本発明の半
導体装置のゲート電極の構造の一実施形態を示す説明図
である。図１において、ＰＭＯＳが形成されるＰＭＯＳ
形成領域４とＮＭＯＳが形成されるＮＭＯＳ形成領域５
とが互いに距離ＬP で離間して配置されている。ＰＭＯ
Ｓ形成領域４上には、ポリシリコン層１にｐ＋不純物が
導入された、ゲート長Ｌg ，ゲート幅Ｌｗのｐ型ゲート
電極２が設けられる。ＮＭＯＳ形成領域５上には、ポリ
シリコン層１にｎ＋不純物が導入された、ゲート長Ｌg
，ゲート幅Ｌｗのｎ型ゲート電極３がｐ型ゲート電極
２の設けられた方向にｐ型ゲート電極２に対向して設け
られる。なお、ＮＭＯＳ，ＰＭＯＳのゲート幅Ｌｗを同
一符号で表したが、一般的には、両者の寸法は異なって
いるのが通例である。また、ＰＭＯＳ形成領域４とＮＭ
ＯＳ形成領域５との間には素子分離７が存在する。な
お、図示しないが、ポリシリコン層１上には、サリサイ
ド(Self Aligned Silicate) 技術によってタングステン
シリサイド等の金属シリサイド層が設けられ、ｐ型ゲー
ト電極２とｎ型ゲート電極３とを電気的に接続する。
【００１０】ＰＭＯＳ形成領域４の外には、ｐ型の不純
物貯留層６がｐ型ゲート電極２のゲート幅Ｌｗ方向に直
交するように設けられる。ｐ型の不純物貯留層６は、長
さがＬH ＋Ｌg であり、幅がゲート長Ｌg に等しく、一
端がｐ型ゲート電極２と接続され、他端がポリシリコン
配線１０と接続される。ＮＭＯＳ形成領域５の外には、
ｎ型の不純物貯留層８がｎ型ゲート電極３のゲート幅Ｌ
ｗ方向に直交するように設けられる。ｎ型の不純物貯留
層８は、長さがＬH ＋Ｌg であり、幅がゲート長Ｌg に
等しく、一端がｎ型ゲート電極３と接続され、他端がポ
リシリコン配線１０と接続される。
物貯留層６がｐ型ゲート電極２のゲート幅Ｌｗ方向に直
交するように設けられる。ｐ型の不純物貯留層６は、長
さがＬH ＋Ｌg であり、幅がゲート長Ｌg に等しく、一
端がｐ型ゲート電極２と接続され、他端がポリシリコン
配線１０と接続される。ＮＭＯＳ形成領域５の外には、
ｎ型の不純物貯留層８がｎ型ゲート電極３のゲート幅Ｌ
ｗ方向に直交するように設けられる。ｎ型の不純物貯留
層８は、長さがＬH ＋Ｌg であり、幅がゲート長Ｌg に
等しく、一端がｎ型ゲート電極３と接続され、他端がポ
リシリコン配線１０と接続される。
【００１１】上記のｐ型ゲート電極２、ｎ型ゲート電極
３、ｐ型の不純物貯留層６、ｎ型の不純物貯留層８およ
びポリシリコン配線層１０は同一のポリシリコン層１内
に形成されている。ｐ型ゲート電極２およびｐ型の不純
物貯留層６は、ポリシリコン層１の所定の領域に、ｐ＋
不純物を選択的にイオン注入することによって形成され
る。ｐ＋不純物は、例えば、フッ化ホウ素イオン（ＢＦ
2 + ）が所定のエネルギ量、ドーズ量で打ち込まれる。
ｎ型ゲート電極３およびｎ型の不純物貯留層８は、ポリ
シリコン層１の所定の領域に、ｎ＋不純物を選択的にイ
オン注入することによって形成される。ｎ＋不純物は、
例えば、砒素イオン（Ａｓ+ ）が所定のエネルギ量、ド
ーズ量で打ち込まれる。
３、ｐ型の不純物貯留層６、ｎ型の不純物貯留層８およ
びポリシリコン配線層１０は同一のポリシリコン層１内
に形成されている。ｐ型ゲート電極２およびｐ型の不純
物貯留層６は、ポリシリコン層１の所定の領域に、ｐ＋
不純物を選択的にイオン注入することによって形成され
る。ｐ＋不純物は、例えば、フッ化ホウ素イオン（ＢＦ
2 + ）が所定のエネルギ量、ドーズ量で打ち込まれる。
ｎ型ゲート電極３およびｎ型の不純物貯留層８は、ポリ
シリコン層１の所定の領域に、ｎ＋不純物を選択的にイ
オン注入することによって形成される。ｎ＋不純物は、
例えば、砒素イオン（Ａｓ+ ）が所定のエネルギ量、ド
ーズ量で打ち込まれる。
【００１２】一方、ポリシリコン配線１０は、ｐ型の不
純物貯留層６およびｎ型の不純物貯留層８の先端部を相
互に物理的に接続している。ポリシリコン配線１０のｐ
型の不純物貯留層６とｎ型の不純物貯留層８との先端部
間の間隔は２×Ｌovlpとなっている。ポリシリコン配線
１０の間隔２×Ｌovlpの部分は、ｐ型ゲート電極２およ
びｐ型の不純物貯留層６とｎ型ゲート電極３およびｎ型
の不純物貯留層８とにそれぞれ不純物を選択的にイオン
注入する際に、マスクの合わせずれを考慮した合わせず
れマージンである。すなわち、ｐ型ゲート電極２および
ｐ型の不純物貯留層６とｎ型ゲート電極３およびｎ型の
不純物貯留層８のイオン注入時のマスクは、図１の点線
の領域までそれぞれ形成され、かつ、点線の領域で両者
のマスクが重ならないように形成される。
純物貯留層６およびｎ型の不純物貯留層８の先端部を相
互に物理的に接続している。ポリシリコン配線１０のｐ
型の不純物貯留層６とｎ型の不純物貯留層８との先端部
間の間隔は２×Ｌovlpとなっている。ポリシリコン配線
１０の間隔２×Ｌovlpの部分は、ｐ型ゲート電極２およ
びｐ型の不純物貯留層６とｎ型ゲート電極３およびｎ型
の不純物貯留層８とにそれぞれ不純物を選択的にイオン
注入する際に、マスクの合わせずれを考慮した合わせず
れマージンである。すなわち、ｐ型ゲート電極２および
ｐ型の不純物貯留層６とｎ型ゲート電極３およびｎ型の
不純物貯留層８のイオン注入時のマスクは、図１の点線
の領域までそれぞれ形成され、かつ、点線の領域で両者
のマスクが重ならないように形成される。
【００１３】また、ｐ型の不純物貯留層６およびｎ型の
不純物貯留層８に、それぞれｐ＋、ｎ＋不純物が導入さ
れることにより、ｐ型の不純物貯留層６およびｎ型の不
純物貯留層８は、不純物の一種の貯留源となる。すなわ
ち、ｐ型の不純物貯留層６およびｎ型の不純物貯留層８
には、それぞれｐ型ゲート電極２およびｎ型ゲート電極
３と同様の濃度で不純物が導入されているため、ｐ型ゲ
ート電極２およびｎ型ゲート電極３からのｐ型の不純物
貯留層６およびｎ型の不純物貯留層８への不純物の横方
向拡散が抑制される。このため、ｐ型ゲート電極２およ
びｎ型ゲート電極３の不純物濃度の低下は抑制され、し
きい値電圧Ｖthの変動やゲートの空乏化に基づくソース
−ドレイン間電流Ｉdsの低下が抑制される。
不純物貯留層８に、それぞれｐ＋、ｎ＋不純物が導入さ
れることにより、ｐ型の不純物貯留層６およびｎ型の不
純物貯留層８は、不純物の一種の貯留源となる。すなわ
ち、ｐ型の不純物貯留層６およびｎ型の不純物貯留層８
には、それぞれｐ型ゲート電極２およびｎ型ゲート電極
３と同様の濃度で不純物が導入されているため、ｐ型ゲ
ート電極２およびｎ型ゲート電極３からのｐ型の不純物
貯留層６およびｎ型の不純物貯留層８への不純物の横方
向拡散が抑制される。このため、ｐ型ゲート電極２およ
びｎ型ゲート電極３の不純物濃度の低下は抑制され、し
きい値電圧Ｖthの変動やゲートの空乏化に基づくソース
−ドレイン間電流Ｉdsの低下が抑制される。
【００１４】本実施形態に係るゲート電極構造では、ｐ
型の不純物貯留層６およびｎ型の不純物貯留層８をそれ
ぞれｐ型ゲート電極２およびｎ型ゲート電極３に対して
直交する方向に形成している。このため、ｐ型の不純物
貯留層６およびｎ型の不純物貯留層８の実効的な長さＬ
H を適宜変更しても、ＰＭＯＳ形成領域４とＮＭＯＳ形
成領域５との距離ＬPを変更する必要がない。
型の不純物貯留層６およびｎ型の不純物貯留層８をそれ
ぞれｐ型ゲート電極２およびｎ型ゲート電極３に対して
直交する方向に形成している。このため、ｐ型の不純物
貯留層６およびｎ型の不純物貯留層８の実効的な長さＬ
H を適宜変更しても、ＰＭＯＳ形成領域４とＮＭＯＳ形
成領域５との距離ＬPを変更する必要がない。
【００１５】また、本実施形態では、ｐ型の不純物貯留
層６およびｎ型の不純物貯留層８の実効的な長さＬH
は、図５に示した領域１０１ａおよび１０２ａの長さＬ
diff以上とする。これによって、本実施形態では、他の
構造については全く同一とした場合に、図５に示した従
来のゲート電極構造の不純物貯留層の有する性能と同様
の性能が得られることになる。
層６およびｎ型の不純物貯留層８の実効的な長さＬH
は、図５に示した領域１０１ａおよび１０２ａの長さＬ
diff以上とする。これによって、本実施形態では、他の
構造については全く同一とした場合に、図５に示した従
来のゲート電極構造の不純物貯留層の有する性能と同様
の性能が得られることになる。
【００１６】このとき、本実施形態におけるＰＭＯＳ形
成領域４とＮＭＯＳ形成領域５との距離ＬP は、次式
（１）で表される。
成領域４とＮＭＯＳ形成領域５との距離ＬP は、次式
（１）で表される。
【００１７】 ＬP ＝２×Ｌg ＋２×Ｌovlp …（１）
【００１８】一般的には、ゲート長Ｌg は、不純物貯留
層に必要な長さＬdiffよりも短い。したがって、本実施
形態によれば、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域
５との距離ＬP と比べて短縮することが可能となる。
層に必要な長さＬdiffよりも短い。したがって、本実施
形態によれば、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域
５との距離ＬP と比べて短縮することが可能となる。
【００１９】実施例として、Ｌg ＝０．２０μｍ，Ｌ
ovlp＝０．１０μｍ，Ｌdiff＝０．３０μｍの場合に
は、図５に示す従来のゲート電極構造では、ＬP が０．
８０μｍとなり、本実施形態ではＬP が０．６０μｍと
なり、０．２μｍの短縮が可能となる。したがって、多
数のＰＭＯＳおよびＮＭＯＳが形成された半導体チップ
では、チップの面積の縮小化が可能となる。
ovlp＝０．１０μｍ，Ｌdiff＝０．３０μｍの場合に
は、図５に示す従来のゲート電極構造では、ＬP が０．
８０μｍとなり、本実施形態ではＬP が０．６０μｍと
なり、０．２μｍの短縮が可能となる。したがって、多
数のＰＭＯＳおよびＮＭＯＳが形成された半導体チップ
では、チップの面積の縮小化が可能となる。
【００２０】なお、本実施形態では、ｐ型の不純物貯留
層６およびｎ型の不純物貯留層８をそれぞれＰＭＯＳ形
成領域４およびＮＭＯＳ形成領域５の外に設けたが、本
発明はこれに限定されるわけではない。すなわち、ｐ型
の不純物貯留層６およびｎ型の不純物貯留層８をそれぞ
れＰＭＯＳ形成領域４およびＮＭＯＳ形成領域５と素子
分離７と跨ぐ位置に設けることも可能であり、それぞれ
ＰＭＯＳ形成領域４およびＮＭＯＳ形成領域５内に設け
ることも可能である。
層６およびｎ型の不純物貯留層８をそれぞれＰＭＯＳ形
成領域４およびＮＭＯＳ形成領域５の外に設けたが、本
発明はこれに限定されるわけではない。すなわち、ｐ型
の不純物貯留層６およびｎ型の不純物貯留層８をそれぞ
れＰＭＯＳ形成領域４およびＮＭＯＳ形成領域５と素子
分離７と跨ぐ位置に設けることも可能であり、それぞれ
ＰＭＯＳ形成領域４およびＮＭＯＳ形成領域５内に設け
ることも可能である。
【００２１】また、本実施形態では、ｐ型の不純物貯留
層６およびｎ型の不純物貯留層８をｐ型ゲート電極２お
よびｎ型ゲート電極３に直交する方向に設けたが、本発
明はこれに限定されない。すなわち、ｐ型ゲート電極２
およびｎ型ゲート電極３の配置方向に対して直交させる
のではなく、当該方向に対して傾斜させる構成とするこ
とも可能である。
層６およびｎ型の不純物貯留層８をｐ型ゲート電極２お
よびｎ型ゲート電極３に直交する方向に設けたが、本発
明はこれに限定されない。すなわち、ｐ型ゲート電極２
およびｎ型ゲート電極３の配置方向に対して直交させる
のではなく、当該方向に対して傾斜させる構成とするこ
とも可能である。
【００２２】次に、上述した実施形態のゲート電極構造
が素子分離７の幅との関係において有効な範囲に関して
具体例を挙げて説明する。上述した実施形態に係るゲー
ト電極の構造を採用することにより、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP を短縮化すること
が可能となる。しかしながら、実際に距離ＬP を短縮す
るためには、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域５
とを分離する素子分離７の素子分離幅Ｌiso も短縮可能
でなければならない。具体的には、素子分離幅Ｌiso が
少なくとも次式（２）で表される条件を満たす場合に
は、上述した実施形態のゲート電極構造の適用によって
素子形成領域間の距離ＬP を短縮することができる。
が素子分離７の幅との関係において有効な範囲に関して
具体例を挙げて説明する。上述した実施形態に係るゲー
ト電極の構造を採用することにより、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP を短縮化すること
が可能となる。しかしながら、実際に距離ＬP を短縮す
るためには、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域５
とを分離する素子分離７の素子分離幅Ｌiso も短縮可能
でなければならない。具体的には、素子分離幅Ｌiso が
少なくとも次式（２）で表される条件を満たす場合に
は、上述した実施形態のゲート電極構造の適用によって
素子形成領域間の距離ＬP を短縮することができる。
【００２３】 Ｌiso ＜ ２×Ｌdiff ＋ ２×Ｌovlp …（２）
【００２４】ここで、図２は、図１に示したゲート電極
構造を有する半導体装置のＡ−Ａ線方向の断面図であっ
て、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域５との距離
ＬPの短縮化に合わせて素子分離の幅を短縮化可能な構
造の半導体装置の一例である。図２において、シリコン
基板１０内には、Ｐウェル１１およびＮウェル１２が形
成されている。これらＰウェル１１およびＮウェル１２
の境界を跨ぐように、シリコン基板１０に形成されたト
レンチ状の溝１３ａに、たとえば、酸化シリコンからな
るトレンチ素子分離７が埋め込まれている。シリコン基
板１０上には、絶縁膜１５を介してｐ型ゲート電極２お
よびｎ型ゲート電極３が形成され、素子分離７上にはｐ
型の不純物貯留層６，ｎ型の不純物貯留層８およびポリ
シリコン配線１０が形成されている。図中のＬiso がト
レンチ素子分離７の素子分離幅である。
構造を有する半導体装置のＡ−Ａ線方向の断面図であっ
て、ＰＭＯＳ形成領域４とＮＭＯＳ形成領域５との距離
ＬPの短縮化に合わせて素子分離の幅を短縮化可能な構
造の半導体装置の一例である。図２において、シリコン
基板１０内には、Ｐウェル１１およびＮウェル１２が形
成されている。これらＰウェル１１およびＮウェル１２
の境界を跨ぐように、シリコン基板１０に形成されたト
レンチ状の溝１３ａに、たとえば、酸化シリコンからな
るトレンチ素子分離７が埋め込まれている。シリコン基
板１０上には、絶縁膜１５を介してｐ型ゲート電極２お
よびｎ型ゲート電極３が形成され、素子分離７上にはｐ
型の不純物貯留層６，ｎ型の不純物貯留層８およびポリ
シリコン配線１０が形成されている。図中のＬiso がト
レンチ素子分離７の素子分離幅である。
【００２５】一般的に、トレンチ素子分離はトレンチ状
の溝に埋めこまれるため、素子分離幅Ｌiso を比較的小
さくすることが知られている。なお、トレンチ素子分離
７の形成方法は、一般的に知られているものを用いれば
よく、詳細説明は省略する。具体的には、上述した実施
形態におけるＬg ＝０．２０μｍ，Ｌovlp＝０．１０μ
ｍ，Ｌdiff＝０．３０μｍの条件の下では、Ｌiso は
０．４０μｍ程度まで形成可能である。したがって、図
５に示した従来のゲート電極構造の場合の素子形成領域
間の幅ＬP が０．８０μｍであることから、Ｌiso はこ
れよりも十分短く、上述した実施形態のゲート電極構造
の適用によって素子形成領域間の距離ＬP を短縮するこ
とができる。
の溝に埋めこまれるため、素子分離幅Ｌiso を比較的小
さくすることが知られている。なお、トレンチ素子分離
７の形成方法は、一般的に知られているものを用いれば
よく、詳細説明は省略する。具体的には、上述した実施
形態におけるＬg ＝０．２０μｍ，Ｌovlp＝０．１０μ
ｍ，Ｌdiff＝０．３０μｍの条件の下では、Ｌiso は
０．４０μｍ程度まで形成可能である。したがって、図
５に示した従来のゲート電極構造の場合の素子形成領域
間の幅ＬP が０．８０μｍであることから、Ｌiso はこ
れよりも十分短く、上述した実施形態のゲート電極構造
の適用によって素子形成領域間の距離ＬP を短縮するこ
とができる。
【００２６】図３は、図１に示したゲート電極構造を有
する半導体装置のＡ−Ａ線方向の断面図であって、ＰＭ
ＯＳ形成領域４とＮＭＯＳ形成領域５との距離ＬP の短
縮化に合わせて素子分離の幅を短縮化可能な構造の半導
体装置の他の例である。図３において、基板１７上には
絶縁膜２１が形成され、ＰＭＯＳ形成領域側の絶縁膜２
１上にはＰＭＯＳ基板（又はウェル）１８が形成され、
ＮＭＯＳ形成領域側の絶縁膜２１上にはＮＭＯＳ基板
（又はウェル）１９が形成されている。ＰＭＯＳ基板
（又はウェル）１８とＮＭＯＳ基板（又はウェル）１９
との間にはトレンチ素子分離７が埋め込まれている。Ｐ
ＭＯＳ基板（又はウェル）１８上には絶縁膜２２を介し
てｐ型ゲート電極２が形成され、ＮＭＯＳ基板（又はウ
ェル）１９上には絶縁膜２２を介してｎ型ゲート電極３
が形成され、トレンチ素子分離７上にはｐ型の不純物貯
留層６，ｎ型の不純物貯留層８およびポリシリコン配線
１０が形成されている。
する半導体装置のＡ−Ａ線方向の断面図であって、ＰＭ
ＯＳ形成領域４とＮＭＯＳ形成領域５との距離ＬP の短
縮化に合わせて素子分離の幅を短縮化可能な構造の半導
体装置の他の例である。図３において、基板１７上には
絶縁膜２１が形成され、ＰＭＯＳ形成領域側の絶縁膜２
１上にはＰＭＯＳ基板（又はウェル）１８が形成され、
ＮＭＯＳ形成領域側の絶縁膜２１上にはＮＭＯＳ基板
（又はウェル）１９が形成されている。ＰＭＯＳ基板
（又はウェル）１８とＮＭＯＳ基板（又はウェル）１９
との間にはトレンチ素子分離７が埋め込まれている。Ｐ
ＭＯＳ基板（又はウェル）１８上には絶縁膜２２を介し
てｐ型ゲート電極２が形成され、ＮＭＯＳ基板（又はウ
ェル）１９上には絶縁膜２２を介してｎ型ゲート電極３
が形成され、トレンチ素子分離７上にはｐ型の不純物貯
留層６，ｎ型の不純物貯留層８およびポリシリコン配線
１０が形成されている。
【００２７】図３に示す半導体装置は、絶縁膜２１上に
ＰＭＯＳ基板（又はウェル）１８およびＮＭＯＳ基板
（又はウェル）１９が形成されたＳＯＩ（Silicon on I
nsulator）構造を採っている。この構造では、ＰＭＯＳ
基板（又はウェル）１８およびＮＭＯＳ基板（又はウェ
ル）１９がトレンチ素子分離７によって電気的に完全に
絶縁されるため、素子分離性能が極めて高い。また、図
３における素子分離幅Ｌiso 、素子分離構造の最小作製
可能寸法に近いものが期待できる。たとえば、上述した
実施形態におけるＬg ＝０．２０μｍ，Ｌovlp＝０．１
０μｍ，Ｌdiff＝０．３０μｍの条件の下では、Ｌiso
はゲート長Ｌg と同じ０．２０μｍとすることが可能で
ある。したがって、このような素子分離分離構造に上述
の実施形態に係るゲート電極構造を適用すれば、ＰＭＯ
ＳとＮＭＯＳ間の距離ＬP を大幅に短縮できる。
ＰＭＯＳ基板（又はウェル）１８およびＮＭＯＳ基板
（又はウェル）１９が形成されたＳＯＩ（Silicon on I
nsulator）構造を採っている。この構造では、ＰＭＯＳ
基板（又はウェル）１８およびＮＭＯＳ基板（又はウェ
ル）１９がトレンチ素子分離７によって電気的に完全に
絶縁されるため、素子分離性能が極めて高い。また、図
３における素子分離幅Ｌiso 、素子分離構造の最小作製
可能寸法に近いものが期待できる。たとえば、上述した
実施形態におけるＬg ＝０．２０μｍ，Ｌovlp＝０．１
０μｍ，Ｌdiff＝０．３０μｍの条件の下では、Ｌiso
はゲート長Ｌg と同じ０．２０μｍとすることが可能で
ある。したがって、このような素子分離分離構造に上述
の実施形態に係るゲート電極構造を適用すれば、ＰＭＯ
ＳとＮＭＯＳ間の距離ＬP を大幅に短縮できる。
【００２８】
【発明の効果】本発明によれば、ゲート不純物の横方向
拡散を抑制が可能で、かつＮＭＯＳとＰＭＯＳとの間隔
の短縮が可能となり、チップ面積の縮小が可能となる。
拡散を抑制が可能で、かつＮＭＯＳとＰＭＯＳとの間隔
の短縮が可能となり、チップ面積の縮小が可能となる。
【図１】本発明の半導体装置のゲート電極の構造の一実
施形態を示す説明図である。
施形態を示す説明図である。
【図２】図１に示したゲート電極構造を有する半導体装
置のＡ−Ａ線方向の断面図であって、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP の短縮化に合わせ
て素子分離の幅を短縮化可能な構造の半導体装置の一例
である。
置のＡ−Ａ線方向の断面図であって、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP の短縮化に合わせ
て素子分離の幅を短縮化可能な構造の半導体装置の一例
である。
【図３】図１に示したゲート電極構造を有する半導体装
置のＡ−Ａ線方向の断面図であって、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP の短縮化に合わせ
て素子分離の幅を短縮化可能な構造の半導体装置の他の
例である。
置のＡ−Ａ線方向の断面図であって、ＰＭＯＳ形成領域
４とＮＭＯＳ形成領域５との距離ＬP の短縮化に合わせ
て素子分離の幅を短縮化可能な構造の半導体装置の他の
例である。
【図４】Dual Gate 構造のＣＭＯＳのゲート電極構造の
一例を示す説明図である。
一例を示す説明図である。
【図５】Dual Gate 構造のＣＭＯＳのゲート電極構造の
他の例を示す説明図である。
他の例を示す説明図である。
１…ポリシリコン層、２…ｐ型、４…ＰＭＯＳ形成領
域、５…ＮＭＯＳ形成領域、７…素子分離、６…ｐ型の
不純物貯留層、８…ｎ型の不純物貯留層、１０…ポリシ
リコン配線。
域、５…ＮＭＯＳ形成領域、７…素子分離、６…ｐ型の
不純物貯留層、８…ｎ型の不純物貯留層、１０…ポリシ
リコン配線。
Claims (8)
- 【請求項１】素子分離によって互いに分離して配置さ
れ、第１および第２の導電型の素子がそれぞれ形成され
る第１および第２の素子形成領域と、 前記第１の素子形成領域上に設けられ、第１の導電型の
不純物が導入された第１のゲート電極と、 前記第２の素子形成領域上に前記第１のゲート電極に対
向して設けられ、第２の導電型の不純物が導入された第
２のゲート電極と、 前記第１の導電型の不純物が導入され、一端が前記第１
のゲート電極の端部に接続され、前記第１および第２の
ゲート電極の配置方向とは異なる方向に設けられた第１
の不純物貯留層と、 前記第２の導電型の不純物が導入され、一端が前記第２
のゲート電極の端部に接続され、他端が前記第１の不純
物貯留層の他端と電気的に接続され、前記第１および第
２のゲート電極の配置方向とは異なる方向に設けられた
第２の不純物貯留層とを有する半導体装置。 - 【請求項２】前記第１および第２の不純物貯留層は、不
純物が導入されていない半導体層を介して物理的に接続
されている請求項１に記載の半導体装置。 - 【請求項３】前記第１および第２の不純物貯留層の各々
の他端は、上層に設けられた導電層を介して電気的に接
続されている請求項１に記載の半導体装置。 - 【請求項４】前記第１および第２の不純物貯留層は、前
記第１および第２のゲート電極の配置方向と直交する方
向に設けられている請求項１に記載の半導体装置。 - 【請求項５】前記第１、第２のゲート電極および前記第
１、第２の不純物貯留層とは同一のポリシリコン層内に
形成されている請求項１に記載の半導体装置。 - 【請求項６】前記素子分離は、半導体基板内に互いに隣
接して形成された第１および第２の導電型の素子形成領
域の境界を跨ぐように当該半導体基板内に形成されたト
レンチ状の溝に埋め込まれている請求項１に記載の半導
体装置。 - 【請求項７】前記素子分離は、絶縁体層上に形成された
半導体層からなる前記第１および第２の素子形成領域を
分離する請求項１に記載の半導体装置。 - 【請求項８】前記素子分離は、前記半導体層に形成され
たトレンチ状の溝に埋め込まれている請求項７に記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345363A JPH11176949A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置 |
| CA002255471A CA2255471A1 (en) | 1997-12-15 | 1998-12-10 | Semiconductor device |
| US09/210,540 US6737709B1 (en) | 1997-12-15 | 1998-12-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345363A JPH11176949A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176949A true JPH11176949A (ja) | 1999-07-02 |
Family
ID=18376099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345363A Pending JPH11176949A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6737709B1 (ja) |
| JP (1) | JPH11176949A (ja) |
| CA (1) | CA2255471A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149256B1 (ko) * | 1995-08-25 | 1998-10-01 | 김주용 | 씨모스 트랜지스터 제조방법 |
| US6114741A (en) * | 1996-12-13 | 2000-09-05 | Texas Instruments Incorporated | Trench isolation of a CMOS structure |
-
1997
- 1997-12-15 JP JP9345363A patent/JPH11176949A/ja active Pending
-
1998
- 1998-12-10 CA CA002255471A patent/CA2255471A1/en not_active Abandoned
- 1998-12-14 US US09/210,540 patent/US6737709B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6737709B1 (en) | 2004-05-18 |
| CA2255471A1 (en) | 1999-06-15 |
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